CN112786687A - 半导体外延结构及其制备方法、半导体器件 - Google Patents
半导体外延结构及其制备方法、半导体器件 Download PDFInfo
- Publication number
- CN112786687A CN112786687A CN202110171624.XA CN202110171624A CN112786687A CN 112786687 A CN112786687 A CN 112786687A CN 202110171624 A CN202110171624 A CN 202110171624A CN 112786687 A CN112786687 A CN 112786687A
- Authority
- CN
- China
- Prior art keywords
- layer
- epitaxial structure
- semiconductor epitaxial
- type cap
- barrier layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 86
- 238000002360 preparation method Methods 0.000 title claims abstract description 14
- 229910052782 aluminium Inorganic materials 0.000 claims abstract description 98
- 230000004888 barrier function Effects 0.000 claims abstract description 81
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims abstract description 56
- 238000005468 ion implantation Methods 0.000 claims abstract description 36
- 238000005530 etching Methods 0.000 claims abstract description 23
- 238000000151 deposition Methods 0.000 claims abstract description 11
- 238000000034 method Methods 0.000 claims description 44
- -1 aluminum ion Chemical class 0.000 claims description 41
- 229920002120 photoresistant polymer Polymers 0.000 claims description 25
- 238000000137 annealing Methods 0.000 claims description 12
- 238000004519 manufacturing process Methods 0.000 claims description 9
- 229910052681 coesite Inorganic materials 0.000 claims description 4
- 229910052906 cristobalite Inorganic materials 0.000 claims description 4
- 239000000377 silicon dioxide Substances 0.000 claims description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 4
- 229910052682 stishovite Inorganic materials 0.000 claims description 4
- 229910052905 tridymite Inorganic materials 0.000 claims description 4
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 claims description 3
- 229910052593 corundum Inorganic materials 0.000 claims description 3
- 229910001845 yogo sapphire Inorganic materials 0.000 claims description 3
- 239000000203 mixture Substances 0.000 abstract description 15
- 238000010586 diagram Methods 0.000 description 12
- 238000002513 implantation Methods 0.000 description 9
- 239000000463 material Substances 0.000 description 8
- 230000008569 process Effects 0.000 description 8
- 229910002601 GaN Inorganic materials 0.000 description 6
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 6
- 230000000873 masking effect Effects 0.000 description 5
- 239000000243 solution Substances 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 230000005533 two-dimensional electron gas Effects 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 238000010894 electron beam technology Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 229910001425 magnesium ion Inorganic materials 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000006911 nucleation Effects 0.000 description 2
- 238000010899 nucleation Methods 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 230000000717 retained effect Effects 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 description 1
- KRHYYFGTRYWZRS-UHFFFAOYSA-M Fluoride anion Chemical compound [F-] KRHYYFGTRYWZRS-UHFFFAOYSA-M 0.000 description 1
- JLVVSXFLKOJNIY-UHFFFAOYSA-N Magnesium ion Chemical compound [Mg+2] JLVVSXFLKOJNIY-UHFFFAOYSA-N 0.000 description 1
- 230000006978 adaptation Effects 0.000 description 1
- RNQKDQAVIXDKAG-UHFFFAOYSA-N aluminum gallium Chemical compound [Al].[Ga] RNQKDQAVIXDKAG-UHFFFAOYSA-N 0.000 description 1
- 235000011114 ammonium hydroxide Nutrition 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
- H01L29/2003—Nitride compounds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本申请提供一种半导体外延结构及其制备方法、半导体器件，涉及半导体技术领域。该半导体外延结构至少包括依次层叠的势垒层和P型盖帽层；该半导体外延结构的制备方法包括：在P型盖帽层上沉积掩膜层，半导体外延结构包括栅极区域和非栅极区域；刻蚀非栅极区域的掩膜层；对外延结构进行铝离子注入，以使势垒层表面非栅极区域的铝离子浓度大于栅极区域的铝离子浓度；去除掩膜层。该半导体外延结构由上述的半导体外延结构的制备方法制得。该半导体器件包括上述的半导体外延结构。该半导体外延结构的制备方法能够实现势垒层在栅极区域铝组分低、非栅区域铝组分高，进而提升器件阈值电压及栅极可靠性，并降低导通电阻，提升器件性能。
Description
技术领域
本发明涉及半导体技术领域，具体而言，涉及一种半导体外延结构及其制备方法、半导体器件。
背景技术
氮化镓作为第三代宽禁带半导体材料的典型代表，由于其拥有较大的禁带宽度、较高的临界击穿电场以及较高的电子饱和速度，在宽带通信、电力电子等领域被广泛应用。其中，应用最广泛的当属高电子迁移率晶体管(High Electron Mobility Transistor，HEMT)。
现有技术中，增强型氮化镓基高电子迁移率晶体管主要通过以下几种方式制得：凹栅结构、氟离子注入技术以及p型盖帽层技术等。其中，p型盖帽技术是目前最常用的实现工业量产增强型氮化镓基高电子迁移率晶体管的方式，即在栅极金属和AlGaN势垒层之间引入P型掺杂的GaN或AlGaN外延材料，以抬高整个异质结的导带从而耗尽栅极下方沟道的二维电子气，使器件由耗尽型转变为增强型。其中，势垒层栅极区域铝组分降低可降低栅极下方二维电子气浓度，提升器件阈值电压，同时也有利于提升栅极可靠性；非栅区域铝组分高，可增加二维电子气浓度，减小导通电阻。然而，现有的外延结构通常为具有单一铝组分的AlGaN势垒层，因此，其无法满足栅极区域Al组分低，非栅极区域Al组分高的需求。
发明内容
本发明的目的在于提供一种半导体外延结构及其制备方法、半导体器件，其能够实现势垒层栅极区域铝组分低、非栅区域铝组分高，进而提升器件阈值电压及栅极可靠性，并降低导通电阻，提升器件性能。
本发明的实施例是这样实现的：
本发明的一方面，提供一种半导体外延结构的制备方法，该半导体外延结构至少包括依次层叠的势垒层和P型盖帽层，该半导体外延结构的制备方法包括：在P型盖帽层上沉积掩膜层，半导体外延结构包括栅极区域和非栅极区域；刻蚀非栅极区域的掩膜层；对外延结构进行铝离子注入，以使势垒层表面非栅极区域的铝离子浓度大于栅极区域的铝离子浓度；去除掩膜层。该半导体外延结构的制备方法能够实现势垒层栅极区域铝组分低、非栅区域铝组分高，进而提升器件阈值电压及栅极可靠性，并降低导通电阻，提升器件性能。
可选地，对外延结构进行铝离子注入，包括：刻蚀P型盖帽层，以露出外延结构的非栅极区域的势垒层；对露出的势垒层进行铝离子注入。
可选地，在去除掩膜层之后，方法还包括：在P型盖帽层上形成介质层，介质层覆盖P型盖帽层和非栅极区域的势垒层；对外延结构进行高温退火。
可选地，对外延结构进行铝离子注入，包括：对P型盖帽层进行铝离子注入，以使铝离子经过非栅极区域的P型盖帽层进入非栅极区域的势垒层。
可选地，在去除掩膜层之后，方法还包括：刻蚀P型盖帽层，以露出非栅极区域的势垒层。
可选地，在刻蚀P型盖帽层，以露出非栅极区域的势垒层之前，方法还包括：在P型盖帽层上形成介质层；对外延结构进行高温退火；去除介质层。
可选地，铝离子注入深度为100nm。
可选地，介质层为AlN层或Al2O3层。
可选地，掩膜层为光刻胶层或SiO2层。
可选地，铝离子的注入浓度在非栅极区域呈高斯分布。
本发明的另一方面，提供一种半导体外延结构，该半导体外延结构由上述的半导体外延结构的制备方法制得。该半导体外延结构的势垒层在栅极区域铝组分低、非栅区域铝组分高，进而提升器件阈值电压及栅极可靠性，并降低导通电阻，提升器件性能。
本发明的又一方面，提供一种半导体器件，该半导体器件包括上述的半导体外延结构。该半导体器件能够实现势垒层在栅极区域铝组分低、非栅区域铝组分高，进而可以提升器件阈值电压及栅极可靠性，并降低导通电阻，提升器件性能。
本发明的有益效果包括：
本实施例提供了一种半导体外延结构的制备方法，该半导体外延结构至少包括依次层叠的势垒层和P型盖帽层，该方法包括：在P型盖帽层上沉积掩膜层，半导体外延结构包括栅极区域和非栅极区域；刻蚀非栅极区域的掩膜层；对外延结构进行铝离子注入，以使势垒层表面非栅极区域的铝离子浓度大于栅极区域的铝离子浓度；去除掩膜层。这样一来，可通过刻蚀非栅极区域的掩膜层，且保留栅极区域的掩膜层，然后对该外延结构进行高浓度的铝离子(此处高浓度指代相对外延结构的势垒层中的铝离子而言)注入，便可以将位于栅极区域的掩膜层作为阻挡层，进而使得非栅极区域的势垒层的铝离子浓度可以得到进一步地提高，而栅极区域的铝离子浓度保持相对不变。如此一来，本申请相比于现有技术而言可以实现势垒层在栅极区域的铝组分低，而在非栅区域的铝组分高，进而可以提升器件阈值电压及栅极的可靠性，并降低导通电阻，提升器件性能。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1为本发明实施例提供的半导体外延结构的制备方法的流程示意图之一；
图2为本发明实施例提供的半导体外延结构的制备方法的流程示意图之二；
图3为本发明实施例提供的半导体外延结构的制备方法的流程示意图之三；
图4为本发明实施例提供的半导体外延结构的状态图之一；
图5为本发明实施例提供的半导体外延结构的状态图之二；
图6为本发明实施例提供的半导体外延结构的状态图之三；
图7为本发明实施例提供的半导体外延结构的状态图之四；
图8为本发明实施例提供的半导体外延结构的状态图之五；
图9为本发明实施例提供的半导体外延结构的状态图之六；
图10为本发明实施例提供的半导体外延结构的状态图之七；
图11为本发明实施例提供的半导体外延结构的状态图之八；
图12为本发明实施例提供的半导体外延结构的状态图之九；
图13为本发明实施例提供的半导体外延结构的状态图之十；
图14为本发明实施例提供的半导体外延结构的状态图之十一；
图15为本发明实施例提供的半导体外延结构的状态图之十二。
图标：11-衬底；12-成核层；13-缓冲层；14-沟道层；15-势垒层；16-P型盖帽层；17-掩膜层；20-介质层。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。
因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
第一实施例
请参照图1，本实施例提供一种半导体外延结构的制备方法，其中，该半导体外延结构至少包括依次层叠的势垒层和P型盖帽层，该半导体外延结构的制备方法包括以下步骤：
S100、在P型盖帽层16上沉积掩膜层17，半导体外延结构包括栅极区域和非栅极区域。
其中，如图4所示，示例地，在本实施例中，上述外延结构包括自下而上依次生长的衬底11、成核层12、缓冲层13、沟道层14、势垒层15以及P型盖帽层16。应理解，此外延结构为初始状态的外延结构。且在步骤S100中，该P型盖帽层16是包括位于栅极区域的部分和位于非栅极区域的部分的。还有，示例地，上述衬底11的材料为硅，缓冲层13和沟道层14的材料均为氮化镓(即GaN)，势垒层15的材料为铝镓氮(即AlGaN)、P型盖帽层16的材料为GaN。
可选地，在本实施例中，上述掩膜层17为SiO2层。当然，该掩膜层17的材料不限于此，本领域技术人员可根据需求选择其他可行的材料，例如，还可以选用氮化硅(SiN)、三氧化二铝(Al2O3)或者二氧化铪(HfO2)等，只要能使得在后期对势垒层15的非栅极区域进行铝离子注入时，能够因该掩膜层17的存在以阻挡或者改善铝离子注入对栅极区域的势垒层15的铝离子浓度造成影响即可。
还有，在本实施例中，上述掩膜层17的厚度在200nm至300nm之间。示例地，掩膜层17的厚度可以为200nm、250nm或者300nm等，在此不再一一列举。
还需要说明的是，在外延结构上形成掩膜层17前，可先对外延结构进行清洗，然后再将该外延结构放入反应腔体内进行掩膜层17的沉积。示例地，沉积SiO2掩膜层17具体的工艺条件可以为：采用等离子体增强型化学气相沉积技术，以SiH4和N2O为反应气体，应力在-350～-16MPa区间，温度在250-280℃区间下制备SiO2薄膜。
S200、刻蚀非栅极区域的掩膜层17。
示例地，可通过在掩膜层17上涂覆光刻胶层，进而通过曝光、显影以及刻蚀工艺对掩膜层17进行处理，以去除掩膜层17位于非栅极区域的部分，而保留掩膜层17位于栅极区域的部分，如图5所示。
其中刻蚀上述掩膜层17的工艺条件可以为：上电极功率为200W，下电极功率为20W，刻蚀腔体压力为1.5Pa，CF4的流量为20sccm，Ar的流量为10sccm，蚀刻时间约8min至10min之间。
S300、对外延结构进行铝离子注入，以使势垒层15表面非栅极区域的铝离子浓度大于栅极区域的铝离子浓度。
需要说明的是，在本实施例中，上述铝离子是自外延结构的上方注入的。且在本实施例中，上述铝离子的注入是通过直接对势垒层15进行铝离子注入，进而实现外延结构位于非栅极区域的势垒层15的铝离子浓度大于位于栅极区域的势垒层15的铝离子浓度。
还有，上述注入的铝离子的浓度大于外延结构的势垒层15中铝离子的浓度，这样，在经过本次铝离子注入之后，势垒层15中的铝离子浓度才会得到提高。同时，需要说明的是，由于该外延结构在栅极区域处还形成有掩膜层17，因此，在对外延结构进行铝离子注入时，非栅极区域的势垒层15中的铝离子的浓度将高于栅极区域的势垒层15中的铝离子浓度。这样，通过本实施例提供的半导体外延结构的制备方法便可以得到势垒层15在栅极区域的铝离子浓度低，且在非栅极区域的铝离子浓度高。
可选地，在本实施例中，铝离子的注入浓度在非栅极区域呈高斯分布。这样，可通过调节铝离子注入剂量使其峰值接近势垒层15的上表面。
具体地，在本实施例中，请结合参照图2、图6至图8，可选地，上述步骤S300、对外延结构进行铝离子注入，具体包括以下步骤：
S311、刻蚀P型盖帽层16，以露出外延结构的非栅极区域的势垒层15。
其中，示例地，上述P型盖帽层16的刻蚀工艺条件可以为：ICP线圈功率为500W，源功率为120W，源气体Cl2和He分别为25sccm和10sccm，刻蚀时间在15S至25S之间。
S312、对露出的势垒层15进行铝离子注入，请参照图7所示。
此方法即为通过对势垒层15直接进行铝离子注入，从而提高势垒层15非栅极区域的铝离子浓度，而使得势垒层15栅极区域的铝离子基本保持不变的状态(栅极区域的势垒层15因为其上方有掩膜层17的遮挡，因此该部分的铝离子浓度基本不会受到影响)。
示例地，在直接对势垒层15进行铝离子注入时，则注入深度可以在3nm至5nm之间，采用小于10KeV的能量进行注入，注入剂量在1012cm-2至1013cm-2之间，电子束流在50uA至200uA之间，注入时间在2min至5min之间。
在步骤S312之后，本实施例提供的制备方法还包括以下步骤：
S400、去除掩膜层17，如图8所示。
请再结合参照图2和图9，可选地，在上述步骤S400、去除掩膜层17之后，本实施例提供的半导体外延结构的制备方法还包括以下步骤：
S500、在P型盖帽层16上形成介质层20，介质层20覆盖P型盖帽层16和非栅极区域的势垒层15。
S600、对外延结构进行高温退火。
具体地，上述步骤S500和S600即为在去除掩膜层17后，随后在P型盖帽层16上沉积一层介质层20，且使得该介质层20覆盖露出的势垒层15的部分，请参照图9。其中该介质层20的厚度范围在
至
之间。然后再进行高温退火。这样一来，便可以修复外延结构因进行铝离子注入而造成的晶格损伤，同时还可以激活P型盖帽层16中掺杂的镁离子，其中该介质层20还可以保护高温退火过程中P型盖帽层的表面不被分解。此外，由于势垒层15在非栅极区域的铝组分浓度较高，因此还可以抑制Mg离子在高温退火过程中扩散至沟道。
可选地，上述介质层20可以为AlN层或Al2O3层等。
综上所述，本实施例提供了一种半导体外延结构的制备方法，该方法包括：在半导体外延结构的P型盖帽层16上沉积掩膜层17，半导体外延结构包括栅极区域和非栅极区域；刻蚀非栅极区域的掩膜层17，并保留栅极区域的掩膜层17；对外延结构进行铝离子注入，以使外延结构位于非栅极区域的势垒层15的铝离子浓度大于位于栅极区域的势垒层15的铝离子浓度；去除掩膜层17。这样一来，可通过刻蚀非栅极区域的掩膜层17，且保留栅极区域的掩膜层17，然后对该外延结构进行高浓度的铝离子(此处高浓度指代相对外延结构的势垒层15中的铝离子而言)注入，便可以将位于栅极区域的掩膜层17作为阻挡层，进而使得非栅极区域的势垒层15的铝离子浓度可以得到进一步地提高，而栅极区域的铝离子浓度保持相对不变。如此一来，本申请相比于现有技术而言可以实现势垒层15在栅极区域的铝组分低，而在非栅区域的铝组分高，进而可以提升器件阈值电压及栅极的可靠性，并降低导通电阻，提升器件性能。
第二实施例
本实施例与第一实施例相比，区别在于掩膜层17所采用的材料不同，在本实施例中，掩膜层17采用光刻胶层。
这样，本实施例提供的半导体外延结构的制备方法则应该按照如下制备原理进行制备：先在半导体外延结构的P型盖帽层16上沉积光刻胶层，光刻胶层覆盖半导体外延结构的栅极区域和非栅极区域；通过曝光、显影工艺刻蚀该光刻胶层，并保留位于栅极区域的光刻胶层；刻蚀P型盖帽层16，以露出外延结构的非栅极区域的势垒层15；对露出的势垒层15进行铝离子注入；去除光刻胶层；在露出的势垒层15以及P型盖帽层16上沉积介质层20；对外延结构进行高温退火。
也就是说，本实施例与第一实施例相比区别主要在于执行步骤S200时的具体方式不同。第一实施例需要在掩膜层17上再涂覆一层光刻胶层，从而以该光刻胶层作为掩膜对掩膜层17进行刻蚀，进而保留位于栅极区域的掩膜层17；而本实施例，掩膜层17直接选用光刻胶层，这样，则只需要对掩膜层17进行曝光显影便可以去除位于非栅极区域的掩膜层17，进而保留位于栅极区域的掩膜层17。因此，本实施例无需在掩膜层17上再进行光刻胶层涂覆，相对第一实施例而言，本实施例在执行步骤S200时更加简便。
除此之外，由于本实施例的掩膜层17采用光刻胶层，因此，在执行步骤S312、对露出的势垒层15进行铝离子注入时，铝离子只能注入至非栅极区域的势垒层15内(也即露出的势垒层15内)，而不会注入至栅极区域的势垒层15内，因此本实施例可以进一步保障势垒层15在栅极区域的铝组分低，非栅极区域的铝组分高。
由于本实施例与第一实施例提供的半导体外延结构的制备方法基本原理相同，区别仅在于由于掩膜层17的材料不同，从而使得相关的步骤产生适应性的改变。因此，相同的地方本领域技术人员可以参考第一实施例的相关描述，本实施例不再重复说明。
第三实施例
本实施例与第一实施例相比，区别在于执行步骤S300、对外延结构进行铝离子注入，以使势垒层15表面非栅极区域的铝离子浓度大于栅极区域的铝离子浓度的具体执行步骤的不同。第一实施例是通过对势垒层15直接进行铝离子注入实现的，而本实施例是通过对P型盖帽层16进行铝离子注入，从而穿过P型盖帽层16使得铝离子注入至非栅极区域的势垒层15内实现的。
请参照图3、图10至图12，在本实施例中，上述步骤S300、对外延结构进行铝离子注入，具体包括以下步骤：
对P型盖帽层16进行铝离子注入，以使铝离子经过非栅极区域的P型盖帽层16进入非栅极区域的势垒层15，请参照图10。
需要说明的是，此注入方式应当注意控制铝离子的注入剂量和注入深度等参数。示例地，在利用栅极区域的掩膜层17做掩膜进行铝离子注入时，因有P型盖帽层16的阻挡，可选地，铝离子注入深度可以为100nm，并且采用100KeV至200KeV的能量进行注入，注入剂量在1013cm-2至1016cm-2之间，电子束流在100uA至300uA之间，注入时间在3min至10min之间。
可选地，在本实施例中，在步骤、对P型盖帽层16进行铝离子注入之后，还需执行S400、去除掩膜层17。
在步骤S400、去除掩膜层17之后，本实施例提供的半导体外延结构的制备方法还包括以下步骤：
刻蚀P型盖帽层16，以露出非栅极区域的势垒层15。请结合参照图11和图12。其中，可通过光刻工艺对P型盖帽层16进行刻蚀，由于光刻工艺属于公知，故在此不再进行赘述。
请结合参照图3、图13至图15，可选地，在上述步骤S400之后，且在上述步骤、刻蚀P型盖帽层16，以露出非栅极区域的势垒层15之前，为了修复外延结构因铝离子注入造成的晶格损伤，本实施例提供的半导体外延结构的制备方法方法还包括以下步骤：
S710、在P型盖帽层16上形成介质层20。
S720、对外延结构进行高温退火。
S730、去除介质层20。示例地，可以采用湿法蚀刻的方式进行介质层20的去除，缓冲氧化物刻蚀液采用1:5-1:10的比例浸泡10s-20s或者5％-10％的氨水进行浸泡10min-15min。
由于该形成介质层20，且进行高温退火的步骤与前文步骤S500和步骤S600的原理及其有益效果均相同，故此处可参见前文的描述，此处不再重复。
本实施例与第一实施例相比，区别在于执行步骤S300的具体方式的区别，同时由于执行步骤S300所导致的在修复晶格损伤时的对应步骤的适应性改变，其他步骤是相同的。因此，本实施例与第一实施例相同的地方本领域技术人员可以参考第一实施例的相关描述，本实施例不再重复说明。
第四实施例
本实施例与第三实施例相比，区别在于掩膜层17所采用的材料不同，在本实施例中，掩膜层17采用光刻胶层。
这样，本实施例提供的半导体外延结构的制备方法则应该按照如下制备原理进行制备：先在半导体外延结构的P型盖帽层16上沉积光刻胶层，光刻胶层覆盖半导体外延结构的栅极区域和非栅极区域；通过曝光、显影工艺刻蚀该光刻胶层，并保留位于栅极区域的光刻胶层；对P型盖帽层16进行铝离子注入，以使铝离子经过非栅极区域的P型盖帽层16进入非栅极区域的势垒层15；去除光刻胶层；在P型盖帽层16上沉积介质层20；对外延结构进行高温退火；去除介质层20；刻蚀P型盖帽层16，以露出非栅极区域的势垒层15。
也就是说，本实施例与第三实施例相比区别主要在于执行步骤S200时的具体方式不同。第三实施例需要在掩膜层17上再涂覆一层光刻胶层，从而以该光刻胶层作为掩膜对掩膜层17进行刻蚀，进而保留位于栅极区域的掩膜层17；而本实施例，掩膜层17直接选用光刻胶层，这样，则只需要对掩膜层17进行曝光显影便可以去除位于非栅极区域的掩膜层17，进而保留位于栅极区域的掩膜层17。因此，本实施例无需在掩膜层17上再进行光刻胶层涂覆，相对第三实施例而言，本实施例在执行步骤S200时更加简便。
除此之外，由于本实施例的掩膜层17采用光刻胶层，因此，在执行步骤、对P型盖帽层16进行铝离子注入时，铝离子只能注入至非栅极区域的P型盖帽层16内(也即露出的P型盖帽层16内)，而不会注入至栅极区域的P型盖帽层16内，因此本实施例可以进一步保障势垒层15在栅极区域的铝组分低，非栅极区域的铝组分高。
由于本实施例与第三实施例提供的半导体外延结构的制备方法基本原理相同，区别仅在于由于掩膜层17的材料不同，从而使得相关的步骤产生适应性的改变。因此，相同的地方本领域技术人员可以参考第三实施例的相关描述，本实施例不再重复说明。
本实施例还提供了一种半导体外延结构，该半导体外延结构由上述的半导体外延结构的制备方法制得。由于该半导体外延结构的制备方法的具体步骤及其有益效果均已在前文做了详细阐述，故在此不再赘述。
本实施例还提供了一种半导体器件，该半导体器件具有上述的半导体外延结构。示例地，该半导体器件具体可以为HEMT器件，也可以是其他器件。
以上仅为本发明的可选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
另外需要说明的是，在上述具体实施方式中所描述的各个具体技术特征，在不矛盾的情况下，可以通过任何合适的方式进行组合，为了避免不必要的重复，本发明对各种可能的组合方式不再另行说明。
Claims (10)
1.一种半导体外延结构的制备方法，其特征在于，半导体外延结构至少包括依次层叠的势垒层和P型盖帽层；所述方法包括：
在所述P型盖帽层上沉积掩膜层，所述半导体外延结构包括栅极区域和非栅极区域；
刻蚀所述非栅极区域的掩膜层；
对所述外延结构进行铝离子注入，以使所述势垒层表面非栅极区域的铝离子浓度大于栅极区域的铝离子浓度；
去除所述掩膜层。
2.根据权利要求1所述的半导体外延结构的制备方法，其特征在于，所述对所述外延结构进行铝离子注入，包括：
刻蚀所述P型盖帽层，以露出所述外延结构的非栅极区域的势垒层；
对露出的所述势垒层进行铝离子注入。
3.根据权利要求2所述的半导体外延结构的制备方法，其特征在于，在所述去除所述掩膜层之后，所述方法还包括：
在所述P型盖帽层上形成介质层，所述介质层覆盖所述P型盖帽层和所述非栅极区域的势垒层；
对所述外延结构进行高温退火。
4.根据权利要求1所述的半导体外延结构的制备方法，其特征在于，所述对所述外延结构进行铝离子注入，包括：
对所述P型盖帽层进行铝离子注入，以使所述铝离子经过所述非栅极区域的P型盖帽层进入所述非栅极区域的势垒层。
5.根据权利要求4所述的半导体外延结构的制备方法，其特征在于，在所述去除所述掩膜层之后，所述方法还包括：
刻蚀所述P型盖帽层，以露出所述非栅极区域的势垒层。
6.根据权利要求5所述的半导体外延结构的制备方法，其特征在于，在所述刻蚀所述P型盖帽层，以露出所述非栅极区域的势垒层之前，所述方法还包括：
在所述P型盖帽层上形成介质层；
对所述外延结构进行高温退火；
去除所述介质层。
7.根据权利要求3或6所述的半导体外延结构的制备方法，其特征在于，所述介质层为AlN层或Al2O3层。
8.根据权利要求1所述的半导体外延结构的制备方法，其特征在于，所述掩膜层为光刻胶层或SiO2层。
9.一种半导体外延结构，其特征在于，由权利要求1至8中任意一项所述的半导体外延结构的制备方法制得。
10.一种半导体器件，其特征在于，具有如权利要求9所述的半导体外延结构。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110171624.XA CN112786687A (zh) | 2021-02-08 | 2021-02-08 | 半导体外延结构及其制备方法、半导体器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110171624.XA CN112786687A (zh) | 2021-02-08 | 2021-02-08 | 半导体外延结构及其制备方法、半导体器件 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN112786687A true CN112786687A (zh) | 2021-05-11 |
Family
ID=75761214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110171624.XA Pending CN112786687A (zh) | 2021-02-08 | 2021-02-08 | 半导体外延结构及其制备方法、半导体器件 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN112786687A (zh) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103022119A (zh) * | 2011-09-27 | 2013-04-03 | 富士通株式会社 | 半导体器件 |
| US20140252371A1 (en) * | 2013-03-08 | 2014-09-11 | Seoul Semiconductor Co., Ltd. | Heterojunction transistor and method of fabricating the same |
| CN106653825A (zh) * | 2015-10-28 | 2017-05-10 | 英飞凌科技奥地利有限公司 | 半导体器件 |
| CN109166935A (zh) * | 2018-08-09 | 2019-01-08 | 镇江镓芯光电科技有限公司 | 一种Al组分过渡型日盲紫外探测器及其制备方法 |
| CN110061053A (zh) * | 2019-01-15 | 2019-07-26 | 中山大学 | 一种增强型半导体晶体管及其制备方法 |
-
2021
- 2021-02-08 CN CN202110171624.XA patent/CN112786687A/zh active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103022119A (zh) * | 2011-09-27 | 2013-04-03 | 富士通株式会社 | 半导体器件 |
| US20140252371A1 (en) * | 2013-03-08 | 2014-09-11 | Seoul Semiconductor Co., Ltd. | Heterojunction transistor and method of fabricating the same |
| CN106653825A (zh) * | 2015-10-28 | 2017-05-10 | 英飞凌科技奥地利有限公司 | 半导体器件 |
| CN109166935A (zh) * | 2018-08-09 | 2019-01-08 | 镇江镓芯光电科技有限公司 | 一种Al组分过渡型日盲紫外探测器及其制备方法 |
| CN110061053A (zh) * | 2019-01-15 | 2019-07-26 | 中山大学 | 一种增强型半导体晶体管及其制备方法 |
Non-Patent Citations (1)
| Title |
|---|
| 阮勇、尤政, 国防工业出版社 * |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20220209000A1 (en) | High-threshold-voltage normally-off high-electron-mobility transistor and preparation method therefor | |
| US6033998A (en) | Method of forming variable thickness gate dielectrics | |
| EP2246880B1 (en) | Semiconductor device fabrication method | |
| JP2021044556A (ja) | ノーマリーオフｉｉｉ−窒化物トランジスタ | |
| WO2010122628A1 (ja) | 化合物半導体装置及びその製造方法 | |
| CN111916351A (zh) | 半导体器件及其制备方法 | |
| JP5534701B2 (ja) | 半導体装置 | |
| US9818838B2 (en) | Semiconductor device | |
| CN107369704B (zh) | 含有铁电栅介质的叠层栅增强型GaN高电子迁移率晶体管及制备方法 | |
| CN107481939B (zh) | 帽层结构氧化镓场效应晶体管的制备方法 | |
| CN110429127B (zh) | 一种氮化镓晶体管结构及其制备方法 | |
| US20200027716A1 (en) | Method of Manufacturing an Insulation Layer on Silicon Carbide and Semiconductor Device | |
| CN110875372B (zh) | 场效应晶体管及制作方法 | |
| CN111785776B (zh) | 垂直结构Ga2O3金属氧化物半导体场效应晶体管的制备方法 | |
| CN112786687A (zh) | 半导体外延结构及其制备方法、半导体器件 | |
| CN113451129B (zh) | 一种高电子迁移率晶体管及制备方法 | |
| US20110306171A1 (en) | Methods of fabricating semiconductor devices with differentially nitrided gate insulators | |
| KR100564416B1 (ko) | 반도체소자의 살리사이드층 형성방법 | |
| CN115588616B (zh) | 一种增强型氮化镓高电子迁移率晶体管制造方法及器件 | |
| KR20120089147A (ko) | 반도체 소자의 제조 방법 | |
| CN114566545A (zh) | 一种复合沟道结构高电子迁移率晶体管及其制备方法 | |
| CN112993012A (zh) | 氮化镓基功率器件外延结构及其制备方法 | |
| CN116666215A (zh) | 阈值调整式GaN器件及其制备方法 | |
| JPH1074775A (ja) | 半導体装置およびその製造方法 | |
| CN116864529A (zh) | 采用mbe刻蚀后外延的常关型氧化镓基器件及制备方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| TA01 | Transfer of patent application right | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20230222 Address after: 410000 No. 399, Changxing Road, high tech Development Zone, Changsha, Hunan Province Applicant after: Hunan San'an Semiconductor Co.,Ltd. Address before: No.753-799 Min'an Avenue, Hongtang Town, Tong'an District, Xiamen City, Fujian Province Applicant before: XIAMEN SANAN INTEGRATED CIRCUIT Co.,Ltd. |
|
| RJ01 | Rejection of invention patent application after publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20210511 |