CN110875372B - 场效应晶体管及制作方法 - Google Patents
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Abstract
本申请实施例提供的场效应晶体管及制作方法，涉及半导体及其制作技术领域，其中，场效应晶体管从下至上依次为漏极、衬底、漂移层、同层设置的电流阻挡层及电流孔径、半导体层、源极和栅极。通过在电流孔径上设置插入层，使插入层与半导体层形成阻止电子从源极通过电流孔径流向漏极的势垒，从而减少CAVET器件在反向偏置条件下通过第三条漏电路径的漏电，提升CAVET器件的性能。
Description
技术领域
本申请涉及半导体及半导体制作技术领域，具体而言，涉及一种场效应晶体管及制作方法。
背景技术
垂直电流通道电子器件(Current Aperture Vertical Electric Transistor，简称：CAVET)的反向漏电主要包括三种路径：第一条漏电路径为，电子从源极经过电流阻挡层(current blocking layer，简称：CBL)达到漏极；第二条漏电路径为，电子从栅极沿垂直方向到达漏极；第三条漏电路径为，电子从源极经过电流孔径(aperture)沿垂直方向到达漏极。其中第一条漏电路径和第二条漏电路径可分别通过改善CBL层的材料质量和栅介质质量来降低至很小值，而第三路径的漏电为关键漏电路径，CAVET器件在反向偏置条件下的反向漏电主要由第三条漏电路径决定。因此，如何有效降低第三条漏电路径的泄漏电流成为改善CAVET器件反向漏电的关键。
发明内容
有鉴于此，本申请的目的在于提供一种场效应晶体管制作方法，以及根据该制作方法制作的场效应晶体管，以解决上述问题。
第一方面，本申请实施例提供一种场效应晶体管，所述场效应晶体管包括：
衬底；
设置在所述衬底一侧且与所述衬底欧姆接触的漏极；
设置在所述衬底远离所述漏极一侧的漂移层；
设置在所述漂移层远离所述衬底一侧的电流孔径以及电流阻挡层，所述电流阻挡层与该电流孔径同层设置且该电流阻挡层位于该电流孔径的相对两侧；
设置在所述电流阻挡层远离所述衬底一侧的插入层，所述电流孔径至少部分被所述插入层所覆盖；
设置在所述电流阻挡层和所述插入层远离所述衬底一侧的半导体层；
设置在所述半导体层相对两端且与所述半导体层欧姆接触的源极；及
设置在所述半导体层远离所述衬底一侧的栅极；
所述插入层与所述半导体层形成势垒，以阻止从所述源极流向所述漏极的电子。
可选地，所述插入层采用AlxGa1-xN材料，其中，x的取值范围为0.02～0.08。
可选地，所述插入层的厚度为1nm～15nm，所述插入层掺杂碳元素。
可选地，在本实施例中，所述栅极的两端超出所述电流孔径的部分的长度范围为2～5um。
可选地，所述插入层覆盖在所述电流孔径与所述电流阻挡层上，覆盖在所述电流孔径上的插入层包括一缺口，所述缺口的长度小于所述电流孔径的长度。
可选地，所述插入层覆盖在所述电流孔径与所述电流阻挡层远离衬底一侧，并至少完全覆盖所述电流孔径。
可选地，所述插入层的一端与所述电流孔径一侧的所述电流阻挡层接触，所述插入层的另一端与所述电流孔径另一侧的所述电流阻挡层接触。
可选地，所述插入层的一端与所述电流孔径一侧的所述电流阻挡层接触，所述插入层的另一端位于所述电流孔径上。
可选地，所述插入层的两端均位于所述电流孔径上。
可选地，所述场效应晶体管还包括介质层；
所述介质层设置在所述半导体层远离所述衬底的一侧，且位于所述源极之间；
所述栅极设置在所述介质层远离所述衬底的一侧。
可选地，在本实施例中，所述源极通过源极掺杂区与所述半导体层欧姆接触。
第二方面，本申请实施例还提供场效应晶体管制作方法，所述方法包括：
提供一衬底；
在所述衬底上制作一漂移层；
在所述漂移层远离所述衬底一侧制作电流孔径以及与该电流孔径同层的电流阻挡层，所述电流阻挡层位于该电流孔径的相对两侧；
在所述电流阻挡层远离所述衬底一侧制作至少部分覆盖所述电流孔径的插入层；
在所述电流阻挡层和所述插入层远离所述衬底一侧制作半导体层；
在所述半导体层相对的两端制作与所述半导体层欧姆接触的源极；
在所述半导体层远离衬底的一侧制作栅极；
在所述衬底远离所述漂移层的一侧制作与所述衬底欧姆接触的漏极。
可选地，在本实施例中，所述在所述漂移层远离所述衬底一侧制作电流孔径以及与该电流孔径同层的电流阻挡层，包括：
在所述漂移层远离所述衬底一侧制作电流孔径制作层；
在所述电流孔径制作层远离所述衬底一侧制作一绝缘层；
在所述绝缘层远离所述衬底的一侧制作金属叠层；
蚀刻所述金属叠层以及绝缘层，去除选定区域之外的绝缘层和金属叠层；
对蚀刻掉所述绝缘层和金属叠层的电流孔径制作层区域进行离子注入形成电流阻挡层；
将所述选定区域的所述绝缘层和金属叠层去除，得到所述电流孔径。
可选地，在本实施例中，所述在所述电流阻挡层远离所述衬底一侧制作至少部分覆盖所述电流孔径的插入层，包括：
在所述电流孔径上制作一层掩膜；
蚀刻部分所述掩膜，使剩余掩膜的长度小于所述电流孔径的长度；
在所述电流阻挡层远离所述衬底一侧制作插入层；
蚀刻掉所述掩膜及所述掩膜上的插入层。
可选地，在本实施例中，所述在所述电流阻挡层远离所述衬底一侧制作至少部分覆盖所述电流孔径的插入层，包括：
在所述电流阻挡层远离所述衬底一侧制作完全覆盖所述电流孔径的插入层；
去除部分覆盖在所述电流孔径上的插入层，使所述电流孔径部分被所述插入层覆盖。
本申请实施例提供的场效应晶体管及制作方法。通过在电流孔径上设置插入层，使插入层与半导体层形成阻止从源极流向漏极电子的势垒，从而减少CAVET器件在反向偏置条件下通过第三条漏电路径的漏电，提升CAVET器件的性能。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍。应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1为本申请实施例提供的场效应晶体管的结构示意图之一；
图2为本申请实施例提供的场效应晶体管的结构示意图之二；
图3为本申请实施例提供的场效应晶体管的结构示意图之三；
图4为本申请实施例提供的场效应晶体管的结构示意图之四；
图5为本申请实施例提供的场效应晶体管的结构示意图之五；
图6为本申请实施例提供的场效应晶体管的结构示意图之六；
图7为本申请实施例提供的场效应晶体管的制作流程图；
图8为图2步骤S13的子步骤流程示意图；
图9-图21为本请实施例提供的场效应晶体管的制程图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请的一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。
因此，以下对在附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围，而是仅仅表示本申请的选定实施例。基于本申请的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本申请保护的范围。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
在本发明的描述中，需要说明的是，术语“上”、“下”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
现有技术中在反向偏置条件下，从源极经过电流孔径(aperture)沿垂直方向到达漏极的反向漏电比较明显，严重影响了场效应晶体管的性能。
有鉴于此，申请人通过研究，提供以下的技术方案用于解决上述技术问题。
请参照图1，图1示出了本申请实施例提供的场效应晶体管的一种结构示意图。如图1，场效应晶体管包括衬底1、漂移层2、电流阻挡层3、插入层4、电流孔径5、半导体层6、源极9、漏极10及栅极11。
漂移层2形成于衬底1的上表面，所述漏极10形成于衬底1的下表面并与衬底1欧姆接触。电流阻挡层3和电流孔径5同层设置于所述漂移层2远离所述衬底1的一侧，其中，电流阻挡层3位于电流孔径5相对的两侧。插入层4位于电流阻挡层3远离衬底1的一侧，其中，插入层4至少覆盖部分电流孔径5。半导体层6位于电流阻挡层3与插入层4远离衬底1的一侧。源极9设置在半导体层6远离衬底1一侧的相对两端，且与半导体层6欧姆接触。栅极11也设置在半导体层6远离衬底1一侧，并与半导体层6肖特基接触。
在本实施例中半导体层6可以是多层结构，半导体层6可包括沟道层61和势垒层62，沟道层61设置在插入层4远离衬底1的一侧，势垒层62设置在沟道层61远离衬底1的一侧。源极9设置在势垒层62远离衬底一侧的相对两端，且与势垒层62欧姆接触。栅极11也设置在势垒层62远离衬底一侧，并与势垒层62肖特基接触。
接下来，对场效应晶体管的结构进行具体介绍。
衬底1的材料可以是氮化镓、硅、蓝宝石、氮化硅、氮化铝、SOI(Silicon-On-Insulator，绝缘衬底上的硅)或其它可以外延生长III-V族氮化物的材料。在本实施例中衬底1的材料可选择重掺杂的氮化镓(n+GaN)。
漂移层2可以选择与衬底1的材料相同制作而成，在衬底1采用重掺杂的氮化镓制作而成时，漂移层2可以选择轻掺杂的氮化镓(n-GaN)材料制作。在本实施例中，漂移层2的厚度可选为3～10um，在掺杂物为Si时，掺杂浓度可以为1×1016～8×1016cm-3。
电流孔径5与电流阻挡层3同层设置在漂移层2远离衬底1的一侧，电流阻挡层3位于电流孔径5的两侧。同层设置的电流孔径5与电流阻挡层3的厚度可选为0.2-0.6um。电流孔径5长度Lap的取值范围为2～8um。
电流孔径5可以采用与漂移层2相同的轻掺杂的氮化镓材料制作，其掺杂浓度可以与漂移层2相同。电流阻挡层3可以采用与电流孔径5相同的材料，并在材料中注入金属离子制作而成，可选地，注入的金属离子可以是Mg2+或Al3+。
插入层4设置在电流阻挡层3远离衬底1的一侧，插入层4至少覆盖电流孔径5的一部分。插入层可以采用AlxGa1-xN材料制作，其中，x的取值范围为0.02～0.08。插入层4的厚度范围可以为1nm～15nm，插入层4在进行碳掺杂时，插入层4的掺杂浓度范围可以为1×1018～6×1018cm-3。
请再次参照图1，在本申请实施例的第一种实施方式中，插入层4完全覆盖在电流孔径5和电流阻挡层3远离衬底1的一侧。插入层4将电流孔径5完全覆盖，插入层4与沟道层61形成的势垒，能阻止电子流向漏极10。
请参照图2，在本申请实施例的第二种实施方式中，插入层4完全覆盖在电流孔径5远离衬底1的一侧，并部分覆盖在电流阻挡层3远离衬底1的一侧。与第一种实施方式相同，插入层4与沟道层61形成的势垒，能阻止源极9一侧的电子通过电流孔径5流向漏极10。
请参照图3，在本申请实施例的第三种实施方式中，插入层4部分覆盖在电流孔径5远离衬底1的一侧，其中，插入层4的一端与电流孔径5一侧的电流阻挡层3接触，插入层4的另一端位于电流孔径5上。在该种情形下。插入层4与沟道层61形成的势垒，可以减少源极9一侧流向漏极10的电子。
请参照图4，在本申请实施例的第四种实施方式中，与第三种实施方式相同，插入层4部分覆盖在电流孔径5远离衬底1的一侧，与第三种实施方法不同的是，插入层4的两端位于电流孔径5上，均不与电流孔径5两侧的电流阻挡层3接触。在该种情况下，插入层4与沟道层61形成的势垒，可以减少源极9一侧流向漏极10的电子。
请参照图5，在本申请实施例的第五种实施方式中，插入层4部分覆盖在电流孔径5远离衬底1的一侧，与上述实施方式不同的是，在本实施方法中，插入层4在电流孔径5上形成缺口。缺口的长度要小于电流孔径5的长度Lap。
上述实施例方法仅仅列举了本申请中插入层4至少部分覆盖电流孔径5的几种情形，可以理解地是，任何插入层4全部或部分覆盖电流孔径5的结构都应当包括在本申请的保护范围内。
沟道层61设置在插入层4远离衬底1的一侧，在本实施例中，沟道层61可以采用GaN材料制作。
势垒层62设置在沟道层61远离衬底1的一侧。在本实施例中，势垒层62可以采用AlyGa1-yN制作。沟道层61与势垒层62之间形成二维电子气16(2DEG)，二维电子气16位于沟道层61靠近势垒层62一侧。势垒层62中的Al组分大于插入层4中的Al组分。
源极9设置在势垒层62相对的两端，且与势垒层62欧姆接触。
栅极11也设置在势垒层62上，漏极10设置在衬底1远离漂移层2的一侧。在本实施例中，栅极11设置在电流孔径5的正上方，栅极11的两端相对于电流孔径5超出部分的长度Lgo的范围为2～5um。
请参照图6，在本实施例中，为了减小栅极11与漏极10之间的漏电流，场效应晶体管还可以包括介质层8，介质层8设置在势垒层62远离衬底1的一侧，且位于源极9之间。栅极11设置在介质层8远离彻底一侧且与介质层8直接接触。
请再次参照图6，在本实施例中，势垒层62相对的两端为源极掺杂区24，源极9设置在势垒层62两端的源极掺杂区24上。
本实施例提供的场效应晶体管，通过在电流孔径5上设置插入层4，使插入层4与沟道层61形成阻止电子从源极9通过电流孔径5流向漏极10的势垒，从而减少器件在反向偏置条件下通过第三条漏电路径的漏电，提升器件的性能。
本实施例还提供一种场效应晶体管制作方法，请参照图7，所述方法包括以下步骤。
步骤S11，提供一衬底1。
在本实施例中，衬底1可以采用重掺杂的GaN材料(n+GaN)制成。
步骤S12，请参照图9，在衬底1上制作一漂移层2。
采用金属有机物化学气相沉积法(Metal-organic Chemical Vapor Deposition，简称：MOCVD)在衬底1上生成一漂移层2，其中漂移层2可以为轻掺杂的GaN材料(n-GaN)制成。
在该步骤中，形成的漂移层2的厚度可以为3～10um，可以使用Si进行掺杂，掺杂浓度可以为1×1016～8×1016cm-3。
步骤S13，在漂移层2远离衬底1一侧制作电流孔径5以及与该电流孔径5同层的电流阻挡层3，电流阻挡层3位于该电流孔径5的相对两侧。
请参照图8，在本实施例中，该步骤可以由以下步骤实现：
子步骤S131，请参照图10，在漂移层2远离衬底1的一侧制作电流孔径制作层21。
其中，电流孔径制作层21可以通过MOCVD方法制作而成，电流孔径制作层21的材料可以是n-GaN，电流孔径制作层21掺杂的物质和掺杂浓度可以与漂移层2相同。电流孔径制作层21的厚度范围可以为0.2～0.6um。
子步骤S132，请参照图11在电流孔径制作层21远离衬底1一侧制作一绝缘层13。
通过等离子体增强化学气相沉积(Plasma Enhanced Chemical VaporDeposition，简称：PECVD)在电流孔径制作层21远离衬底1一侧沉积形成绝缘层13，在本步骤中，绝缘层13可以采用SiO2材料制造而成。
子步骤S133，请再次参照图11，在绝缘层13远离衬底1的一侧制作金属叠层。
可选地，在绝缘层13上依次蒸发形成由钛(Ti)金属层14和镍(Ni)金属层15构成的金属叠层。可以理解地是，在本实施例的其他实施方式中，也可以形成由其他不同金属组成的金属叠层。
子步骤S134，请参照图12，蚀刻金属叠层以及绝缘层13，去除选定区域之外的绝缘层13和金属叠层。
该步骤具体实现如下：
首先，在绝缘层13和金属叠层上方涂覆光刻胶。
接着，显影去除选定区域(aperture)以外的光刻胶，其中，选定区域可以位于电流孔径制作层21的中心，选定区域的长度为Lap，Lap的取值范围为2～8um。
最后，采用反应离子刻蚀(Reactive Ion Etching，简称：RIE)选定区域两侧的绝缘层13和金属叠层，露出电流孔径制作层21的上表面。
子步骤S135，请参照图12和图13，对蚀刻掉绝缘层13和金属叠层的电流孔径制作层21区域进行离子注入形成电流阻挡层3。
对蚀刻掉绝缘层13和金属叠层的电流孔径制作层21区域进行离子注入形成电流阻挡层3，可以注入Mg或Al离子，注入能力为80～140eV，注入剂量为1×1015～5×1015cm-2。在选定区域上的绝缘层13和金属叠层作为掩模防止离子的注入。
子步骤S136，请再次参照图13，将选定区域上的绝缘13和金属叠层去除，得到电流孔径5。
将选定区域上的绝缘层13和金属叠层去除，将电流孔径制作层21的选定区域作为电流阻挡层3。
步骤S14，在电流阻挡层3远离衬底1一侧制作至少部分覆盖电流孔径5的插入层4。
将步骤S13中，去除选定区域的绝缘层13和金属叠层之后得到的圆片表面进行清洗。
将清洁后的圆片转移到超高真空(大气压为1×10-9Torr)中烘干，烘干时间为1小时。在将清洁后的圆片进行处理，在电流阻挡层3远离衬底1一侧制作至少部分覆盖电流孔径5的插入层4。
在本实施例提供多种实施方式，用于形成至少部分覆盖电流孔径5的插入层4。
第一种实施方式：
请参照图14，将清洁后的圆片放置在MOCVD或MBE腔体中生长一层插入层4，插入层4的材料可以为AlxGa1-xN，插入层4的厚度可以为1nm～15nm，其中，x的取值范围为0.02～0.08，插入层4的掺杂碳的浓度范围为1×1018～6×1018cm-3。
即第一种实施方式，提供的实施方式可以形成全部覆盖电流孔径5的插入层4。
第二种实施方式：
请参照图15，首先，在电流孔径5上制作一层掩膜22，可选地，该掩膜22可以采用SiO2制成。
接着，蚀刻部分掩膜22，使剩余掩膜22的长度Ld小于电流孔径5的长度Lap(0<Ld<Lap)。
再接着，在电流阻挡层3远离衬底1一侧制作插入层4，制作插入层4的方式可以和第一种实施方式相同，在此就不再赘述。
最后，蚀刻掉掩膜22及掩膜上的插入层4。
即第二种实施方式，提供的实施方式可以形成部分覆盖电流孔径5的插入层4。
第三种实施方式
请再次参照图14，在电流阻挡3远离衬底1一侧制作完全覆盖电流孔径5的插入层4。
请参照图16，然后在电流孔径5对应的插入层4位置处涂覆光刻层23，显影出长度Ld不超过电流孔径的长度Lap(0<Ld<Lap)。
请参照图17，采用干法刻蚀该显影区域的插入层4，在去除光刻胶23后可以得到与第二种实施方式处理后相同的器件结构。
可以理解的是，插入层4覆盖电流孔径5的结构不同，可以采用不同的工艺制作插入层4。任何使插入层4全部或部分覆盖电流孔径5的制作工艺都应当包括在本申请的保护范围内。
步骤S15，在插入层4远离衬底1一侧制作半导体层6。
在本实施例中，半导体层6可以包括沟道层61及势垒层62。
请参照图18，在本步骤中，可以采用MOCVD方法(1020℃～1165℃)或MBE方法(700℃～750℃)在插入层4远离衬底1一侧生成沟道层61，本步骤的沟道层61可以采用GaN材料。
在沟道层61远离衬底1的一侧制作势垒层62。
请再次参照图18，采用与步骤S15相同的方式，在沟道层61远离衬底1的一侧制作势垒层62，势垒层62采用AlyGa1-yN，沟道层61与势垒层62之间形成二维电子气16(2DEG)，二维电子气16位于沟道层61靠近势垒层62一侧。势垒层62中的Al组分大于插入层4中的Al组分。
步骤S16，请再次参照图1，在半导体层6相对的两端制作源极9。
步骤S17，请再次参照图1，在半导体层6上制作栅极11。
步骤S18，请再次参照图1，在衬底1远离所述漂移层2的一侧制作与衬底1欧姆接触的漏极10。
在势垒层62两端包括源极掺杂区24，及场效应晶体管包括介质层8时，步骤S17-S18采用以下方式实现：
请参照图19，首先，在势垒层62上形成由绝缘层13(SiO2)和金属叠层(Ti金属层14/Ni金属层15)构成的掩膜层；刻蚀去除势垒层62两端上的掩膜层，露出下层的势垒层62，进行Si离子注入，注入剂量为2×1015～5×1015cm-2，注入能量为50Kev；
请参照图20，接着，湿法刻蚀去除掩膜层，再将器件放置到MOCVD腔体中，进行1280℃退火处理30秒，形成Si重掺杂的源极掺杂区24。
请参照图21，再接着，在MOCVD腔体中，在势垒层62远离衬底1的一侧生成SiN的介质层8。
再接着，在介质层8上涂覆光刻胶，显影源极掺杂区24对应的介质层8，刻蚀源极掺杂区24对应的介质层8，然后蒸发Ti/Au/Ni金属，经过金属剥离后在Si重掺杂的源极掺杂区24上形成源极9。
请再次参照图6，最后，重新在介质层8上涂覆光刻胶，显影出栅极11所在区域，显影区域两侧边缘超过电流孔径长度Lap，且超出的部分长度Lgo的取值范围为2～5um，蒸发Ni/Au/Ni金属，经过金属剥离后形成栅极11。其中，栅极11为金属-介质-半导体结构。
经过上述步骤，最终完成整个场效应晶体管的制备过程。
上述制作方法，通过在电流孔径5上设置插入层4，使插入层4与半导体层6形成阻止电子从源极9通过电流孔径5流向漏极10的势垒，从而减少CAVET器件在反向偏置条件下通过第三条漏电路径的漏电，提升CAVET器件的性能。
本申请实施例提供的场效应晶体管及制作方法，场效应晶体管从下至上依次为漏极、衬底、漂移层、同层设置的电流阻挡层及电流孔径、半导体层、源极和栅极。通过在电流孔径上设置插入层，使插入层与半导体层形成阻止电子从源极通过电流孔径流向漏极的势垒，从而减少CAVET器件在反向偏置条件下通过第三条漏电路径的漏电，提升CAVET器件的性能。
以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。
Claims (13)
1.一种场效应晶体管，其特征在于，包括：
衬底；
设置在所述衬底一侧且与所述衬底欧姆接触的漏极；
设置在所述衬底远离所述漏极一侧的漂移层；
设置在所述漂移层远离所述衬底一侧的电流孔径以及电流阻挡层，所述电流阻挡层与该电流孔径同层设置且该电流阻挡层位于该电流孔径的相对两侧；
设置在所述电流阻挡层远离所述衬底一侧的插入层，所述电流孔径至少部分被所述插入层所覆盖；所述插入层部分覆盖在所述电流孔径远离所述衬底的一侧，所述插入层的两端位于所述电流孔径上，均不与所述电流孔径两侧的所述电流阻挡层接触；
设置在所述电流阻挡层和所述插入层远离所述衬底一侧的半导体层；
设置在所述半导体层相对两端且与所述半导体层欧姆接触的源极；及
设置在所述半导体层远离所述衬底一侧的栅极；
所述插入层与所述半导体层的沟道层形成势垒，以阻止从所述源极流向所述漏极的电子；所述沟道层设置在所述插入层远离所述衬底的一侧。
2.如权利要求1所述的场效应晶体管，其特征在于，所述插入层采用AlxGa1-xN材料，其中，x的取值范围为0.02～0.08。
3.如权利要求1所述的场效应晶体管，其特征在于，所述插入层的厚度为1nm～15nm，所述插入层掺杂碳元素。
4.如权利要求1所述的场效应晶体管，其特征在于，所述栅极的两端超出所述电流孔径的部分的长度范围为2～5um。
5.如权利要求1所述的场效应晶体管，其特征在于，所述插入层至少覆盖在所述电流孔径，覆盖在所述电流孔径上的插入层包括一缺口，所述缺口的长度小于所述电流孔径的长度。
6.如权利要求1所述的场效应晶体管，其特征在于，所述插入层覆盖在所述电流孔径与所述电流阻挡层远离衬底一侧，并至少完全覆盖所述电流孔径。
7.如权利要求1-6中任意一项所述的场效应晶体管，其特征在于，所述插入层的一端与所述电流孔径一侧的所述电流阻挡层接触，所述插入层的另一端与所述电流孔径另一侧的所述电流阻挡层接触。
8.如权利要求1-6中任意一项所述的场效应晶体管，其特征在于，所述插入层的一端与所述电流孔径一侧的所述电流阻挡层接触，所述插入层的另一端位于所述电流孔径上。
9.如权利要求1-6中任意一项所述的场效应晶体管，其特征在于，所述场效应晶体管还包括介质层；
所述介质层设置在所述半导体层远离所述衬底的一侧，且位于所述源极之间；
所述栅极设置在所述介质层远离所述衬底的一侧。
10.一种场效应晶体管制作方法，其特征在于，所述方法包括：
提供一衬底；
在所述衬底上制作一漂移层；
在所述漂移层远离所述衬底一侧制作电流孔径以及与该电流孔径同层的电流阻挡层，所述电流阻挡层位于该电流孔径的相对两侧；
在所述电流阻挡层远离所述衬底一侧制作至少部分覆盖所述电流孔径的插入层；所述插入层部分覆盖在所述电流孔径远离所述衬底的一侧，所述插入层的两端位于所述电流孔径上，均不与所述电流孔径两侧的所述电流阻挡层接触；
在所述电流阻挡层和所述插入层远离所述衬底一侧制作半导体层；
在所述半导体层相对的两端制作与所述半导体层欧姆接触的源极；
在所述半导体层远离衬底的一侧制作栅极；
在所述衬底远离所述漂移层的一侧制作与所述衬底欧姆接触的漏极；
所述插入层与所述半导体层的沟道层形成势垒，以阻止从所述源极流向所述漏极的电子；所述沟道层设置在所述插入层远离所述衬底的一侧。
11.如权利要求10所述的方法，其特征在于，所述在所述漂移层远离所述衬底一侧制作电流孔径以及与该电流孔径同层的电流阻挡层，包括：
在所述漂移层远离所述衬底一侧制作电流孔径制作层；
在所述电流孔径制作层远离所述衬底一侧制作一绝缘层；
在所述绝缘层远离所述衬底的一侧制作金属叠层；
蚀刻所述金属叠层以及绝缘层，去除选定区域之外的绝缘层和金属叠层；
对蚀刻掉所述绝缘层和金属叠层的电流孔径制作层区域进行离子注入形成电流阻挡层；
将所述选定区域的所述绝缘层和金属叠层去除，得到所述电流孔径。
12.如权利要求11所述的方法，其特征在于，所述在所述电流阻挡层远离所述衬底一侧制作至少部分覆盖所述电流孔径的插入层，包括：
在所述电流孔径上制作一层掩膜；
蚀刻部分所述掩膜，使剩余掩膜的长度小于所述电流孔径的长度；
在所述电流阻挡层远离所述衬底一侧制作插入层；
蚀刻掉所述掩膜及所述掩膜上的插入层。
13.如权利要求11所述的方法，其特征在于，所述在所述电流阻挡层远离所述衬底一侧制作至少部分覆盖所述电流孔径的插入层，包括：
在所述电流阻挡层远离所述衬底一侧制作完全覆盖所述电流孔径的插入层；
去除部分覆盖在所述电流孔径上的插入层，使所述电流孔径部分被所述插入层覆盖。
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