CN115513277A - 半导体装置以及半导体装置的制造方法 - Google Patents

半导体装置以及半导体装置的制造方法 Download PDF

Info

Publication number
CN115513277A
CN115513277A CN202210619120.4A CN202210619120A CN115513277A CN 115513277 A CN115513277 A CN 115513277A CN 202210619120 A CN202210619120 A CN 202210619120A CN 115513277 A CN115513277 A CN 115513277A
Authority
CN
China
Prior art keywords
impurity
conductivity type
drain region
concentration
source region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210619120.4A
Other languages
English (en)
Inventor
高山大希
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Industries Ltd filed Critical Sumitomo Electric Industries Ltd
Publication of CN115513277A publication Critical patent/CN115513277A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

本公开提供半导体装置以及半导体装置的制造方法。半导体装置具有基板、半导体层以及栅电极、源电极和漏电极，半导体层具有：电子渡越层，具备第一上表面；以及电子供给层，在电子供给层和电子渡越层形成有第一开口和第二开口，第一开口的底面和第二开口的底面位于比第一上表面向基板侧更深的位置，半导体层还具有第一源极区域、第二源极区域、第一漏极区域以及第二漏极区域，源电极设于第二源极区域之上，漏电极设于第二漏极区域之上，第二源极区域中的第一导电类型的杂质的浓度比第一源极区域中的第一导电类型的杂质的浓度低，第二漏极区域中的第一导电类型的杂质的浓度比第一漏极区域中的第一导电类型的杂质的浓度低。

Description

半导体装置以及半导体装置的制造方法
技术领域
本公开涉及半导体装置以及半导体装置的制造方法。
背景技术
关于高电子迁移率晶体管(high electron mobility transistor：HEMT)，提出了用于减小表示源电极和漏电极与二维电子气(two dimensional gas：2DEG)之间的合计的电阻分量的接触电阻的方法。在该方法中，在电子供给层和电子渡越层形成开口，在开口内利用金属有机气相沉积(metal organic chemical vapor deposition：MOCVD)法使以高浓度含有n型杂质的GaN(n+GaN)层再生长，在n+GaN层之上形成了源电极、漏电极。
现有技术文献
专利文献
专利文献1：美国专利第9515161号说明书
专利文献2：美国专利申请公开第US2008/0176366号说明书
在利用以往的方法形成了n+GaN层的情况下，生产能力(throughput)(连续地在多个晶片进行成膜的情况下的每单位时间的处理片数)的下降显著。
发明内容
本公开的目的在于提供能抑制生产能力的下降并且减小接触电阻的半导体装置以及半导体装置的制造方法。
本公开的半导体装置具有：基板，具备第一主面；半导体层，设于所述基板的所述第一主面之上；以及栅电极、源电极和漏电极，设于所述半导体层之上，所述半导体层具有：电子渡越层，设于所述基板的上方，具备第一上表面；以及电子供给层，设于所述电子渡越层的上方，在所述电子供给层和所述电子渡越层形成有第一开口和第二开口，所述第一开口的底面和所述第二开口的底面位于比所述第一上表面向所述基板侧更深的位置，所述半导体层还具有：第一源极区域，含有第一导电类型的杂质，设于所述第一开口的底面之上，具备第二上表面；第二源极区域，含有所述第一导电类型的杂质，设于所述第一源极区域的所述第二上表面之上；第一漏极区域，含有所述第一导电类型的杂质，设于所述第二开口的底面之上，具备第三上表面；以及第二漏极区域，含有所述第一导电类型的杂质，设于所述第一漏极区域的所述第三上表面之上，所述源电极设于所述第二源极区域之上，所述漏电极设于所述第二漏极区域之上，所述第二源极区域中的所述第一导电类型的杂质的浓度比所述第一源极区域中的所述第一导电类型的杂质的浓度低，所述第二漏极区域中的所述第一导电类型的杂质的浓度比所述第一漏极区域中的所述第一导电类型的杂质的浓度低。
发明效果
根据本公开，能抑制生产能力的下降并且减小接触电阻。
附图说明
图1是表示实施方式的半导体装置的剖视图。
图2是表示再生长中的n型杂质的浓度分布的一个例子的图。
图3是表示实施方式的半导体装置的制造方法的剖视图(其一)。
图4是表示实施方式的半导体装置的制造方法的剖视图(其二)。
图5是表示实施方式的半导体装置的制造方法的剖视图(其三)。
图6是表示实施方式的半导体装置的制造方法的剖视图(其四)。
图7是表示实施方式的半导体装置的制造方法的剖视图(其五)。
图8是表示实施方式的半导体装置的制造方法的剖视图(其六)。
图9是表示实施方式的半导体装置的制造方法的剖视图(其七)。
附图标记说明
10：基板
10A：第一主面
12：缓冲层
14：电子渡越层
14A：上表面
16：电子供给层
18：帽层
20：层叠结构
22、24：绝缘膜
30：第一开口
30B：底面
32：第一源极区域
32A：上表面
34：第二源极区域
36：源极再生长层
38：源电极
40：第二开口
40B：底面
42：第一漏极区域
42A：上表面
44：第二漏极区域
46：漏极再生长层
48：漏电极
50：第三开口
58：栅电极
62：第一半导体层
62A：上表面
64：第二半导体层
66：层叠体
100：半导体装置。
具体实施方式
[本公开的实施方式的说明]
首先，列举本公开的实施方案来进行说明。
〔1〕本公开的一个方案的半导体装置具有：基板，具备第一主面；半导体层，设于所述基板的所述第一主面之上；以及栅电极、源电极和漏电极，设于所述半导体层之上，所述半导体层具有：电子渡越层，设于所述基板的上方，具备第一上表面；以及电子供给层，设于所述电子渡越层的上方，在所述电子供给层和所述电子渡越层形成有第一开口和第二开口，所述第一开口的底面和所述第二开口的底面位于比所述第一上表面向所述基板侧更深的位置，所述半导体层还具有：第一源极区域，含有第一导电类型的杂质，设于所述第一开口的底面之上，具备第二上表面；第二源极区域，含有所述第一导电类型的杂质，设于所述第一源极区域的所述第二上表面之上；第一漏极区域，含有所述第一导电类型的杂质，设于所述第二开口的底面之上，具备第三上表面；以及第二漏极区域，含有所述第一导电类型的杂质，设于所述第一漏极区域的所述第三上表面之上，所述源电极设于所述第二源极区域之上，所述漏电极设于所述第二漏极区域之上，所述第二源极区域中的所述第一导电类型的杂质的浓度比所述第一源极区域中的所述第一导电类型的杂质的浓度低，所述第二漏极区域中的所述第一导电类型的杂质的浓度比所述第一漏极区域中的所述第一导电类型的杂质的浓度低。
本申请发明人为了抑制生产能力的下降，对代替MOCVD法而利用溅射法来形成以高浓度含有杂质的层(以下，有时称为高浓度杂质层)进行了研究。其结果是，判明了能大幅地提高生产能力。另一方面，还判明了：在利用溅射法形成的高浓度杂质层之上形成了源电极和漏电极的情况下，与利用MOCVD法来形成的情况相比，接触电阻变高。因此，本申请发明人为了查明其原因而进行了研究。其结果是，可知：在利用溅射法使高浓度杂质层生长的情况下，随着生长后的降温，杂质在高浓度杂质层的表面析出，在高浓度杂质层的表面生成了杂质的氮化合物。就是说，可知在溅射法中使用的氮(N)自由基与所析出的杂质发生了反应。
在本公开的一个方案中，在第一开口的底面之上设有具备第二上表面的第一源极区域，在第一源极区域之上设有第二源极区域，在第二开口的底面之上设有具备第三上表面的第一漏极区域，在第一漏极区域之上设有第二漏极区域。并且，第一开口的底面和第二开口的底面位于比第一上表面向基板侧更深的位置。因此，能减小接触电阻。此外，第二源极区域中的第一导电类型的杂质的浓度比第一源极区域中的第一导电类型的杂质的浓度低，第二漏极区域中的第一导电类型的杂质的浓度比第一漏极区域中的第一导电类型的杂质的浓度低。因此，即使利用溅射法来形成第二源极区域和第二漏极区域，也能抑制杂质的析出从而抑制与杂质的氮化合物的生成相伴的接触电阻的上升。
〔2〕在〔1〕中，也可以是，所述电子供给层以比所述第一源极区域、所述第二源极区域、所述第一漏极区域以及所述第二漏极区域低的浓度含有所述第一导电类型的杂质。在该情况下，易于减小接触电阻。
〔3〕在〔1〕或〔2〕中，也可以是，所述第二源极区域比所述第一源极区域薄，所述第二漏极区域比所述第一漏极区域薄。在该情况下，易于减小接触电阻。
〔4〕在〔1〕～〔3〕中，也可以是，所述第一源极区域和所述第一漏极区域以25℃下的固溶限度的90％以上的浓度含有所述第一导电类型的杂质。在该情况下，易于减小接触电阻。
〔5〕在〔1〕～〔4〕中，也可以是，在所述第一源极区域的厚度方向上的下侧的90％的范围内，所述第一导电类型的杂质的浓度的最大值为最小值的1.1倍以下，在所述第一漏极区域的厚度方向上的下侧的90％的范围内，所述第一导电类型的杂质的浓度的最大值为最小值的1.1倍以下。通过利用溅射法来形成第一源极区域、第一漏极区域，易于实现这样的浓度分布。
〔6〕在〔1〕～〔5〕中，也可以是，在所述第二源极区域的厚度方向上的上侧的90％的范围内，所述第一导电类型的杂质的浓度的最大值为最小值的1.1倍以下，在所述第二漏极区域的厚度方向上的上侧的90％的范围内，所述第一导电类型的杂质的浓度的最大值为最小值的1.1倍以下。通过利用溅射法来形成第二源极区域、第二漏极区域，易于实现这样的浓度分布。
〔7〕在〔1〕～〔6〕中，也可以是，所述第一源极区域、所述第二源极区域、所述第一漏极区域以及所述第二漏极区域各自的所述第一导电类型的杂质的浓度为1×1019cm－3以上。在该情况下，易于减小接触电阻。
〔8〕在〔1〕～〔7〕中，也可以是，所述第二源极区域中的所述第一导电类型的杂质的浓度为所述第一源极区域中的所述第一导电类型的杂质的浓度的0.8倍以下，所述第二漏极区域中的所述第一导电类型的杂质的浓度为所述第一漏极区域中的所述第一导电类型的杂质的浓度的0.8倍以下。在该情况下，易于抑制与氮化合物的生成相伴的接触电阻的上升。
〔9〕本公开的另一个方案的半导体装置具有：基板，具备第一主面；半导体层，设于所述基板的所述第一主面之上；以及栅电极、源电极和漏电极，设于所述半导体层之上，所述半导体层具有：电子渡越层，设于所述基板的上方，具备第一上表面；以及电子供给层，设于所述电子渡越层的上方，在所述电子供给层和所述电子渡越层形成有第一开口和第二开口，所述第一开口的底面和所述第二开口的底面位于比所述第一上表面向所述基板侧更深的位置，所述半导体层还具有：第一源极区域，含有第一导电类型的杂质，设于所述第一开口内，具备第二上表面；第二源极区域，含有所述第一导电类型的杂质，设于所述第一源极区域的所述第二上表面之上；第一漏极区域，含有所述第一导电类型的杂质，设于所述第二开口内，具备第三上表面；以及第二漏极区域，含有所述第一导电类型的杂质，设于所述第一漏极区域的所述第三上表面之上，所述源电极设于所述第二源极区域之上，所述漏电极设于所述第二漏极区域之上，所述电子供给层以比所述第一源极区域、所述第二源极区域、所述第一漏极区域以及所述第二漏极区域低的浓度含有所述第一导电类型的杂质，所述第二源极区域中的所述第一导电类型的杂质的浓度比所述第一源极区域中的所述第一导电类型的杂质的浓度低，所述第二漏极区域中的所述第一导电类型的杂质的浓度比所述第一漏极区域中的所述第一导电类型的杂质的浓度低，所述第二源极区域比所述第一源极区域薄，所述第二漏极区域比所述第一漏极区域薄，所述第一源极区域和所述第一漏极区域以25℃下的固溶限度的90％以上的浓度含有所述第一导电类型的杂质。
〔10〕本公开的另一个方案的半导体装置的制造方法具有：在具备第一主面的基板的所述第一主面之上形成半导体层的工序；以及在所述半导体层之上形成栅电极、源电极和漏电极的工序，形成所述半导体层的工序具有：在所述基板的上方形成具备第一上表面的电子渡越层的工序；在所述电子渡越层的上方形成电子供给层的工序；在所述电子供给层和所述电子渡越层形成第一开口和第二开口的工序；在所述第一开口的底面之上形成含有第一导电类型的杂质并具备第二上表面的第一源极区域，在所述第二开口的底面之上形成含有所述第一导电类型的杂质并具备第三上表面的第一漏极区域的工序；以及在所述第一源极区域的所述第二上表面之上形成含有所述第一导电类型的杂质的第二源极区域，在所述第一漏极区域的所述第三上表面之上形成含有所述第一导电类型的杂质的第二漏极区域的工序，所述第一开口的底面和所述第二开口的底面设于比所述第一上表面向所述基板侧更深的位置，所述源电极设于所述第二源极区域之上，所述漏电极设于所述第二漏极区域之上，所述第二源极区域中的所述第一导电类型的杂质的浓度比所述第一源极区域中的所述第一导电类型的杂质的浓度低，所述第二漏极区域中的所述第一导电类型的杂质的浓度比所述第一漏极区域中的所述第一导电类型的杂质的浓度低。
〔11〕在〔10〕中，也可以是，形成所述第一源极区域和所述第一漏极区域的工序以及形成所述第二源极区域和所述第二漏极区域的工序具有以下工序：一边掺杂所述第一导电类型的杂质，一边依次在所述第一开口的底面之上和所述第二开口的底面之上形成第一半导体层、在所述第一半导体层之上形成第二半导体层从而形成为层叠体的工序，在形成所述层叠体的工序中，在所述第二半导体层的形成完成之前，将所述基板的温度持续保持为掺杂于所述第一半导体层和所述第二半导体层的所述第一导电类型的杂质固溶于所述第一半导体层和所述第二半导体层的状态被维持的温度以上。在该情况下，易于抑制层叠体内的杂质的氮化合物的生成。
[本公开的实施方式的详情]
以下，对本公开的实施方式详细地进行说明，但本公开并不限定于此。需要说明的是，在本说明书和附图中，有时通过对具有实质上相同的功能构成的构成要素标注相同的附图标记来省略重复的说明。
本实施方式涉及包括以氮化物半导体为主构成材料的GaN－HEMT的半导体装置。图1是表示实施方式的半导体装置的剖视图。
如图1所示，本实施方式的半导体装置100具有：基板10，具备第一主面10A；以及多个半导体层的层叠结构20，设于第一主面10A之上。基板10是具有例如(0001)主面来作为第一主面10A的SiC基板，层叠结构20的层叠方向例如是[0001]方向。层叠结构20包括从基板10侧起依次形成的缓冲层12、电子渡越层14、电子供给层16以及帽层18。缓冲层12例如是厚度为5nm以上且100nm以下的AlN层。电子渡越层14例如是厚度为1000nm左右的非掺杂GaN层。电子供给层16例如是厚度20nm左右的n型AlGaN层。帽层18例如是厚度5nm左右的n型GaN层。在本实施方式中使用的n型杂质例如是Si或Ge。层叠结构20是半导体层的一个例子。
在层叠结构20之上形成有绝缘膜22。绝缘膜22例如是Si氮化膜。在绝缘膜22和层叠结构20形成有源极用的第一开口30和漏极用的第二开口40。第一开口30和第二开口40形成得比电子渡越层14的上表面14A深。第一开口30的底面30B和第二开口40的底面40B比电子渡越层14的上表面14A离第一主面10A近。上表面14A是第一上表面的一个例子。第一开口30的底面30B和第二开口40的底面40B位于比上表面14A向基板10侧更深的位置。
层叠结构20具有：第一源极区域32，设于第一开口30内，具备上表面32A；以及第二源极区域34，设于上表面32A之上。第一源极区域32设于第一开口30的底面30B之上。第一源极区域32和第二源极区域34包括在源极再生长层36中。第一源极区域32和第二源极区域34例如是n型GaN层。第一源极区域32和第二源极区域34例如以比电子供给层16高的浓度包含n型杂质。就是说，电子供给层16以比第一源极区域32和第二源极区域34低的浓度含有n型杂质。因此，第一源极区域32和第二源极区域34各自的电阻比电子供给层16的电阻低。第一源极区域32和第二源极区域34各自的n型杂质的浓度例如为1×1019cm－3以上。上表面32A比上表面14A离第一主面10A远。优选的是第二源极区域34比第一源极区域32薄。上表面32A是第二上表面的一个例子。
此外，第一源极区域32以比第二源极区域34高的浓度含有n型杂质。即，第二源极区域34中的n型杂质的浓度比第一源极区域32中的n型杂质的浓度低。例如，第一源极区域32以25℃下的固溶限度的90％以上的浓度含有n型杂质。详情将在后文进行叙述，源极再生长层36利用溅射法来形成。在图2中示出源极再生长层36中的n型杂质的浓度分布的一个例子。在此，使用Si来作为n型杂质。图2中的横轴表示距源极再生长层36的表面的距离，纵轴表示源极再生长层36中的Si浓度。例如，源极再生长层36的总厚度为100nm。
如图2所示，可以是，在第一源极区域32与第二源极区域34之间，Si浓度连续地变化。在本公开中，设为：在n型杂质(Si等)的浓度连续地变化的情况下，在n型杂质的浓度成为源极再生长层36的下表面处的n型杂质的浓度与上表面处的n型杂质的浓度的平均值的部分存在第一源极区域32与第二源极区域34的边界。在图2所示的例子中，源极再生长层36的下表面处的Si浓度为1×1020cm－3，上表面处的Si浓度为3×1019cm－3，因此在Si浓度成为6.5×1019cm－3的部分存在第一源极区域32与第二源极区域34的边界。例如，第一源极区域32的厚度为95nm，第二源极区域34的厚度为5nm。
可以是，在第一源极区域32的厚度方向上的下侧(在图2所示的横轴中距表面的距离变大的一侧)的90％的范围内，n型杂质的浓度是一样的。例如，可以是，在第一源极区域32的厚度方向上的下侧的90％的范围内，n型杂质的浓度的最大值为最小值的1.1倍以下。此外，可以是，在第二源极区域34的厚度方向上的上侧(在图2所示的横轴中距表面的距离变小的一侧)的90％的范围内，n型杂质的浓度是一样的。例如，可以是，在第二源极区域34的厚度方向上的上侧的90％的范围内，n型杂质的浓度的最大值为最小值的1.1倍以下。而且，可以是第一源极区域32的下表面处的n型杂质的浓度比上表面处的n型杂质的浓度高，可以是第二源极区域34的下表面处的n型杂质的浓度比上表面处的n型杂质的浓度高。
层叠结构20具有：第一漏极区域42，设于第二开口40内，具备上表面42A；以及第二漏极区域44，设于上表面42A之上。第一漏极区域42设于第二开口40的底面40B之上。第一漏极区域42和第二漏极区域44包括在漏极再生长层46中。第一漏极区域42和第二漏极区域44例如是n型GaN层。第一漏极区域42和第二漏极区域44例如以比电子供给层16高的浓度包含n型杂质。就是说，电子供给层16以比第一漏极区域42和第二漏极区域44低的浓度含有n型杂质。因此，第一漏极区域42和第二漏极区域44各自的电阻比电子供给层16的电阻低。第一漏极区域42和第二漏极区域44各自的n型杂质的浓度例如为1×1019cm－3以上。上表面42A比上表面14A离第一主面10A远。优选的是第二漏极区域44比第一漏极区域42薄。上表面42A是第三上表面的一个例子。
此外，第一漏极区域42以比第二漏极区域44高的浓度含有n型杂质。即，第二漏极区域44中的n型杂质的浓度比第一漏极区域42中的n型杂质的浓度低。例如，第一漏极区域42以25℃下的固溶限度的90％以上的浓度含有n型杂质。详情将在后文进行叙述，漏极再生长层46也利用溅射法来形成。例如，漏极再生长层46中的n型杂质的浓度分布与图2所示的源极再生长层36中的n型杂质的浓度分布的一个例子相同。例如，漏极再生长层46的总厚度为100nm。
可以是，在第一漏极区域42与第二漏极区域44之间，Si浓度连续地变化。在本公开中，设为：在n型杂质(Si等)的浓度连续地变化的情况下，在n型杂质的浓度成为漏极再生长层46的下表面处的n型杂质的浓度与上表面处的n型杂质的浓度的平均值的部分存在第一漏极区域42与第二漏极区域44的边界。例如，在漏极再生长层46的下表面处的Si浓度为1×1020cm－3、上表面处的Si浓度为3×1019cm－3的情况下，在Si浓度成为6.5×1019cm－3的部分存在第一漏极区域42与第二漏极区域44的边界。例如，第一漏极区域42的厚度为95nm，第二漏极区域44的厚度为5nm。
可以是，在第一漏极区域42的厚度方向上的下侧的90％的范围内，n型杂质的浓度是一样的。例如，可以是，在第一漏极区域42的厚度方向上的下侧的90％的范围内，n型杂质的浓度的最大值为最小值的1.1倍以下。此外，可以是，在第二漏极区域44的厚度方向上的上侧的90％的范围内，n型杂质的浓度是一样的。例如，可以是，在第二漏极区域44的厚度方向上的上侧的90％的范围内，n型杂质的浓度的最大值为最小值的1.1倍以下。而且，可以是第一漏极区域42的下表面处的n型杂质的浓度比上表面处的n型杂质的浓度高，可以是第二漏极区域44的下表面处的n型杂质的浓度比上表面处的n型杂质的浓度高。
半导体装置100具有：源电极38，设于第二源极区域34之上；以及漏电极48，设于第二漏极区域44之上。源电极38和漏电极48例如包括Ta膜和Al膜。在源电极38与漏电极48之间，在绝缘膜22形成有栅极用的第三开口50。层叠结构20的表面的一部分经由第三开口50露出。半导体装置100具有经由第三开口50与层叠结构20相接的栅电极58。栅电极58例如包括Ni膜和Au膜。栅电极58例如具备在剖视观察时呈T字型的形状。半导体装置100还具有覆盖栅电极58、源电极38以及漏电极48的绝缘膜24。绝缘膜24例如是Al氧化膜或Si氮化膜。
在半导体装置100中，在电子渡越层14的上表面14A的附近存在2DEG52。源电极38经由源极再生长层36与2DEG52欧姆接触，漏电极48经由漏极再生长层46与2DEG52欧姆接触。因此，能减小作为分别从源电极38、漏电极48到2DEG52的电阻分量的接触电阻。
此外，第一源极区域32、第二源极区域34、第一漏极区域42以及第二漏极区域44可以利用溅射法来形成。通过利用溅射法来形成第一源极区域32、第二源极区域34、第一漏极区域42以及第二漏极区域44，与利用MOCVD法来形成的情况相比较，能抑制生产能力的下降。MOCVD法与溅射法相比，由于其成膜方法的原理的不同等，一般而言成膜时间会变长，因此被认为生产能力(连续地在多个晶片(wafer)进行成膜的情况下的每单位时间的处理片数)变低。而且，即使利用溅射法来形成第一源极区域32、第二源极区域34、第一漏极区域42以及第二漏极区域44，与MOCVD法相比，第二源极区域34、第二漏极区域44的表面处的氮化合物的生成也会被抑制，因此能抑制与氮化合物的生成相伴的接触电阻的上升。
在本实施方式中，电子供给层16以比第一源极区域32、第二源极区域34、第一漏极区域42以及第二漏极区域44低的浓度含有n型杂质。因此，易于减小源电极38和漏电极48的接触电阻。
此外，第二源极区域34比第一源极区域32薄，第二漏极区域44比第一漏极区域42薄。因此，源极再生长层36中的第二源极区域34所占的比例、漏极再生长层46中的第二漏极区域44所占的比例低，易于减小源电极38和漏电极48的接触电阻。
此外，第一源极区域32和第一漏极区域42优选以25℃下的固溶限度的90％以上的浓度含有n型杂质，并优选以25℃下的固溶限度的95％以上的浓度含有n型杂质。这是为了使得易于减小源电极38和漏电极48的接触电阻。
可以是，在第一源极区域32的厚度方向上的下侧的90％的范围内，n型杂质的浓度的最大值为最小值的1.1倍以下，在第一漏极区域42的厚度方向上的下侧的90％的范围内，n型杂质的浓度的最大值为最小值的1.1倍以下。此外，可以是，在第二源极区域34的厚度方向上的上侧的90％的范围内，n型杂质的浓度的最大值为最小值的1.1倍以下，在第二漏极区域44的厚度方向上的上侧的90％的范围内，n型杂质的浓度的最大值为最小值的1.1倍以下。如后文叙述的那样，在利用溅射法来形成源极再生长层36和漏极再生长层46的情况下，易于实现这样的浓度分布。
第一源极区域32、第二源极区域34、第一漏极区域42以及第二漏极区域44各自的n型杂质的浓度优选为1×1019cm－3以上，更优选为2×1019cm－3以上，进一步优选为3×1019cm－3以上。这是为了使得易于减小源电极38和漏电极48的接触电阻。
第二源极区域34中的n型杂质的浓度、第二漏极区域44中的n型杂质的浓度分别优选为第一源极区域32中的n型杂质的浓度、第一漏极区域42中的n型杂质的浓度的0.8倍以下，更优选为0.6倍以下，进一步优选为0.4倍以下。这是为了使得易于抑制与氮化合物的生成相伴的接触电阻的上升。
源极再生长层36和漏极再生长层46的材料不限定于GaN。层叠体66的材料可以是AlGaN、AlN、InAlN或InAlGaN等。
接着，对实施方式的半导体装置100的制造方法进行说明。图3～图9是表示实施方式的半导体装置的制造方法的剖视图。
首先，如图3所示，在基板10上形成缓冲层12、电子渡越层14、电子供给层16以及帽层18。缓冲层12、电子渡越层14、电子供给层16以及帽层18例如利用MOCVD法来形成。接着，在帽层18之上形成绝缘膜22。
接着，如图4所示，在绝缘膜22、帽层18、电子供给层16以及电子渡越层14形成第一开口30和第二开口40。第一开口30的底面30B和第二开口40的底面40B设于比上表面14A向基板10侧更深的位置。在第一开口30和第二开口40的形成中，例如以电子束抗蚀剂(未图示)为掩模进行反应性离子刻蚀(reactive ion etching：RIE)。可以将含氟(F)的反应性气体用于绝缘膜22的刻蚀，此外，可以将含氯(Cl)的反应性气体用于帽层18、电子供给层16以及电子渡越层14的刻蚀。
接着，如图5所示，在第一开口30和第二开口40内利用溅射法来形成第一半导体层62和第二半导体层64的层叠体66。第一半导体层62形成于第一开口30的底面30B之上和第二开口40的底面40B之上。在形成层叠体66时，使用N自由基来作为照射源。此外，例如使用Ar、Kr或Xe来作为溅射用的气体。层叠体66在第一开口30和第二开口40内一边与电子渡越层14进行晶格匹配一边生长。在第一开口30和第二开口40内，以第一半导体层62的上表面62A比电子渡越层14的上表面14A离基板10的第一主面10A远的方式调整第一半导体层62的厚度。层叠体66也形成于绝缘膜22之上。绝缘膜22之上的层叠体66例如成为多晶。第一半导体层62和第二半导体层64例如是n型GaN层。第一半导体层62和第二半导体层64例如以比电子供给层16高的浓度包含n型杂质。第一半导体层62和第二半导体层64各自的n型杂质的浓度例如为1×1019cm－3以上。第一半导体层62的上表面是第四上表面的一个例子。
在形成层叠体66时，将基板10的温度保持为第一半导体层62和第二半导体层64能生长的温度。此外，第一半导体层62和第二半导体层64一边掺杂Si等n型杂质一边生长。在形成第二半导体层64时，与形成第一半导体层62时相比，降低n型杂质的供给量，使第二半导体层64中的n型杂质的浓度比第一半导体层62中的n型杂质的浓度低。通过使第二半导体层64中的n型杂质的浓度比第一半导体层62中的n型杂质的浓度低，即使在形成第二半导体层64后使基板10的温度下降，层叠体66中的Si的析出也被抑制，能抑制第二半导体层64的上表面处的n型杂质的氮化合物的生成。例如，层叠体66中的n型杂质的浓度分布与图2所示的源极再生长层36中的n型杂质的浓度分布的一个例子相同。
优选的是，在形成层叠体66时，在第二半导体层64的形成完成之前，将基板10的温度持续保持为掺杂于第一半导体层62、第二半导体层64的n型杂质固溶于第一半导体层62、第二半导体层64的状态被维持的温度以上、例如600℃以上。通过进行这样的温度控制，能抑制层叠体66内的n型杂质的氮化合物的生成。
在形成层叠体66之后，如图6所示，去除绝缘膜22之上的层叠体66。绝缘膜22之上的层叠体66例如可以使用四甲基氢氧化铵(tetramethyl ammonium hydroxide：TMAH)来去除。层叠体66的第一开口30内的部分和第二开口40内的部分未被去除，在第一开口30内得到包括第一源极区域32和第二源极区域34的源极再生长层36，在第二开口40内得到包括第一漏极区域42和第二漏极区域44的漏极再生长层46。
接着，如图7所示，在第二源极区域34之上形成源电极38，在第二漏极区域44之上形成漏电极48。源电极38和漏电极48例如可以通过蒸镀、剥离以及合金化热处理来形成。源电极38和漏电极48例如包括Ta膜和Al膜。源电极38和漏电极48分别经由源极再生长层36、漏极再生长层46与2DEG52欧姆接触。
接着，如图8所示，在绝缘膜22形成第三开口50。在第三开口50的形成中，例如以电子束抗蚀剂(未图示)为掩模进行RIE。将含F的反应性气体用于绝缘膜22的刻蚀。接着，在绝缘膜22之上形成栅电极58。栅电极58例如可以通过蒸镀和剥离来形成。栅电极58例如包括Ni膜和Au膜。
接着，如图9所示，形成覆盖栅电极58、源电极38以及漏电极48的绝缘膜24。Al氧化膜例如可以利用ALD(Atomic Layer Deposition：原子层沉积)法来形成。Si氮化膜例如可以利用等离子体CVD(Chemical Vapor Deposition：化学气相沉积)法来形成。
之后，根据需要来形成布线等。如此一来，能制造包括GaN－HEMT的半导体装置100。
根据该制造方法，利用溅射法来形成了第一半导体层62和第二半导体层64，因此，与利用MOCVD法来形成的情况相比较，能提高生产能力。而且，通过使第二半导体层64中的n型杂质的浓度比第一半导体层62中的n型杂质的浓度低，即使在形成第二半导体层64后使基板10的温度下降，也能抑制第二半导体层64的上表面处的n型杂质的氮化合物的生成。因此，能抑制与氮化合物的生成相伴的接触电阻的上升。
需要说明的是，如上所述，在形成层叠体66时使用Ar、Kr或Xe。因此，也可以在源极再生长层36和漏极再生长层46中残留Ar、Kr或Xe。通常，在利用MOCVD法形成的氮化物半导体层中不包含Ar、Kr或Xe，因此可以基于是否残留Ar、Kr或Xe来判别源极再生长层36和漏极再生长层46是利用溅射法生成的还是利用MOCVD法形成的。
半导体层中的杂质的浓度例如可以利用二次离子质谱(Secondary Ion MassSpectrometry：SIMS)法来测定。
以上，对实施方式进行了详细叙述，但并不限定于特定的实施方式，在权利要求书所记载的范围内，可以进行各种变形和变更。

Claims (11)

1.一种半导体装置，具有：
基板，具备第一主面；
半导体层，设于所述基板的所述第一主面之上；以及
栅电极、源电极和漏电极，设于所述半导体层之上，
所述半导体层具有：
电子渡越层，设于所述基板的上方，具备第一上表面；以及
电子供给层，设于所述电子渡越层的上方，
在所述电子供给层和所述电子渡越层形成有第一开口和第二开口，所述第一开口的底面和所述第二开口的底面位于比所述第一上表面向所述基板侧更深的位置，
所述半导体层还具有：
第一源极区域，含有第一导电类型的杂质，设于所述第一开口的底面之上，具备第二上表面；
第二源极区域，含有所述第一导电类型的杂质，设于所述第一源极区域的所述第二上表面之上；
第一漏极区域，含有所述第一导电类型的杂质，设于所述第二开口的底面之上，具备第三上表面；以及
第二漏极区域，含有所述第一导电类型的杂质，设于所述第一漏极区域的所述第三上表面之上，
所述源电极设于所述第二源极区域之上，
所述漏电极设于所述第二漏极区域之上，
所述第二源极区域中的所述第一导电类型的杂质的浓度比所述第一源极区域中的所述第一导电类型的杂质的浓度低，
所述第二漏极区域中的所述第一导电类型的杂质的浓度比所述第一漏极区域中的所述第一导电类型的杂质的浓度低。
2.根据权利要求1所述的半导体装置，其中，
所述电子供给层以比所述第一源极区域、所述第二源极区域、所述第一漏极区域以及所述第二漏极区域低的浓度含有所述第一导电类型的杂质。
3.根据权利要求1或2所述的半导体装置，其中，
所述第二源极区域比所述第一源极区域薄，
所述第二漏极区域比所述第一漏极区域薄。
4.根据权利要求1至3中任一项所述的半导体装置，其中，
所述第一源极区域和所述第一漏极区域以25℃下的固溶限度的90％以上的浓度含有所述第一导电类型的杂质。
5.根据权利要求1至4中任一项所述的半导体装置，其中，
在所述第一源极区域的厚度方向上的下侧的90％的范围内，所述第一导电类型的杂质的浓度的最大值为最小值的1.1倍以下，
在所述第一漏极区域的厚度方向上的下侧的90％的范围内，所述第一导电类型的杂质的浓度的最大值为最小值的1.1倍以下。
6.根据权利要求1至5中任一项所述的半导体装置，其中，
在所述第二源极区域的厚度方向上的上侧的90％的范围内，所述第一导电类型的杂质的浓度的最大值为最小值的1.1倍以下，
在所述第二漏极区域的厚度方向上的上侧的90％的范围内，所述第一导电类型的杂质的浓度的最大值为最小值的1.1倍以下。
7.根据权利要求1至6中任一项所述的半导体装置，其中，
所述第一源极区域、所述第二源极区域、所述第一漏极区域以及所述第二漏极区域各自的所述第一导电类型的杂质的浓度为1×1019cm－3以上。
8.根据权利要求1至7中任一项所述的半导体装置，其中，
所述第二源极区域中的所述第一导电类型的杂质的浓度为所述第一源极区域中的所述第一导电类型的杂质的浓度的0.8倍以下，
所述第二漏极区域中的所述第一导电类型的杂质的浓度为所述第一漏极区域中的所述第一导电类型的杂质的浓度的0.8倍以下。
9.一种半导体装置，具有：
基板，具备第一主面；
半导体层，设于所述基板的所述第一主面之上；以及
栅电极、源电极和漏电极，设于所述半导体层之上，
所述半导体层具有：
电子渡越层，设于所述基板的上方，具备第一上表面；以及
电子供给层，设于所述电子渡越层的上方，
在所述电子供给层和所述电子渡越层形成有第一开口和第二开口，所述第一开口的底面和所述第二开口的底面位于比所述第一上表面向所述基板侧更深的位置，
所述半导体层还具有：
第一源极区域，含有第一导电类型的杂质，设于所述第一开口内，具备第二上表面；
第二源极区域，含有所述第一导电类型的杂质，设于所述第一源极区域的所述第二上表面之上；
第一漏极区域，含有所述第一导电类型的杂质，设于所述第二开口内，具备第三上表面；以及
第二漏极区域，含有所述第一导电类型的杂质，设于所述第一漏极区域的所述第三上表面之上，
所述源电极设于所述第二源极区域之上，
所述漏电极设于所述第二漏极区域之上，
所述电子供给层以比所述第一源极区域、所述第二源极区域、所述第一漏极区域以及所述第二漏极区域低的浓度含有所述第一导电类型的杂质，
所述第二源极区域中的所述第一导电类型的杂质的浓度比所述第一源极区域中的所述第一导电类型的杂质的浓度低，
所述第二漏极区域中的所述第一导电类型的杂质的浓度比所述第一漏极区域中的所述第一导电类型的杂质的浓度低，
所述第二源极区域比所述第一源极区域薄，
所述第二漏极区域比所述第一漏极区域薄，
所述第一源极区域和所述第一漏极区域以25℃下的固溶限度的90％以上的浓度含有所述第一导电类型的杂质。
10.一种半导体装置的制造方法，具有：
在具备第一主面的基板的所述第一主面之上形成半导体层的工序；以及
在所述半导体层之上形成栅电极、源电极和漏电极的工序，
形成所述半导体层的工序具有：
在所述基板的上方形成具备第一上表面的电子渡越层的工序；
在所述电子渡越层的上方形成电子供给层的工序；
在所述电子供给层和所述电子渡越层形成第一开口和第二开口的工序；
在所述第一开口的底面之上形成含有第一导电类型的杂质并具备第二上表面的第一源极区域，在所述第二开口的底面之上形成含有所述第一导电类型的杂质并具备第三上表面的第一漏极区域的工序；以及
在所述第一源极区域的所述第二上表面之上形成含有所述第一导电类型的杂质的第二源极区域，在所述第一漏极区域的所述第三上表面之上形成含有所述第一导电类型的杂质的第二漏极区域的工序，
所述第一开口的底面和所述第二开口的底面设于比所述第一上表面向所述基板侧更深的位置，
所述源电极设于所述第二源极区域之上，
所述漏电极设于所述第二漏极区域之上，
所述第二源极区域中的所述第一导电类型的杂质的浓度比所述第一源极区域中的所述第一导电类型的杂质的浓度低，
所述第二漏极区域中的所述第一导电类型的杂质的浓度比所述第一漏极区域中的所述第一导电类型的杂质的浓度低。
11.根据权利要求10所述的半导体装置的制造方法，其中，
形成所述第一源极区域和所述第一漏极区域的工序以及形成所述第二源极区域和所述第二漏极区域的工序具有以下工序：
一边掺杂所述第一导电类型的杂质，一边依次在所述第一开口的底面之上和所述第二开口的底面之上形成第一半导体层、在所述第一半导体层之上形成第二半导体层从而形成为层叠体，
在形成所述层叠体的工序中，在所述第二半导体层的形成完成之前，将所述基板的温度持续保持为掺杂于所述第一半导体层和所述第二半导体层的所述第一导电类型的杂质固溶于所述第一半导体层和所述第二半导体层的状态被维持的温度以上。
CN202210619120.4A 2021-06-07 2022-06-01 半导体装置以及半导体装置的制造方法 Pending CN115513277A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2021095288A JP2022187314A (ja) 2021-06-07 2021-06-07 半導体装置及び半導体装置の製造方法
JP2021-095288 2021-06-07

Publications (1)

Publication Number Publication Date
CN115513277A true CN115513277A (zh) 2022-12-23

Family

ID=84285357

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210619120.4A Pending CN115513277A (zh) 2021-06-07 2022-06-01 半导体装置以及半导体装置的制造方法

Country Status (3)

Country Link
US (1) US20220393025A1 (zh)
JP (1) JP2022187314A (zh)
CN (1) CN115513277A (zh)

Also Published As

Publication number Publication date
US20220393025A1 (en) 2022-12-08
JP2022187314A (ja) 2022-12-19

Similar Documents

Publication Publication Date Title
US11699748B2 (en) Normally-off HEMT transistor with selective generation of 2DEG channel, and manufacturing method thereof
JP6251071B2 (ja) 半導体装置
US9129888B2 (en) Nitride-based semiconductor device and manufacturing method thereof
TWI525827B (zh) 半導體結構及其形成方法、化合物半導體結構
JP5749580B2 (ja) 半導体装置及び半導体装置の製造方法
JP6527423B2 (ja) 半導体装置およびその製造方法
CN103177960B (zh) 对硅衬底上的iii族氮化物的衬底击穿电压的改进
JP5495257B2 (ja) Ｉｉｉ族窒化物系電界効果トランジスタおよびその製造方法
JP5599089B2 (ja) 半導体装置、半導体装置の製造方法、半導体基板、および半導体基板の製造方法
JP2015115582A (ja) 半導体装置
WO2010118087A1 (en) Enhancement mode gan hemt device and method for fabricating the same
US9934978B2 (en) Method of fabricating an electrical contact for use on a semiconductor device
US20180069090A1 (en) Hemt transistor
JP2009032796A (ja) 窒化物半導体素子および窒化物半導体素子の製造方法
US10566183B2 (en) Method of manufacturing semiconductor device and the semiconductor device
TW201901750A (zh) 半導體裝置之製造方法及半導體裝置
JP2016100450A (ja) ヘテロ接合電界効果型トランジスタおよびその製造方法
JP2009152353A (ja) ヘテロ接合電界効果型トランジスタおよびその製造方法
US20230163205A1 (en) Semiconductor device and method for manufacturing the same
US11876120B2 (en) Semiconductor device and method of manufacturing semiconductor device
JP7512620B2 (ja) 窒化物半導体装置
JP2018093239A (ja) 半導体装置
CN115513277A (zh) 半导体装置以及半导体装置的制造方法
JP2012209297A (ja) 半導体装置およびその製造方法
JP5339718B2 (ja) ヘテロ接合電界効果型トランジスタおよびその製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication