TW201709514A - 增強型高電子遷移率電晶體結構 - Google Patents

增強型高電子遷移率電晶體結構 Download PDF

Info

Publication number
TW201709514A
TW201709514A TW104128017A TW104128017A TW201709514A TW 201709514 A TW201709514 A TW 201709514A TW 104128017 A TW104128017 A TW 104128017A TW 104128017 A TW104128017 A TW 104128017A TW 201709514 A TW201709514 A TW 201709514A
Authority
TW
Taiwan
Prior art keywords
iii
semiconductor
doped region
doped
gallium nitride
Prior art date
Application number
TW104128017A
Other languages
English (en)
Other versions
TWI563654B (en
Inventor
黃彥綸
孫健仁
李依晴
徐文慶
Original Assignee
環球晶圓股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 環球晶圓股份有限公司 filed Critical 環球晶圓股份有限公司
Priority to TW104128017A priority Critical patent/TWI563654B/zh
Priority to CN201610235990.6A priority patent/CN106486544B/zh
Application granted granted Critical
Publication of TWI563654B publication Critical patent/TWI563654B/zh
Publication of TW201709514A publication Critical patent/TW201709514A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
    • H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7789—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface the two-dimensional charge carrier gas being at least partially not parallel to a main surface of the semiconductor body

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

一種增強型高電子遷移率電晶體結構，包含通道層、阻障層、接面層、閘極、源極、及汲極。通道層係第一III-V族半導體，位於基板上。阻障層係第二III-V族半導體，設置於通道層之上。阻障層包含第一摻雜區、調整摻雜區、及第二摻雜區，第一摻雜區及第二摻雜區為n型第二III-V族半導體、調整摻雜區包含p型第二III-V族半導體，第一摻雜區及第二摻雜區位於調整摻雜區兩側，接面層位於調整摻雜區之上，係一P型第三III-V族半導體，且摻雜量高於調整摻雜區，又調整摻雜區鄰近接面層的區域之摻雜濃度高於接近通道層的區域之摻雜濃度。

Description

增強型高電子遷移率電晶體結構
本發明涉及一種半導體結構，尤其是一種增強型高電子遷移率電晶體結構。
高電子遷移率電晶體(High-Electron-Mobility Transistor，HEMT)是對金屬氧化物半導體場效電晶體MOSFET的改良。主要的特點係使用兩種具有不同能隙的半導體材料接合，常見的是將兩種III-V族半導體以磊晶方式接合，例如砷化鎵(GaAs)、氮化鎵(GaN)、砷化鋁鎵(Alx Ga1-x As)、氮化鋁鎵(Alx Ga1-x N)、氮化銦鎵等(InxGa 1xN )，在介面間形成為載子通道。
載子的移動受到量子井的限制而受限在二維，因此又被稱做二維電子氣(Two-Dimension Electron Gas，2DEG)。由於減少了一個維度的散射，而使電子的遷移率大幅的提升，從而能在高頻率下操作，適合用於手機晶片、通訊晶片。
然而，這樣的HEMT結構，2DEG是常通的狀態，因而需要在閘極的結構進行改良，而達到開關的效果，這樣稱為增強型 (Enhancement-Mode，E-mode)HEMT。如美國專利US 2010/0258842所示，將p型半導體設置於閘極金屬及通道層之間。如此，藉由閘極堆疊下方產生的空乏區阻斷2DEG，在施加偏壓(Bias Voltage)才使得2DEG導通，以達到主動控制及開關的功效。
目前E-mode HEMT，在這樣的閘極堆疊結構所存在的問題在於，閘極漏電流相當大，這可能導致操作時溫度上升極快，而影響了安全操作，更限制了電晶體的效能。此外，由於p型半導體的與通道層相連接，不同成分半導體在晶體結構不同，從而導致介面性質不佳，差排(disclocation)、缺陷甚多、粗糙度大。這會使得在長期使用後，容易從缺陷或差排處，產生介面破損，從而限制了E-mode HEMT的電性質及使用壽命。因此，業界亟需一種改良介面及閘極漏電流的E-Mode HEMT結構。
本發明的主要目的在於提供一種增強型(Enhancement-Mode，E-mode)高電子遷移率電晶體(High-Electron-Mobility Transistor，HEMT)結構。增強型高電子遷移率電晶體結構，包含一通道層、一阻障層、一接面層、一閘極、一源極、以及一汲極。通道層為一第一III-V 族半導體所製成，且位於一基板之上。阻障層設置於通道層之上。阻障層為一第一III-V 族半導體所製成，包含一第一摻雜區、一調整摻雜區、以及一第二摻雜區，第一摻雜區及第二摻雜區為n型第二III-V 族半導體、調整摻雜區包含一p 型第二III-V 族半導體，且第一摻雜區及第二摻雜區位於調整摻雜區兩側，其中第二III-V 族半導體不同於第一III-V 族半導體。
接面層位於調整摻雜區上，為一p型第三III-V族半導體，接面層的摻雜量高於調整摻雜區。閘極位於接面層之上、源極設置於通道層上的一側，並鄰接第一摻雜區。汲極位於設置於通道層上的一側，並鄰接第二摻雜區漸層，又調整摻雜區鄰近接面層的區域之摻雜濃度高於鄰近通道層的區域之摻雜濃度。
在一實施例中，調整摻雜區包含一基底部以及複數個間隔部，其中基底部為一本質(intrinsic)第二III-V族半導體，而該等間隔部設置於基底部上，且該等間隔部中的摻雜濃度由基底部朝接面層增加，為一階層式的摻雜(graded doping)，又第一摻雜區及第二摻雜區係位於基底部上，且位於該等間隔部的兩側。
在一實施例中，p型第三III-V族半導體係p型氮化鎵(GaN)或p型氮化鋁鎵(Alz Ga1-z N，0＜z＜0.5)。第二III-V族半導體係氮化鋁鎵 (Alx Ga1-x N，0＜x＜0.5)、第一III-V族半導體係氮化鎵(GaN)，第一摻雜區及第二摻雜區係摻雜矽(Si)、間隔部係摻雜鎂(Mg)。此時，該等間隔部中的鋁(Al) 比例(x)可以為相等。或者，當p型第三III-V族半導體係p型氮化鎵(GaN)時，基底部及該等間隔部之鋁比例(x)朝向接面層逐漸遞減。又或者，當p型第三III-V族半導體係p型氮化鋁鎵(Alz Ga1-z N，0＜z＜0.5)，在z＜x時，基底部及該等間隔部之鋁比例(x)朝向接面層逐漸遞減，而在z＞x時，基底部及該等間隔部之鋁比例(x)朝向接面層逐漸遞增。
在一實施例中，調整摻雜區除了包含一基底部以及複數個間隔部之外，還包含複數個介面調整部，介面調整部設置該等間隔部之間，且各介面調整部為一本質第二III-V族半導體，從而使得調整摻雜區呈脈衝摻雜 (delta doping)或不連續摻雜。第二III-V族半導體係氮化鋁鎵(Alx Ga1-x N，0＜x＜0.5)時，該等間隔部及該等介面調整部中的鋁(Al)比例(x)可以為相等。或者，當p型第三III-V族半導體係p型氮化鎵(GaN)時，基底部、該等間隔部及該等介面調整部之鋁比例(x)朝向接面層逐漸遞減。又或者，當p型第三III-V族半導體係p型氮化鋁鎵(Alz Ga1-z N，0＜z＜0.5)，在z＜x時，基底部、該等間隔部、及該等介面調整部之鋁比例(x)朝向接面層逐漸遞減，而在z＞x時，基底部、該等間隔部及該等介面調整部之鋁比例(x)朝向接面層逐漸遞增。
在一實施例中，基板為矽基板、藍寶石基板、或碳化矽(SiC)基板。
在一實施例中，在基板及通道層之間更包含一緩衝層，緩衝層係氮化鎵(GaN)或氮化鋁(AlN)。
在一實施例中，接面層的摻雜濃度為1x1018 至1x1020 cm-3 。而相對應之調整摻雜區中第二III-V族半導體的摻雜濃度為1x1016 至1x1020 cm-3 、第一摻雜區及第二摻雜區的摻雜濃度為1x1016 至1x1020 cm-3 。
在一實施例中，在第一摻雜區及第二摻雜區之上更設置有一介電層，介電層係氮化矽(Si3 N4 )或二氧化矽(SiO2 )。
本發明增強型高電子遷移率電晶體結構主要的技術特徵在於藉由改變阻障層的材料摻雜，擴大空乏效果以增加開啟電壓、減少閘極漏電流。此外，更藉由調整摻雜區的漸層摻雜，改善阻障層與接面層之間的介面均質性。藉此提升介面的品質，進而提升元件的電性質以及使用。
以下在實施方式中詳細敘述本發明知詳細特徵以及優點，其內容組已使任何熟習相關技藝者瞭解本發明之技術內容並以據以實施，且根據本說明書所接露之內容、申請專利範圍即圖式，任何熟習相關技藝者可輕易地理解本發明相關之目的及優點。
參閱第1圖，本發明增強型高電子遷移率電晶體結構的剖面示意圖。如第1圖所示，增強型高電子遷移率電晶體結構1包含基板10、通道層20、阻障層30、接面層40、閘極51、源極53、以及汲極55。基板10為矽基板、藍寶石基板、或碳化矽(SiC)基板。通道層20位於基板10之上，為一第一III-V族半導體所製成，例如，本質(intrinsic)氮化鎵(i-GaN)。阻障層30設置於通道層20之上，為第二III-V族半導體所製成，且第二III-V族半導體不同於該第一III-V族半導體。由於材料能階的差異及量子井的限制，在阻障層30與通道層20之間形成一二維電子氣25(Two-Dimension Electron Gas，2DEG)。二維電子氣25在閘極51未施加偏壓時，受到阻障層30的空乏區而阻斷，當在閘極51施加偏壓時，二維電子氣25導通。
阻障層30包含一第一摻雜區31、一第二摻雜區33、及一調整摻雜區35。第一摻雜區31及第二摻雜區33為n型第二III-V族半導體、調整摻雜區35包含一p型第二III-V族半導體，第一摻雜區31及第二摻雜區33位於調整摻雜區35兩側。第二III-V族半導體可以為氮化鋁鎵(Alx Ga1-x N)。第一摻雜區31及第二摻雜區33係摻雜矽(Si)，摻雜的濃度為1x1016 至1x1020 cm-3 。較佳地，摻雜濃度為1x1017 至1x1020 cm-3 。
調整摻雜區35的底部兩側連接第一摻雜區31及第二摻雜區33，且調整摻雜區35底部區域的摻雜濃度低於頂部的摻雜濃度，其中調整摻雜區35與第一摻雜區31、第二摻雜區33為同為第二III-V族半導體，但摻雜的成份不同。調整摻雜區35中p型第二三II-V族半導體係摻雜鎂(Mg)或鐵(Fe)，摻雜的濃度為1x1016 至1x1020 cm-3 。較佳地，摻雜濃度為1x1017 至1x1020 cm-3 。進一步地，第一摻雜區31及第二摻雜區33亦摻雜鎂(Mg)或鐵(Fe)，但摻雜矽(Si)的濃度高於摻雜鎂(Mg)或鐵(Fe)的濃度。
接面層40設置於調整摻雜區35之上，為一p型第三III-V族半導體，一般來說，第三III-V族半導體可以為氮化鎵(GaN)、砷化鎵(GaAs)、氮化鋁鎵(Alx Ga1-x N)或砷化鋁鎵(Alx Ga1-x As)，通常摻雜鎂或鐵，且接面層40的摻雜量高於調整摻雜區35。接面層40的摻雜濃度為1x1018 至1x1020 cm-3 。較佳地，摻雜濃度為1x1019 至1x1020 cm-3 。
閘極51位於接面層40之上，閘極51與接面層40形成一閘極堆疊。源極53設置於通道層20上的一側，並鄰接第一摻雜區31。源極53設置於通道層20上的另一側，並鄰接第二摻雜區33。閘極51、源極53、以及汲極55通常為歐姆接觸金屬，例如鈦、鎳、鈷、金等或其組合。
此外，為了改善基板10與通道層20之間的介面，基板10與通道層20之間還設置有緩衝層60，緩衝層60可以為氮化鋁(AlN)、或氮化鎵 (GaN)。
更進一步地，第一摻雜區31及第二摻雜區33之上更設置有一介電層70，介電層70係氮化矽(Si3 N4 )或二氧化矽(SiO2 )。
參閱第2A圖及第3A圖，分別為調整摻雜區第一實施例的剖面示意圖以及調整摻雜區第一實施例的摻雜濃度示意圖。第2A圖及第3A圖是呈現第一實施例調整摻雜區35的摻雜結構，以及其相對應的摻雜濃度。如第2A圖所示，調整摻雜區35包含一基底部350以及複數個間隔部361~365。第一摻雜區31及第二摻雜區33係位於基底部350上，且位於該等間隔部361~365的兩側。在此，以第一間隔部361、第二間隔部362、第三間隔部363、第四間隔部364以及第五間隔部365為例，實際上的間隔部的數量可以依實際需求而調整。基底部350為一本質(intrinsic)第二III-V族半導體，而第一間隔部361至第五間隔部365為p型第二III-V族半導體，且依序地堆疊於基底部350上。如第3A圖所示，且區間(1)、區間(2)至區間(6)，分別對應於基底部350、第一間隔部361至第五間隔部365的摻雜濃度。如第2A圖及第3A圖所示，第一間隔部361至第五間隔部365，為一漸層式摻雜(grade doping)的方式，由基底部350朝接面層40的方向逐漸增加。
進一步地，以接面層40為p型氮化鎵(GaN)或p型氮化鋁鎵(Alz Ga1-z N，0＜x＜0.5)、通道層20為氮化鎵(i-GaN)，且阻障層30的第二III-V族半導體為氮化鋁鎵(Alx Ga1-x N，0＜x＜0.5)為例。阻障層30中的第一摻雜區31及第二摻雜區33摻雜矽(Si)、該等間隔部361~365係摻雜鎂(Mg)。此時，且基底部350與間隔部361~365中的鋁(Al)比例(x)可以相等，換句話說，以第2A圖為例，基底部350、第一間隔部361、第二間隔部362、第三間隔部363、第四間隔部364以及第五間隔部365的成分分別為Alx1 Ga1-x1 N、Alx2 Ga1-x2 N、Alx3 Ga1-x3 N、Alx4 Ga1-x4 N、Alx5 Ga1-x5 N及Alx6 Ga1-x6 N，且x1=x2=x3=x4=x5=x6。
此外，基底部350、第一間隔部361、第二間隔部362、第三間隔部363、第四間隔部364以及第五間隔部365的鋁成份(x)亦可以為不相等。例如，接面層40的p型第三III-V族半導體為p型氮化鎵(GaN)時，鋁含量可以為x1＞x2＞x3＞x4＞x5＞x6。又接面層40的p型第三III-V族半導體為p型氮化鋁鎵(Alz Ga1-z N，0＜x＜0.5)，當z＜x時，x1＞x2＞x3＞x4＞x5＞x6，而在z＞x時，x1＜x2＜x3＜x4＜x5＜x6。
參閱第2B圖及第3B圖，分別為調整摻雜區第二實施例的剖面示意圖以及調整摻雜區第二實施例的摻雜濃度示意圖。第2B圖及第3B圖是呈現第二實施例調整摻雜區35的摻雜結構，以及其相對應的摻雜濃度。調整摻雜區35包含一基底部350以及複數個間隔部361、362、363，且間隔部361、362、363之間設置有介面調整部371、372。如第2B圖所示，在此以第一間隔部361、第二間隔部362、第三間隔部363、第一介面調整部371、以及第二介面調整部372、為例，實際上的間隔部及介面調整部的數量可以依實際需求而調整。第一間隔部361、第一介面調整部371、第二間隔部362、第二介面調整部372、以及第三間隔部363依序地堆疊於基底部350上。第一摻雜區31及第二摻雜區33係位於基底部350上，且位於間隔部361、362、363以及介面調整部371、372的兩側。
在此，基底部350、第一介面調整部371以及第二介面調整部372為本質第二III-V族半導體。如第3B圖所示，區間(1)、區間(2)、區間(3) 區間(4)、區間(5)及區間(6)，分別對應於基底部350、第一間隔部361、第一介面調整部371、第二間隔部362、第二介面調整部372、以及第三間隔部363。如第3B圖所示，第三間隔部363的摻雜濃度高於第一間隔部361，又由於介面調整部371、372的設置，摻雜的方式為一脈衝摻雜(Delta doping)。
藉由第一實施例及第二實施例的摻雜方式，使得通道層及接面層之間的摻雜量為逐步改變，這能使晶格排列較為接近，而能減少差排(disclocation)及缺陷，並降低介面粗糙度，更能有效提高元件的電性及壽命。
此外，調整摻雜區35間的各分層之鋁成分如同前述，可以相同或不相同。以接面層40為p型氮化鎵(GaN)或p型氮化鋁鎵(Alz Ga1-z N，0＜x＜0.5)、通道層20為氮化鎵(i-GaN)，以及阻障層30的第二III-V族半導體為氮化鋁鎵(Alx Ga1-x N，0＜x＜0.5)為例。在阻障層30中的第一摻雜區31及第二摻雜區33摻雜矽(Si)，間隔部361、362、363係摻雜鎂(Mg)、而基底部350、介面調整部371、372為無摻雜。間隔部361、362、363及介面調整部371中的鋁(Al)比例(x)可以相等，也就是，以第2B圖為例，基底部350、第一間隔部361、第一介面調整部371、第二間隔部362、第二介面調整部372以及第三間隔部363的成分分別為Alx1 Ga1-x1 N、Alx2 Ga1-x2 N、Alx3 Ga1-x3 N、Alx4 Ga1-x4 N、Alx5 Ga1-x5 N及Alx6 Ga1-x6 N，且x1=x2=x3=x4=x5=x6。
此外，鋁成份(x)亦可以為不相等。例如，接面層40為p型氮化鎵(GaN)時，x1＞x2＞x3＞x4＞x5＞x6。又例如，接面層40為p型氮化鋁鎵(Alz Ga1-z N，0＜x＜0.5)，當z＜x時，x1＞x2＞x3＞x4＞x5＞x6，而在z＞x時，x1＜x2＜x3＜x4＜x5＜x6。
在此，本發明增強型高電子遷移率電晶體結構係改變阻障層的材料摻雜，從而減少介面上的缺陷及差排，進而改善了阻障層與接面層之間介面的均質性。此外，此摻雜方式使得閘極下方的空乏區增加，從而增加開啟電壓、減少閘極漏電流，從而提升元件的電性質以及使用壽命。
雖然本發明的技術內容已經以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神所作些許之更動與潤飾，皆應涵蓋於本發明的範疇內，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
1‧‧‧增強型高電子遷移率電晶體結構
10‧‧‧基板
20‧‧‧通道層
25‧‧‧二維電子氣
30‧‧‧阻障層
31‧‧‧第一摻雜區
33‧‧‧第二摻雜區
35‧‧‧調整摻雜區
350‧‧‧基底部
361‧‧‧第一間隔部
362‧‧‧第二間隔部
363‧‧‧第三間隔部
364‧‧‧第四間隔部
365‧‧‧第五間隔部
371‧‧‧第一介面調整部
372‧‧‧第二介面調整部
40‧‧‧接面層
51‧‧‧閘極
53‧‧‧源極
55‧‧‧汲極
60‧‧‧緩衝層
70‧‧‧介電層
第1圖為本發明增強型高電子遷移率電晶體結構的剖面示意圖。 第2A圖為調整摻雜區第一實施例的剖面示意圖。 第2B圖為調整摻雜區第二實施例的剖面示意圖。 第3A圖為調整摻雜區第一實施例的摻雜濃度示意圖。 第3B圖為調整摻雜區第二實施例的摻雜濃度示意圖。
1‧‧‧增強型高電子遷移率電晶體結構
10‧‧‧基板
20‧‧‧通道層
25‧‧‧二維電子氣
30‧‧‧阻障層
31‧‧‧第一摻雜區
33‧‧‧第二摻雜區
35‧‧‧調整摻雜區
40‧‧‧接面層
51‧‧‧閘極
53‧‧‧源極
55‧‧‧汲極
60‧‧‧緩衝層
70‧‧‧介電層

Claims (16)

  1. 一種增強型高電子遷移率電晶體結構，包含： 一通道層，為一第一III-V族半導體所製成，位於一基板之上； 一阻障層，為一第二III-V族半導體所製成，設置於該通道層之上，該阻障層包含一第一摻雜區、一調整摻雜區、以及一第二摻雜區，該第一摻雜區及該第二摻雜區為n型第二III-V族半導體、該調整摻雜區包含一p型第二III-V族半導體，該第一摻雜區及該第二摻雜區位於該調整摻雜區兩側，其中該第二III-V族半導體不同於該第一III-V族半導體； 一接面層，位於該調整摻雜區之上，為一p型第三III-V族半導體，該接面層的摻雜量高於該調整摻雜區； 一閘極，位於該接面層之上； 一源極，設置於該通道層上的一側，並鄰接該第一摻雜區；以及 一汲極，位於該設置於該通道層上的一側，並鄰接該第二摻雜區； 其中該調整摻雜區鄰近該接面層的區域之摻雜濃度高於鄰近該通道層的區域之摻雜濃度。
  2. 如請求項1所述之增強型高電子遷移率電晶體結構，其中該調整摻雜區包含一基底部以及複數個間隔部，其中該基底部為一本質(intrinsic)第二III-V族半導體，而該等間隔部設置於該基底部上，且該等間隔部中的摻雜濃度由該基底部朝該接面層增加 (grade doping)，又該第一摻雜區及該第二摻雜區係位於該基底部上，且位於該等間隔部的兩側。
  3. 如請求項2所述之增強型高電子遷移率電晶體結構，其中該p型第三III-V族半導體係p型氮化鎵(GaN)。
  4. 如請求項2所述之增強型高電子遷移率電晶體結構，其中該p型第三III-V族半導體係p型氮化鋁鎵(Alz Ga1-z N，0＜z＜0.5) 。
  5. 如請求項3或4之任一項所述之增強型高電子遷移率電晶體結構，其中該第二III-V族半導體係氮化鋁鎵 (Alx Ga1-x N，0＜x＜0.5)、該第一III-V族半導體係氮化鎵(GaN)，該第一摻雜區及該第二摻雜區係摻雜矽(Si)、該等間隔部係摻雜鎂(Mg)，且 該基底部與該等間隔部中的鋁(Al)比例(x)相等。
  6. 如請求項3所述之增強型高電子遷移率電晶體結構，其中該第二III-V族半導體係氮化鋁鎵 (Alx Ga1-x N，0＜x＜0.5)，該第一III-V族半導體係氮化鎵(GaN)、該第一摻雜區及該第二摻雜區係摻雜矽(Si)、該等間隔部係摻雜鎂(Mg)，且該基底部及該等間隔部之鋁比例(x)朝向該接面層逐漸遞減。
  7. 如請求項4所述之增強型高電子遷移率電晶體結構，其中該第二III-V族半導體係氮化鋁鎵 (Alx Ga1-x N，0＜x＜0.5)，該第一III-V族半導體係氮化鎵(GaN)、該第一摻雜區及該第二摻雜區係摻雜矽(Si)、該等間隔部係摻雜鎂(Mg)，在z＜x時，該基底部及該等間隔部之鋁比例(x)朝向該接面層逐漸遞減，而在z＞x時，該基底部及該等間隔部之鋁比例(x)朝向該接面層逐漸遞增。
  8. 如請求項2所述之增強型高電子遷移率電晶體結構，其中該等間隔部之間更包含一介面調整部，各該介面調整部為一本質(intrinsic)第二III-V族半導體，使得該調整摻雜區呈脈衝摻雜 (delta doping)。
  9. 如請求項8所述之增強型高電子遷移率電晶體結構，其中該p型第三III-V族半導體係p型氮化鎵(GaN)。
  10. 如請求項8所述之增強型高電子遷移率電晶體結構，其中該p型第三III-V族半導體係p型氮化鋁鎵(Alz Ga1-z N，0＜z＜0.5)。
  11. 如請求項9或10其中任一項所述之增強型高電子遷移率電晶體結構，其中該第二III-V族半導體係氮化鋁鎵 (Alx Ga1-x N，0＜x＜0.5)、該第一III-V族半導體係氮化鎵(GaN)，該第一摻雜區及該第二摻雜區係摻雜矽(Si)、該等間隔部係摻雜鎂(Mg)，且 該等間隔部及該等介面調整部中的鋁(Al)比例(x)相等。
  12. 如請求項9所述之增強型高電子遷移率電晶體結構，其中該第二III-V族半導體係氮化鋁鎵 (Alx Ga1-x N，0＜x＜0.5)、該第一III-V族半導體係氮化鎵(GaN)，該第一摻雜區及該第二摻雜區係摻雜矽(Si)、該等間隔部係摻雜鎂(Mg)，且該基底部、該等間隔部、以及該等介面調整部之鋁比例(x)朝向該接面層逐漸遞減。
  13. 如請求項10所述之增強型高電子遷移率電晶體結構，其中該第二III-V族半導體係氮化鋁鎵 (Alx Ga1-x N，0＜x＜0.5)、該第一III-V族半導體係氮化鎵(GaN)，該第一摻雜區及該第二摻雜區係摻雜矽(Si)、該等間隔部係摻雜鎂(Mg)，在z＜x時，該基底部、該等間隔部以及該等介面調整部之鋁比例(x)朝向該接面層逐漸遞減，而在z＞x時，該基底部、該等間隔部、以及該等介面調整部之鋁比例(x)朝向該接面層逐漸遞增。
  14. 如請求項1所述之增強型高電子遷移率電晶體結構，其中該接面層的摻雜濃度為1x1018 至1x1020 cm-3 。
  15. 如請求項14所述之增強型高電子遷移率電晶體結構，其中該調整摻雜區中p型第二III-V族半導體的摻雜濃度為1x1016 至1x1020 cm-3 。
  16. 如請求項15所述之增強型高電子遷移率電晶體結構，其中該第一摻雜區及該第二摻雜區的摻雜濃度為1x1016 至1x1020 cm-3 。
TW104128017A 2015-08-26 2015-08-26 Enhancement-Mode High-Electron-Mobility Transistor Structure TWI563654B (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW104128017A TWI563654B (en) 2015-08-26 2015-08-26 Enhancement-Mode High-Electron-Mobility Transistor Structure
CN201610235990.6A CN106486544B (zh) 2015-08-26 2016-04-15 增强型高电子迁移率晶体管结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW104128017A TWI563654B (en) 2015-08-26 2015-08-26 Enhancement-Mode High-Electron-Mobility Transistor Structure

Publications (2)

Publication Number Publication Date
TWI563654B TWI563654B (en) 2016-12-21
TW201709514A true TW201709514A (zh) 2017-03-01

Family

ID=58227503

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104128017A TWI563654B (en) 2015-08-26 2015-08-26 Enhancement-Mode High-Electron-Mobility Transistor Structure

Country Status (2)

Country Link
CN (1) CN106486544B (zh)
TW (1) TWI563654B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI764475B (zh) * 2020-12-28 2022-05-11 國家中山科學研究院 Ｐ型摻雜層電極偏移之增強型氮化鎵元件

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10535738B2 (en) * 2017-10-31 2020-01-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and manufacturing method of the same
CN110943126B (zh) * 2018-09-21 2023-05-26 台湾积体电路制造股份有限公司 半导体结构及其制造方法
TWI749369B (zh) * 2019-09-12 2021-12-11 黃知澍 N-face III族/氮化物磊晶結構及其主動元件與其閘極保護元件
CN110600548A (zh) * 2019-09-20 2019-12-20 中国电子科技集团公司第十三研究所 增强型异质结场效应晶体管
CN112420843B (zh) * 2020-11-19 2023-11-03 长江存储科技有限责任公司 半导体器件及其制备方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009038175A (ja) * 2007-08-01 2009-02-19 Panasonic Corp 窒化物半導体トランジスタとその製造方法
US8008689B2 (en) * 2007-08-23 2011-08-30 Ngk Insulators, Ltd. MIS gate structure type HEMT device and method of fabricating MIS gate structure type HEMT device
JP5678485B2 (ja) * 2009-08-03 2015-03-04 ソニー株式会社 半導体装置
US8963162B2 (en) * 2011-12-28 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. High electron mobility transistor
US9165766B2 (en) * 2012-02-03 2015-10-20 Transphorm Inc. Buffer layer structures suited for III-nitride devices with foreign substrates
JP2013207102A (ja) * 2012-03-28 2013-10-07 Fujitsu Ltd 化合物半導体装置及びその製造方法
US9252237B2 (en) * 2012-05-09 2016-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. Transistors, semiconductor devices, and methods of manufacture thereof
US8975664B2 (en) * 2012-06-27 2015-03-10 Triquint Semiconductor, Inc. Group III-nitride transistor using a regrown structure
US9425301B2 (en) * 2014-04-30 2016-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Sidewall passivation for HEMT devices

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI764475B (zh) * 2020-12-28 2022-05-11 國家中山科學研究院 Ｐ型摻雜層電極偏移之增強型氮化鎵元件

Also Published As

Publication number Publication date
CN106486544A (zh) 2017-03-08
CN106486544B (zh) 2019-03-22
TWI563654B (en) 2016-12-21

Similar Documents

Publication Publication Date Title
US8907349B2 (en) Semiconductor device and method of manufacturing the same
US20210320199A1 (en) Enhancement-mode semiconductor device and preparation method therefor
JP5065616B2 (ja) 窒化物半導体素子
KR102174546B1 (ko) 반도체 디바이스 및 반도체 디바이스를 설계하는 방법
KR101636136B1 (ko) 반도체 장치
JP6371986B2 (ja) 窒化物半導体構造物
CN108122968B (zh) 增强型高电子迁移率晶体管元件
TW201709514A (zh) 增強型高電子遷移率電晶體結構
JP6189235B2 (ja) 半導体装置
US20130161698A1 (en) E-mode hfet device
US20130181224A1 (en) Semiconductor structure
WO2009110254A1 (ja) 電界効果トランジスタ及びその製造方法
KR20120016046A (ko) 역확산 억제 구조
JP2007180143A (ja) 窒化物半導体素子
US9087890B2 (en) Semiconductor device
US11355626B2 (en) High electron mobility transistor
US20160211357A1 (en) Semiconductor device
KR20190112526A (ko) 이종접합 전계효과 트랜지스터 및 그 제조 방법
CN111477536A (zh) 一种半导体外延结构及半导体器件
US20180240877A1 (en) Transistor
JP2005302916A (ja) 半導体装置
US11588046B2 (en) High electron mobility transistor
KR20190112523A (ko) 이종접합 전계효과 트랜지스터 및 그 제조 방법
KR20210107064A (ko) 반도체 구조 및 이의 제조 방법
JP2017050434A (ja) 半導体装置