CN106486544A - 增强型高电子迁移率晶体管结构 - Google Patents

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Abstract

一种增强型高电子迁移率晶体管结构，包含通道层、阻障层、接面层、栅极、源极、及漏极。通道层为第一III‑V族半导体，位于基板上。阻障层为第二III‑V族半导体，设置于通道层之上。阻障层包含第一掺杂区、调整掺杂区及第二掺杂区，第一掺杂区及第二掺杂区为n型第二III‑V族半导体、调整掺杂区包含p型第二III‑V族半导体，第一掺杂区及第二掺杂区位于调整掺杂区两侧，接面层位于调整掺杂区之上，为一P型第三III‑V族半导体，且掺杂量高于调整掺杂区，又调整掺杂区邻近接面层的区域的掺杂浓度高于接近通道层的区域的掺杂浓度。

Description

增强型高电子迁移率晶体管结构
技术领域
本发明涉及一种半导体结构，尤其是一种增强型高电子迁移率晶体管结构。
背景技术
高电子迁移率晶体管(High-Electron-Mobility Transistor，HEMT)是对金属氧化物半导体场效晶体管(MOSFET)的改良。主要的特点为使用两种具有不同能隙的半导体材料接合，常见的是将两种III-V族半导体以磊晶方式接合，例如砷化镓(GaAs)、氮化镓(GaN)、砷化铝镓(AlxGa1-xAs)、氮化铝镓(AlxGa1-xN)、氮化铟镓等(InxGa1-xN)，在界面间形成为载子通道。
载子的移动受到量子井的限制而受限在二维，因此又被称作二维电子气(Two-Dimension Electron Gas，2DEG)。由于减少了一个维度的散射，而使电子的迁移率大幅的提升，从而能在高频率下操作，适合用于手机芯片、通讯芯片。
然而，这样的HEMT结构，2DEG是常通的状态，因而需要在栅极的结构进行改良，而达到开关的效果，这样称为增强型(Enhancement-Mode，E-mode)HEMT。如美国专利US 2010/0258842所示，将p型半导体设置于栅极金属及通道层之间。如此，借由栅极堆叠下方产生的空乏区阻断2DEG，在施加偏压(Bias Voltage)才使得2DEG导通，以达到主动控制及开关的功效。
目前E-mode HEMT，在这样的栅极堆叠结构所存在的问题在于，栅极漏电流相当大，这可能导致操作时温度上升极快，而影响了安全操作，更限制了晶体管的效能。此外，由于p型半导体的与通道层相连接，不同成分半导体在晶体结构不同，从而导致界面性质不佳，差排(disclocation)、缺陷甚多、粗糙度大。这会使得在长期使用后，容易从缺陷或差排处，产生界面破损，从而限制了E-mode HEMT的电性质及使用寿命。因此，业界亟需一种改良界面及栅极漏电流的E-Mode HEMT结构。
发明内容
本发明所要解决的技术问题是提供一种增强型(Enhancement-Mode，E-mode)高电子迁移率晶体管(High-Electron-Mobility Transistor，HEMT)结构。
为了实现上述目的，本发明提供了一种增强型高电子迁移率晶体管结构，包含一通道层、一阻障层、一接面层、一栅极、一源极以及一漏极。通道层为一第一III-V族半导体所制成，且位于一基板之上。阻障层设置于通道层之上。阻障层为一第一III-V族半导体所制成，包含一第一掺杂区、一调整掺杂区以及一第二掺杂区，第一掺杂区及第二掺杂区为n型第二III-V族半导体、调整掺杂区包含一p型第二III-V族半导体，且第一掺杂区及第二掺杂区位于调整掺杂区两侧，其中第二III-V族半导体不同于第一III-V族半导体。
接面层位于调整掺杂区上，为一p型第三III-V族半导体，接面层的掺杂量高于调整掺杂区。栅极位于接面层之上、源极设置于通道层上的一侧，并邻接第一掺杂区。漏极位于设置于通道层上的一侧，并邻接第二掺杂区渐层，又调整掺杂区邻近接面层的区域的掺杂浓度高于邻近通道层的区域的掺杂浓度。
在一实施例中，调整掺杂区包含一基底部以及多个间隔部，其中基底部为一本质(intrinsic)第二III-V族半导体，而该多个间隔部设置于基底部上，且该多个间隔部中的掺杂浓度由基底部朝接面层增加，为一阶层式的掺杂(gradeddoping)，又第一掺杂区及第二掺杂区为位于基底部上，且位于该多个间隔部的两侧。
在一实施例中，p型第三III-V族半导体为p型氮化镓(GaN)或p型氮化铝镓(AlzGa1-zN，0<z<0.5)。第二III-V族半导体为氮化铝镓(AlxGa1-xN，0<x<0.5)、第一III-V族半导体为氮化镓(GaN)，第一掺杂区及第二掺杂区为掺杂硅(Si)、间隔部为掺杂镁(Mg)。此时，该多个间隔部中的铝(Al)比例(x)可以为相等。或者，当p型第三III-V族半导体为p型氮化镓(GaN)时，基底部及该多个间隔部的铝比例(x)朝向接面层逐渐递减。又或者，当p型第三III-V族半导体为p型氮化铝镓(AlzGa1-zN，0<z<0.5)，在z<x时，基底部及该多个间隔部的铝比例(x)朝向接面层逐渐递减，而在z>x时，基底部及该多个间隔部的铝比例(x)朝向接面层逐渐递增。
在一实施例中，调整掺杂区除了包含一基底部以及多个间隔部之外，还包含多个界面调整部，界面调整部设置该多个间隔部之间，且各界面调整部为一本质第二III-V族半导体，从而使得调整掺杂区呈脉冲掺杂(delta doping)或不连续掺杂。第二III-V族半导体为氮化铝镓(AlxGa1-xN，0<x<0.5)时，该多个间隔部及该多个界面调整部中的铝(Al)比例(x)可以为相等。或者，当p型第三III-V族半导体为p型氮化镓(GaN)时，基底部、该多个间隔部及该多个界面调整部的铝比例(x)朝向接面层逐渐递减。又或者，当p型第三III-V族半导体为p型氮化铝镓(AlzGa1-zN，0<z<0.5)，在z<x时，基底部、该多个间隔部、及该多个界面调整部的铝比例(x)朝向接面层逐渐递减，而在z>x时，基底部、该多个间隔部及该多个界面调整部的铝比例(x)朝向接面层逐渐递增。
在一实施例中，基板为硅基板、蓝宝石基板、或碳化硅(SiC)基板。
在一实施例中，在基板及通道层之间还包含一缓冲层，缓冲层为氮化镓(GaN)或氮化铝(AlN)。
在一实施例中，接面层的掺杂浓度为1x1018至1x1020cm-3。而相对应的调整掺杂区中第二III-V族半导体的掺杂浓度为1x1016至1x1020cm-3、第一掺杂区及第二掺杂区的掺杂浓度为1x1016至1x1020cm-3。
在一实施例中，在第一掺杂区及第二掺杂区之上还设置有一介电层，介电层为氮化硅(Si3N4)或二氧化硅(SiO2)。
本发明的技术效果在于：
本发明增强型高电子迁移率晶体管结构借由改变阻障层的材料掺杂，扩大空乏效果以增加开启电压、减少栅极漏电流。此外，还借由调整掺杂区的渐层掺杂，改善阻障层与接面层之间的界面均质性。借此提升界面的品质，进而提升元件的电性质以及使用。
以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。
附图说明
图1为本发明增强型高电子迁移率晶体管结构的剖面示意图；
图2A为调整掺杂区第一实施例的剖面示意图；
图2B为调整掺杂区第二实施例的剖面示意图；
图3A为调整掺杂区第一实施例的掺杂浓度示意图；
图3B为调整掺杂区第二实施例的掺杂浓度示意图。
其中，附图标记
1 增强型高电子迁移率晶体管结构
10 基板
20 通道层
25 二维电子气
30 阻障层
31 第一掺杂区
33 第二掺杂区
35 调整掺杂区
350 基底部
361 第一间隔部
362 第二间隔部
363 第三间隔部
364 第四间隔部
365 第五间隔部
371 第一界面调整部
372 第二界面调整部
40 接面层
51 栅极
53 源极
55 漏极
60 缓冲层
70 介电层.
具体实施方式
下面结合附图对本发明的结构原理和工作原理作具体的描述：
参阅图1，本发明增强型高电子迁移率晶体管结构的剖面示意图。如图1所示，增强型高电子迁移率晶体管结构1包含基板10、通道层20、阻障层30、接面层40、栅极51、源极53、以及漏极55。基板10为硅基板、蓝宝石基板或碳化硅(SiC)基板。通道层20位于基板10之上，为一第一III-V族半导体所制成，例如，本质(intrinsic)氮化镓(i-GaN)。阻障层30设置于通道层20之上，为第二III-V族半导体所制成，且第二III-V族半导体不同于该第一III-V族半导体。由于材料能阶的差异及量子井的限制，在阻障层30与通道层20之间形成一二维电子气25(Two-Dimension Electron Gas，2DEG)。二维电子气25在栅极51未施加偏压时，受到阻障层30的空乏区而阻断，当在栅极51施加偏压时，二维电子气25导通。
阻障层30包含一第一掺杂区31、一第二掺杂区33及一调整掺杂区35。第一掺杂区31及第二掺杂区33为n型第二III-V族半导体、调整掺杂区35包含一p型第二III-V族半导体，第一掺杂区31及第二掺杂区33位于调整掺杂区35两侧。第二III-V族半导体可以为氮化铝镓(AlxGa1-xN)。第一掺杂区31及第二掺杂区33为掺杂硅(Si)，掺杂的浓度为1x1016至1x1020cm-3。较佳地，掺杂浓度为1x1017至1x1020cm-3。
调整掺杂区35的底部两侧连接第一掺杂区31及第二掺杂区33，且调整掺杂区35底部区域的掺杂浓度低于顶部的掺杂浓度，其中调整掺杂区35与第一掺杂区31、第二掺杂区33为同为第二III-V族半导体，但掺杂的成份不同。调整掺杂区35中p型第二三III-V族半导体为掺杂镁(Mg)或铁(Fe)，掺杂的浓度为1x1016至1x1020cm-3。较佳地，掺杂浓度为1x1017至1x1020cm-3。进一步地，第一掺杂区31及第二掺杂区33亦掺杂镁(Mg)或铁(Fe)，但掺杂硅(Si)的浓度高于掺杂镁(Mg)或铁(Fe)的浓度。
接面层40设置于调整掺杂区35之上，为一p型第三III-V族半导体，一般来说，第三III-V族半导体可以为氮化镓(GaN)、砷化镓(GaAs)、氮化铝镓(AlxGa1-xN)或砷化铝镓(AlxGa1-xAs)，通常掺杂镁或铁，且接面层40的掺杂量高于调整掺杂区35。接面层40的掺杂浓度为1x1018至1x1020cm-3。较佳地，掺杂浓度为1x1019至1x1020cm-3。
栅极51位于接面层40之上，栅极51与接面层40形成一栅极堆叠。源极53设置于通道层20上的一侧，并邻接第一掺杂区31。源极53设置于通道层20上的另一侧，并邻接第二掺杂区33。栅极51、源极53以及漏极55通常为欧姆接触金属，例如钛、镍、钴、金等或其组合。
此外，为了改善基板10与通道层20之间的界面，基板10与通道层20之间还设置有缓冲层60，缓冲层60可以为氮化铝(AlN)或氮化镓(GaN)。
更进一步地，第一掺杂区31及第二掺杂区33之上还设置有一介电层70，介电层70为氮化硅(Si3N4)或二氧化硅(SiO2)。
参阅图2A及图3A，分别为调整掺杂区第一实施例的剖面示意图以及调整掺杂区第一实施例的掺杂浓度示意图。图2A及图3A是呈现第一实施例调整掺杂区35的掺杂结构，以及其相对应的掺杂浓度。如图2A所示，调整掺杂区35包含一基底部350以及多个间隔部361～365。第一掺杂区31及第二掺杂区33为位于基底部350上，且位于该多个间隔部361～365的两侧。在此，以第一间隔部361、第二间隔部362、第三间隔部363、第四间隔部364以及第五间隔部365为例，实际上的间隔部的数量可以依实际需求而调整。基底部350为一本质(intrinsic)第二III-V族半导体，而第一间隔部361至第五间隔部365为p型第二III-V族半导体，且依序地堆叠于基底部350上。如图3A所示，且区间(1)、区间(2)至区间(6)，分别对应于基底部350、第一间隔部361至第五间隔部365的掺杂浓度。如图2A及图3A所示，第一间隔部361至第五间隔部365，为一渐层式掺杂(grade doping)的方式，由基底部350朝接面层40的方向逐渐增加。
进一步地，以接面层40为p型氮化镓(GaN)或p型氮化铝镓(AlzGa1-zN，0<x<0.5)、通道层20为氮化镓(i-GaN)，且阻障层30的第二III-V族半导体为氮化铝镓(AlxGa1-xN，0<x<0.5)为例。阻障层30中的第一掺杂区31及第二掺杂区33掺杂硅(Si)、该多个间隔部361～365为掺杂镁(Mg)。此时，且基底部350与间隔部361～365中的铝(Al)比例(x)可以相等，换句话说，以图2A为例，基底部350、第一间隔部361、第二间隔部362、第三间隔部363、第四间隔部364以及第五间隔部365的成分分别为Alx1Ga1-x1N、Alx2Ga1-x2N、Alx3Ga1-x3N、Alx4Ga1-x4N、Alx5Ga1-x5N及Alx6Ga1-x6N，且x1＝x2＝x3＝x4＝x5＝x6。
此外，基底部350、第一间隔部361、第二间隔部362、第三间隔部363、第四间隔部364以及第五间隔部365的铝成份(x)亦可以为不相等。例如，接面层40的p型第三III-V族半导体为p型氮化镓(GaN)时，铝含量可以为x1>x2>x3>x4>x5>x6。又接面层40的p型第三III-V族半导体为p型氮化铝镓(AlzGa1-zN，0<x<0.5)，当z<x时，x1>x2>x3>x4>x5>x6，而在z>x时，x1<x2<x3<x4<x5<x6。
参阅图2B及图3B，分别为调整掺杂区第二实施例的剖面示意图以及调整掺杂区第二实施例的掺杂浓度示意图。图2B及图3B是呈现第二实施例调整掺杂区35的掺杂结构，以及其相对应的掺杂浓度。调整掺杂区35包含一基底部350以及多个间隔部361、362、363，且间隔部361、362、363之间设置有界面调整部371、372。如图2B所示，在此以第一间隔部361、第二间隔部362、第三间隔部363、第一界面调整部371以及第二界面调整部372为例，实际上的间隔部及界面调整部的数量可以依实际需求而调整。第一间隔部361、第一界面调整部371、第二间隔部362、第二界面调整部372以及第三间隔部363依序地堆叠于基底部350上。第一掺杂区31及第二掺杂区33位于基底部350上，且位于间隔部361、362、363以及界面调整部371、372的两侧。
在此，基底部350、第一界面调整部371以及第二界面调整部372为本质第二III-V族半导体。如图3B所示，区间(1)、区间(2)、区间(3)、区间(4)、区间(5)及区间(6)，分别对应于基底部350、第一间隔部361、第一界面调整部371、第二间隔部362、第二界面调整部372以及第三间隔部363。如图3B所示，第三间隔部363的掺杂浓度高于第一间隔部361，又由于界面调整部371、372的设置，掺杂的方式为一脉冲掺杂(Delta doping)。
借由第一实施例及第二实施例的掺杂方式，使得通道层及接面层之间的掺杂量为逐步改变，这能使晶格排列较为接近，而能减少差排(disclocation)及缺陷，并降低界面粗糙度，还能有效提高元件的电性及寿命。
此外，调整掺杂区35间的各分层的铝成分如同前述，可以相同或不相同。以接面层40为p型氮化镓(GaN)或p型氮化铝镓(AlzGa1-zN，0<x<0.5)、通道层20为氮化镓(i-GaN)，以及阻障层30的第二III-V族半导体为氮化铝镓(AlxGa1-xN，0<x<0.5)为例。在阻障层30中的第一掺杂区31及第二掺杂区33掺杂硅(Si)，间隔部361、362、363为掺杂镁(Mg)、而基底部350、界面调整部371、372为无掺杂。间隔部361、362、363及界面调整部371中的铝(Al)比例(x)可以相等，也就是，以图2B为例，基底部350、第一间隔部361、第一界面调整部371、第二间隔部362、第二界面调整部372以及第三间隔部363的成分分别为Alx1Ga1-x1N、Alx2Ga1-x2N、Alx3Ga1-x3N、Alx4Ga1-x4N、Alx5Ga1-x5N及Alx6Ga1-x6N，且x1＝x2＝x3＝x4＝x5＝x6。
此外，铝成份(x)亦可以为不相等。例如，接面层40为p型氮化镓(GaN)时，x1>x2>x3>x4>x5>x6。又例如，接面层40为p型氮化铝镓(AlzGa1-zN，0<x<0.5)，当z<x时，x1>x2>x3>x4>x5>x6，而在z>x时，x1<x2<x3<x4<x5<x6。
在此，本发明增强型高电子迁移率晶体管结构为改变阻障层的材料掺杂，从而减少界面上的缺陷及差排，进而改善了阻障层与接面层之间界面的均质性。此外，此掺杂方式使得栅极下方的空乏区增加，从而增加开启电压、减少栅极漏电流，从而提升元件的电性质以及使用寿命。
当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims (16)

1.一种增强型高电子迁移率晶体管结构，其特征在于，包含：
一通道层，为一第一III-V族半导体所制成，位于一基板之上；
一阻障层，为一第二III-V族半导体所制成，设置于该通道层之上，该阻障层包含一第一掺杂区、一调整掺杂区以及一第二掺杂区，该第一掺杂区及该第二掺杂区为n型第二III-V族半导体，该调整掺杂区包含一p型第二III-V族半导体，该第一掺杂区及该第二掺杂区位于该调整掺杂区两侧，其中该第二III-V族半导体不同于该第一III-V族半导体；
一接面层，位于该调整掺杂区之上，为一p型第三III-V族半导体，该接面层的掺杂量高于该调整掺杂区；
一栅极，位于该接面层之上；
一源极，设置于该通道层上的一侧，并邻接该第一掺杂区；以及
一漏极，位于该设置于该通道层上的一侧，并邻接该第二掺杂区；
其中该调整掺杂区邻近该接面层的区域的掺杂浓度高于邻近该通道层的区域的掺杂浓度。
2.如权利要求1所述的增强型高电子迁移率晶体管结构，其特征在于，该调整掺杂区包含一基底部以及多个间隔部，其中该基底部为一本质第二III-V族半导体，而该多个间隔部设置于该基底部上，且该多个间隔部中的掺杂浓度由该基底部朝该接面层增加，又该第一掺杂区及该第二掺杂区为位于该基底部上，且位于该多个间隔部的两侧。
3.如权利要求2所述的增强型高电子迁移率晶体管结构，其特征在于，该p型第三III-V族半导体为p型氮化镓GaN。
4.如权利要求2所述的增强型高电子迁移率晶体管结构，其特征在于，该p型第三III-V族半导体为p型氮化铝镓AlzGa1-zN，0<z<0.5。
5.如权利要求3或4所述的增强型高电子迁移率晶体管结构，其特征在于，该第二III-V族半导体为氮化铝镓AlxGa1-xN，0<x<0.5、该第一III-V族半导体为氮化镓，该第一掺杂区及该第二掺杂区为掺杂硅，该多个间隔部为掺杂镁，且该基底部与该多个间隔部中的铝比例x相等。
6.如权利要求3所述的增强型高电子迁移率晶体管结构，其特征在于，该第二III-V族半导体为氮化铝镓AlxGa1-xN，0<x<0.5，该第一III-V族半导体为氮化镓、该第一掺杂区及该第二掺杂区为掺杂硅、该多个间隔部为掺杂镁，且该基底部及该多个间隔部的铝比例x朝向该接面层逐渐递减。
7.如权利要求4所述的增强型高电子迁移率晶体管结构，其特征在于，该第二III-V族半导体为氮化铝镓AlxGa1-xN，0<x<0.5，该第一III-V族半导体为氮化镓、该第一掺杂区及该第二掺杂区为掺杂硅、该多个间隔部为掺杂镁，在z<x时，该基底部及该多个间隔部的铝比例x朝向该接面层逐渐递减，而在z>x时，该基底部及该多个间隔部的铝比例x朝向该接面层逐渐递增。
8.如权利要求2所述的增强型高电子迁移率晶体管结构，其特征在于，该多个间隔部之间还包含一界面调整部，各该界面调整部为一本质第二III-V族半导体，使得该调整掺杂区呈脉冲掺杂。
9.如权利要求8所述的增强型高电子迁移率晶体管结构，其特征在于，该p型第三III-V族半导体为p型氮化镓。
10.如权利要求8所述的增强型高电子迁移率晶体管结构，其特征在于，该p型第三III-V族半导体为p型氮化铝镓AlzGa1-zN，0<z<0.5。
11.如权利要求9或10所述的增强型高电子迁移率晶体管结构，其特征在于，该第二III-V族半导体为氮化铝镓AlxGa1-xN，0<x<0.5，该第一III-V族半导体为氮化镓，该第一掺杂区及该第二掺杂区为掺杂硅、该多个间隔部为掺杂镁，且该多个间隔部及该多个界面调整部中的铝比例x相等。
12.如权利要求9所述的增强型高电子迁移率晶体管结构，其特征在于，该第二III-V族半导体为氮化铝镓AlxGa1-xN，0<x<0.5，该第一III-V族半导体为氮化镓，该第一掺杂区及该第二掺杂区为掺杂硅、该多个间隔部为掺杂镁，且该基底部、该多个间隔部以及该多个界面调整部的铝比例x朝向该接面层逐渐递减。
13.如权利要求10所述的增强型高电子迁移率晶体管结构，其特征在于，该第二III-V族半导体为氮化铝镓AlxGa1-xN，0<x<0.5，该第一III-V族半导体为氮化镓，该第一掺杂区及该第二掺杂区为掺杂硅、该多个间隔部为掺杂镁，在z<x时，该基底部、该多个间隔部以及该多个界面调整部的铝比例x朝向该接面层逐渐递减，而在z>x时，该基底部、该多个间隔部以及该多个界面调整部的铝比例x朝向该接面层逐渐递增。
14.如权利要求1所述的增强型高电子迁移率晶体管结构，其特征在于，该接面层的掺杂浓度为1x1018至1x1020cm-3。
15.如权利要求14所述的增强型高电子迁移率晶体管结构，其特征在于，该调整掺杂区中p型第二III-V族半导体的掺杂浓度为1x1016至1x1020cm-3。
16.如权利要求15所述的增强型高电子迁移率晶体管结构，其特征在于，该第一掺杂区及该第二掺杂区的掺杂浓度为1x1016至1x1020cm-3。
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