JP2010050467A - 半導体薄膜素子の製造方法 - Google Patents

Abstract

【課題】電子移動度の低下を最小限に抑えつつ、抵抗の温度依存性を低減させ、さらに薄膜製作の再現性や制御性に優れた、ｎ型ドーパントとしてＳｎを含むＩｎＳｂ薄膜を用いた半導体薄膜素子の製造方法を提供する。
【解決手段】基板上に直接的にまたは有機物接着層もしくはバッファ層を介して間接的に積層されたＩｎＳｂを含む化合物半導体薄膜層からなる動作層中もしくは該動作層に隣接したＩＩＩ−Ｖ族化合物半導体層をＭＢＥ法により形成する際に、ドーパントとしてＳｎを、基板温度３８０℃〜４００℃の範囲、ＳｎのＫセル温度５００℃以上かつ１０００℃以下の範囲でドーピングする。
【選択図】図１

Description

本発明は、磁気センサーに用いて好適な半導体薄膜素子の製造方法に関し、さらに詳しくは、分子線エピタキシー法により形成したＩｎＡｓを含む化合物半導体層からなる動作層および／または該動作層に隣接するＩＩＩ−Ｖ族化合物半導体層中にドーパントしてのＳｎをドーピングする方法に関する。

ＩｎＳｂ，ＩｎＡｓなどのＩＩＩ−Ｖ族化合物半導体材料は、電子移動度が大きいために、これらの材料を感磁部に使用することにより、ホール素子や磁気抵抗素子などの磁気センサーに応用されている。また、Ｉｎ_xＧａ_1-xＡｓ，Ａｌ_xＧａ_1-xＡｓ，Ｉｎ_xＧａ_1-xＰなどを動作層とするＨＥＭＴやＨＢＴなどの高速トランジスタにもＩＩＩ−Ｖ族化合物半導体材料が用いられている。

しかしながら、Ｉｎ_xＧａ_1-xＡｓ_yＳｂ_1-y（０≦ｘ≦１，０≦ｙ≦１）で規定される化合物半導体、または、例で示すとＩｎＳｂやＩｎＡｓは、バンドギャップエネルギーが狭い材料であるため、室温付近で電子濃度の温度依存性が大きく、それゆえ、電気抵抗値の温度依存性が大きいという問題があった。

この問題を解決するため、動作層であるＩＩＩ−Ｖ族化合物半導体薄膜層に、分子線エピタキシー法（ＭＢＥ法）を用いて、不純物をドープすることが行われている（特許文献１）。ｎ型不純物をドープすることにより、室温付近における電子濃度の温度依存性を低減することが可能となり、電気抵抗の温度依存性の低減により、広い温度範囲で使用可能な素子を作製することが可能になった。

ｎ型不純物としては、ＩＶ族元素あるいはＶＩ族元素を用いることができる。しかしながら、ドープ不純物としてどの元素でも同様にドープできるというわけではない。例えば、Ｓ，Ｓｅ，ＴｅなどのＶＩ族不純物は、分子線エピタキシー法によりドープする場合は、蒸気圧が高いために、ドーパントのソースであるＫセル温度を低温度で制御する必要がある。しかし、結晶成長に最適な基板ヒーターの温度は一般に高温であり、その輻射でドーパントのソースであるＫセル温度が上昇してドーパントの蒸発が起こり、ドーパントの蒸気圧制御が大変難しいことが問題である。

また、Ｓｉ，Ｇｅ，ＳｎなどのＩＶ族元素は、Ａｌ，Ｇａ，ＩｎなどのＩＩＩ族元素を置換することによりｎ型ドーピングが可能になる。従来、ドーパントとしてはＳｉが用いられることが多かった。その理由は、Ｓｉの蒸気圧は低く、基板からの輻射の影響を受けにくく、Ｋセル温度の制御性が良いためである。しかし、分子線エピタキシー法を用いて膜を作製する場合、ＳｉのＫセルの温度は、１０００〜１３００℃という高温で制御する必要がある。しかしながら、このような高温でしか使用できないというが逆に欠点にもなっている。すなわち、１０００℃以上の高温のＳｉのＫセルから基板への輻射により、Ｓｉセルのシャッターを開け、ドーピングを開始した瞬間に基板温度が上昇して結晶成長の条件を乱すという問題がある。

また、Ｓｉは原子半径が小さいため、ＩＩＩ−Ｖ族化合物半導体の格子中に侵入しやすく、活性化率が小さいという問題もある。ここでいう活性化率とは、ドープした不純物原子の数に対するｎ型不純物の割合のことである。ドーピングした不純物が、格子中に侵入した場合や、Ｐ，Ａｓ，ＳｂなどのＶ族元素を置換した場合は、ｎ型キャリアにはならないため、活性化率は低下する。活性化率が低いということは、抵抗の温度依存性を低減させるために高濃度の不純物ドーピングをしなければならず、不純物散乱による電子移動度の低下が大きくなる。電子移動度の低下は、磁気センサーにおいては感度の低下を意味し、高速電子デバイスにおいては高周波特性の低下を意味する。

さらに、活性化率が小さいことにより、もう１つの問題が生じる。すなわち、成膜における製造上の制御性の問題である。活性化率が小さい場合、わずかな成長条件の違いによって活性化率が変化してしまい、電子移動度や電子濃度の値のふれ幅が大きくなってしまう。そのため、成長条件を精密に制御しないと、同一の特性の膜が得られにくいという問題があった。

特願平１０−２３９２２５号公報

本発明は、電子移動度の低下を最小限に抑えつつ、抵抗の温度依存性を低減させ、さらに薄膜製作の再現性や制御性に優れたｎ型ドーパントを含むＩｎＳｂ薄膜を用いた半導体薄膜素子の製造方法を提供することを課題とする。

前記課題を解決するため、各種の不純物元素のドーピングを鋭意検討した結果、Ｉｎ_x Ｇａ_1-xＡｓ_yＳｂ_1-y（０≦ｘ≦１，０≦ｙ≦１）のドーパントとしてＳｎを用いることにより、電子移動度の低下を最小限に抑えつつ、電気抵抗の温度依存性を低減させることを見いだし、さらに薄膜の製作時の制御性、再現性に優れることを見いだした。

ドーパントとしてＳｎを用いることにより、５００°C以上かつ１０００°C以下のＫセル温度でドーパントの蒸気圧の制御が可能になった。この温度範囲は、Ｋセル温度が基板温度からの輻射の影響を受けず、また、Ｋセル温度から基板温度への影響も少ない温度範囲であり、基板温度およびＫセル温度の制御性が良い。さらに、Ｓｎは活性化率が高く安定しており、電子移動度が格段に向上するとともに、再現性に優れることを見いだした。

すなわち、本発明は、基板上に直接的にまたは有機物接着層もしくはバッファ層を介して間接的に積層されたＩｎＳｂを含む化合物半導体薄膜層を動作層とし、該動作層中もしくは該動作層と隣接したＩＩＩ−Ｖ族化合物半導体層中にドーパントとしてＳｎを含む半導体薄膜素子の製造方法であって、前記動作層およびＩＩＩ−Ｖ族化合物半導体層の各層を分子線エピタキシー法（ＭＢＥ法）で形成する際に前記Ｓｎを基板温度３８０℃ないし４４０℃の範囲、好ましくは４１０℃ないし４４０℃の範囲、ＳｎのＫセル温度５００℃以上かつ１０００℃以下の範囲、好ましくは７００℃ないし８００℃の範囲でドーピングすることを特徴とする半導体薄膜素子の製造方法である。
本発明の方法で製造される半導体薄膜素子は、より詳しくは、動作層の組成がＩｎ_xＧａ_1-xＡｓ_yＳｂ_1-y（０≦ｘ≦１，０≦ｙ≦１）からなることを特徴とする。

前記半導体薄膜素子は、好ましくは、磁界が電流に及ぼす物理効果を利用することを特徴とする薄膜磁気センサー素子である。この薄膜磁気センサー素子は、具体的には、ホール素子または磁気抵抗素子である。

本発明は、ＩＩＩ−Ｖ族化合物半導体薄膜動作層の少なくとも一方の面がＩＩＩ−Ｖ族化合物半導体層とヘテロ接合を形成していることを特徴とする薄膜半導体素子の製造方法をも含む。

本発明の方法で製造される半導体薄膜素子は、基板温度の輻射の影響を受けず、かつ、基板温度への影響も少ない温度範囲である５００°C以上かつ１０００°C以下のＫセル温度で蒸気圧を制御できる原子を好ましいドーパントとして用いた半導体薄膜素子である。

さらに、本発明によれば、Ｓｎをドープすることにより、薄膜の特性、特に電子移動度が向上し、従来技術では得られなかった高感度の磁気センサーや、高速で動作する半導体素子が作製できる。

本発明で、例えば、ＩｎＳｂにＳｎをドープしたとき、高い電子移動度の得られる理由の一つは、以下のように考えられる。周期律表で、Ｉｎ、Ｓｎ、Ｓｂはこの順に並んでいる。ＳｎがＩｎを置き換える場合、陽イオン半径を比較すると、Ｉｎが０．８０オングストロームで、Ｓｎが０．６９オングストロームであり、非常に近く、ＳｎはＩｎを置き換えやすいと考えられる。また、ＳｎがＳｂを置き換える場合、陰イオン半径を比較すると、Ｓｎが２．９４オングストロームで、Ｓｂが２．５４オングストロームであり、やはり近い。ドープされたＳｎは効率よくＩｎを置き換え、またはＳｂを置き換えやすいと考えられる。このため、ドープされたＳｎ原子が格子間に存在して電子が走行するための妨害となることが少なく、高い電子移動度が得られる可能性が大きい。また、ＩｎＡｓについても同様の可能性がある。これが、Ｓｎをドープして高電子移動度の得られる理由の一つであると、本発明者らは推定した。したがって、Ｉｎ_xＧａ_1-xＡｓ_yＳｂ_1-y（０≦ｘ≦１，０≦ｙ≦１）の動作層組成でＩｎを含む場合は、高い電子移動度が特に得やすい。

本発明の方法で製造された半導体薄膜素子を用いた磁気センサー素子の一例であるホール素子を示すもので、（ａ）は平面図であり、（ｂ）は（ａ）のＢ−Ｂ’線に沿う断面図である。 本発明の方法で製造された半導体薄膜素子を用いた磁気センサー素子の他の例である磁気抵抗素子を示すもので、（ａ）は平面図、（ｂ）は（ａ）のＢ−Ｂ’線に沿う断面図である。 本発明の方法で製造される半導体薄膜素子の基本的薄膜構造を示す断面図である。 動作層に隣接して半導体絶縁層が形成されている構造の半導体薄膜素子の断面図である。 動作層の上下両面に隣接してＩｎＳｂに格子定数が近い半導体絶縁層または高電気抵抗層が形成されている構造の半導体薄膜素子の断面図である。 動作層に隣接したＩｎＳｂよりバンドギャップが大きい半導体絶縁層もしくは高抵抗層にＳｎがドープされ、前記動作層に電子を供給するように構成されている、変調ドープ構造の半導体薄膜素子の断面図である。 本発明の半導体薄膜素子の製造方法におけるＩｎＳｂ膜のシート電子濃度の基板温度依存性を示したグラフである。 本発明の方法で製造された半導体薄膜素子の適用の一具体例を示すもので、エポキシ樹脂でパッケージ化した磁気増幅構造のＩｎＳｂ多結晶薄膜ホール素子の断面図である。

図１には、本発明の方法で製造される半導体薄膜素子を用いた薄膜磁気センサー素子の一具体例であるホール素子を示した。ここで、（ａ）は素子の平面図であり、（ｂ）は（ａ）のＢ−Ｂ’線に沿う断面図である。また、図２には、本発明の方法で製造される半導体薄膜素子を用いた薄膜磁気センサー素子の他の具体例である磁気抵抗素子を示した。ここでも、（ａ）は素子の平面図であり、（ｂ）は（ａ）のＢ−Ｂ’線に沿う断面図である。さらに、図３には、基板１と動作層２のみからなる、半導体薄膜素子の基本的な薄膜構造を示した。そして、図４には、動作層２に隣接して半導体絶縁層３が形成されている、半導体薄膜素子を用いたホール素子の断面構造を示した。また、図５には、動作層７，８の上下両面に隣接してＩｎＳｂに格子定数が近い半導体絶縁層または高電気抵抗層３，１３が形成されている、ホール素子の断面構造を示した。さらに、図６には、動作層２に隣接したＩｎＳｂよりバンドギャップが大きい半導体絶縁層もしくは高電気抵抗層１３にＳｎがドープされ、前記動作層２に電子を供給するように構成されている、変調ドープ構造のホール素子の断面構造を示した。図中、符号１は基板、２はＩｎ_xＧａ_1-xＡｓ_yＳｂ_1-y薄膜（動作層）、３はＧａＡｓ_yＳｂ_1-y等の半導体絶縁層（バッファ層）、４は金属（配線部）、５はドープされたＳｎ原子、６はドープされたＳｎ原子（変調ドープ）、７はＩｎＡｓ薄膜（動作層１）、８はＩｎＳｂ薄膜（動作層２）、１０は金属（ショートバー電極）、１１は保護膜、１３はＧａＡｓ_yＳｂ_1-y等の半導体絶縁層（中間層）である。

このように、電子供給層と動作層を別にすることにより、不純物散乱による電子移動度の低下を抑えながら、動作層中の電子濃度を高めることができる。

前記半導体薄膜素子において、動作層に隣接する半導体絶縁層または高電気抵抗層は、一般にＩｎ_xＧａ_1-xＡｓ_yＳｂ_1-y（０≦ｘ≦１，０≦ｙ≦１）なる組成と比較してバンドギャップが大きい層であり、また、好ましくは格子定数が該組成の格子定数に近い値を有するか一致することが好ましい。

前記半導体薄膜素子において、動作層の膜厚に特に制限はないが、５ｎｍから１０ミクロンの範囲において、素子の特性によって適宜選択される。

また、前記半導体薄膜素子において、動作層へのＳｎのドープ量は、所望の温度特性に応じて適宜選択されるが、２×１０¹⁶ｃｍ^-3以上５×１０²⁰ｃｍ^-3以下であり、さらに好ましくは、２×１０¹⁶ｃｍ^-3以上５×１０¹⁸ｃｍ^-3以下であり、前記半導体薄膜素子によって磁気センサーを形成する場合のＳｎのドープ量は、５×１０¹⁶ｃｍ^-3以上１×１０¹⁸ｃｍ^-3以下、より好ましくは、１×１０¹⁷ｃｍ^-3以上５×１０¹⁷ｃｍ^-3以下である。

前記半導体薄膜素子は、これらの例に限られることなく、上述の記載にある素子一般に及ぶことはもちろんである。

以下、本発明の方法で製造される半導体薄膜素子の基板について説明する。

Ｉｎ_xＧａ_1-xＡｓ_yＳｂ_1-y（０≦ｘ≦１，０≦ｙ≦１）の結晶が直接エピタキシャル成長する基板は、前記素子の基板として適している。前記素子の好適な基板としては、Ｉｎ_xＧａ_1-xＡｓ_yＳｂ_1-y（０≦ｘ≦１，０≦ｙ≦１）と格子定数が近いかもしくは同一であり、絶縁性もしくは半絶縁性、あるいは高電気抵抗のＩＩＩ−Ｖ属化合物半導体の単結晶または混晶がエピタキシャル成長する基板を、挙げることができる。

前記素子の基板としては、通常、半導体素子がつくられる表面が、平滑または鏡面研磨された基板でよい。中でも、半絶縁性の単結晶ＧａＡｓ基板、Ｓｉ単結晶基板、表面に絶縁層が形成されたＳｉ単結晶基板、耐熱性のガラス基板、表面が鏡面研磨されたセラミック基板、表面が絶縁処理されるか、または表面に絶縁層が形成されたフェライト基板（特に残留磁化が少ないフェライト基板）は、好ましい材料である。また、特に、結晶面に沿った平面が形成された基板や結晶面から１０°以下の傾きを持った単結晶基板は、エピタキシャル成長性がよいので、好ましい基板である。

さらに、表面が劈開面からなるためにきわめて平滑な薄いマイカ基板も、前記素子の薄膜構造を製作するために、好ましく、磁気増幅型の磁気センサー基板として、好適に用いられる。この場合は、マイカ基板上に成長した化合物半導体層が絶縁性の接着層を介してフェライトやセラミック基板の表面に接着されて、素子が形成される。特に、磁気センサーでは、フェライト基板上に素子が製作されることで、高感度での磁界の検出が可能となるので、好ましい。前記素子の基板の表面の平滑度は、１０ｎｍ以下が好ましい。

以下、Ｉｎ_xＧａ_1-xＡｓ_yＳｂ_1-y の組成の化合物半導体の一例であるＩｎＳｂについて説明する。

半絶縁性のＧａＡｓ基板の上に、ＭＢＥ法を用いて１ミクロンの厚さのＩｎＳｂの成長を行った。ドーパントとしてＳｎを用い、ＩｎＳｂの層に均一にドーピングを行った。基板の温度は４１０°C、ＳｎのＫセルの温度は７００°Cであった。成長レートは１ミクロン／時間で行い、６０分間成膜した。

膜の特性をファンデルポー法により測定した結果、電子移動度は４４０００ｃｍ²／Ｖｓｅｃ、シート電子濃度は７．１×１０¹²ｃｍ^-2であった。また、この膜の抵抗の温度係数は、−０．４１％／°Cであった。

次に、ドーピングの制御性を調べるため、基板温度を変化させたときのドーピングがどうなるのかを調べた。その結果を図７に示した。図７に見るように、膜の特性（シート電子濃度）は、基板温度を変えても、あまり大きく変化していない。すなわち、広い条件範囲で安定な特性の半導体薄膜が得られた。

次に、Ｓｎの活性化率を調べた。ＳｎのＫセルの温度を８００°Cとしたとき、ファンデルポー法により測定した結果、電子濃度は１．５×１０¹⁸ｃｍ^-3であり、また、ＳＩＭＳを用いて分析した結果、ＩｎＳｂ中のＳｎの濃度は３×１０¹⁸ｃｍ^-3であった。これらの結果から、Ｓｎの活性化率は５０％であることが判明した。このことから、ＳｎはＩｎとＳｂを同じ割合で置換しており、Ｓｎが格子間に存在せず、格子中に取り込まれていることが推定される。

さらに、このＧａＡｓ基板上に形成したＩｎＳｂ膜からなる半導体薄膜素子を用いてホール素子を作製した。フォトリソグラフィーを応用し、ＩｎＳｂをホール素子のパターンに加工した。ここで、ＩｎＳｂ層は塩酸系のウェットエッチングにより加工し、電極は蒸着とリフトオフ法により形成し、保護膜はプラズマ化学気相成長法により形成した。ダイシングの後、該ホール素子を、ダイボンディング、ワイヤーボンディング工程を経て、トランスファーモールド工程により樹脂でパッケージ化して、ＩｎＳｂ薄膜単結晶のホール素子を作成した。

このホール素子の特性は、素子の入力抵抗値が５０Ωであり、入力電圧１Ｖ、印加磁束密度５０ｍＴにおいて、ホール出力電圧９０ｍＶ、オフセット電圧１ｍＶであり、電気抵抗の温度依存性が小さく高感度な素子が得られた。

また、前記素子を磁気センサーに適用したホール素子では、上記素子のＧａＡｓ基板を、例えば、５０ミクロンの厚さに薄く研磨して、フェライトのような軟磁性基板を接着して磁界での感度をよくすることも行われる。また、反対の面にも同様のフェライト基板を接着して、さらに磁界での感度を上げることも行われる。

実施例１と同様に、ＧａＡｓ基板上に形成したＩｎＳｂ膜からなる半導体薄膜素子を用いて磁気抵抗素子を作製した。

フォトリソグラフィーを応用し、ＩｎＳｂ薄膜をエッチングにより所望のパターンに形成し、さらに、ＩｎＳｂ薄膜の表面に電流通路に直交する構造でＣｕ／Ｎｉ／Ａｕの三層からなるショートバー電極をフォトリソグラフィーを応用したリフトオフ法により形成し、同時にＣｕ／Ｎｉ／Ａｕの三層からなるボンディング電極を形成し、ＩｎＳｂ薄膜磁気抵抗素子のパターンをＧａＡｓ基板の表面に多数製作した。ダイシングの後、該ＩｎＳｂ薄膜磁気抵抗素子を、ダイボンディング、ワイヤーボンディング工程を経て、トランスファーモールド工程により樹脂でパッケージ化して、ＩｎＳｂ薄膜単結晶の磁気抵抗素子を作成した。

この磁気抵抗素子の特性は、磁束密度１００ｍＴと磁束密度０Ｔにおける抵抗の変化率が１４％であり、電気抵抗の温度依存性は−０．３％／°Cであって、Ｓｎをドープしない場合の−２．０％／°Cの温度依存性に比較して小さく、高感度な素子が得られた。

半絶縁性のＧａＡｓ基板の上に、ＭＢＥ法を用いて、バッファ層として０．３ミクロンの厚さのＧａＡｓ_0.1Ｓｂ_0.9の成長を行い、続いて、動作層として１ミクロンの厚さのＩｎＡｓ_0.1Ｓｂ_0.9の成長を行った。ドーパントとしてＳｎを用いて、動作層に均一にドーピングを行った。基板の温度は４１０°C、ＳｎのＫセルの温度は７００°Cであった。成長レートは１ミクロン／時間で行い、６０分間成膜した。

得られた薄膜の特性をファンデルポー法により測定した結果、電子移動度は３８０００ｃｍ² ／Ｖｓｅｃ、シード電子濃度は７．４×１０¹²ｃｍ^-2であった。また、この薄膜の電気抵抗の温度係数は、−０．６２％／°Cであった。

さらに、このＧａＡｓ基板上に形成したＩｎＳｂ膜からなる半導体薄膜素子を用いてホール素子を作成した。フォトリソグラフィーを応用し、ＩｎＳｂをホール素子のパターンに加工した。ダイシングの後、該ホール素子を、ダイボンディング、ワイヤーボンディング工程を経て、トランスファーモールド工程により樹脂でパッケージ化して、ＩｎＳｂ薄膜単結晶のホール素子を形成した。

ホール素子の特性は、素子の入力抵抗値が６０Ωであり、入力電圧１Ｖ、印加磁束密度５０ｍＴにおいて、ホール出力電圧８０ｍＶ、オフセット電圧１ｍＶであり、電気抵抗の温度依存性が小さい高感度な素子が得られた。

また、動作層に均一なドーピングをする代わりに、バッファー層にドープしてもよく、その場合も同様の効果が得られる。

［比較例１］
半絶縁性のＧａＡｓ基板の上に、ＭＢＥ法を用いて１ミクロンの厚さのＩｎＳｂの成長を行った。ドーパントとしてＳｉを用い、ＩｎＳｂの層に均一にドーピングを行った。基板の温度は４１０°C、ＳｉのＫセルの温度は１１１０°Cであった。成長レートは１ミクロン／時間で行い、６０分間成膜した。

得られた薄膜の特性をファンデルポー法により測定した結果、電子移動度は３３０００ｃｍ² ／Ｖｓｅｃ、シート電子濃度は７．１×１０¹²ｃｍ^-2であった。また、この薄膜の電気抵抗の温度係数は、−０．４％／°Cであった。実施例１とほぼ同じような抵抗の温度依存性を示すが、電子移動度は小さい。

次に、ドーピングの制御性を調べるため、基板温度を変化させたときのドーピングがどうなるかを調べた。その結果を図７に示した。図７に見るように、成長したＩｎＳｂ中のシート電子濃度は、Ｓｉをドープする場合はドーピング条件を一定にしても基板温度によって大きく変化している。

一方、Ｓｎをドープする場合、ドーピング条件が一定なら成長したＩｎＳｂ膜中のシート電子濃度は、基板温度によらず一定であり、ドーピングは極めて容易にできる。したがって、Ｓｎドープの制御性が極めて安定で良いことが分かる。

厚さ３０ミクロンで表面が平滑なマイカ基板の上に、ＭＢＥ法を用いて０．８ミクロンの厚さのＩｎＳｂの多結晶薄膜の成長を行った。次に、薄膜の成長中にドーパントとしてＳｎを用い、ＩｎＳｂの層に均一にドーピングを行った。基板の温度は４１０°C、ＳｎのＫセルの温度は７００℃であった。成長レートは１ミクロン／時間で行い、５０分間成膜した。

得られた薄膜の特性をファンデルポーにより測定した結果、電子移動度は３９０００ｃｍ² ／Ｖｓｅｃ、電子濃度は７．１×１０１２ｃｍ^-2であった。また、この膜の抵抗の温度係数は、−０．４０％／°Cであった。

次に、このＩｎＳｂ多結晶薄膜を厚さ０．３ｍｍの残留磁束密度の極めて小さいソフトフェライトであるＮｉＺｎフェライト基板上に耐熱性の樹脂により接着した。次いで、マイカ基板を剥離し、フェライト基板の表面に有機物の接着層によりＩｎＳｂ多結晶薄膜が接着されたウェハー状構造体を形成した。このＩｎＳｂ薄膜をフォトリソグラフィーを応用し、所望のパターンにエッチング加工し、次いで、フォトグラフィーを応用したリフトオフ法により、所要の部位に４個の電極を形成した。この４個の電極は、金ワイヤーによるボンディングのためのＣｕ／Ｎｉ／Ａｕの三層からなり、表面には金層があり、ＩｎＳｂに接するオーミック電極としてＣｕがＩｎＳｂに接している構造に形成した。このようにして、ＩｎＳｂホール素子をフェライト基板上に多数形成した。次に、ホール素子パターンの中央のＭｎＺｎ系の一辺０．３ｍｍの立方体からなるソフトフェライトのチップを接着した。その結果、フェライト基板上に多数のホール素子が形成された。ダイシングソーにより個別のホール素子に切り離した後、該ホール素子を、ダイボンディング、ワイヤーボンディング工程を経て、トランスファーモールド工程により、エポキシ樹脂でパッケージ化して、図８にその断面構造を示した磁気増幅構造のＩｎＳｂ多結晶薄膜のホール素子を形成した。図８において、符号２１はフェライト基板、２２はチップ接着層、２３は金ワイヤー、２４はフェライト、２５は接着層である。

このホール素子の特性は、素子の入力抵抗値が５０Ωであり、入力電圧１Ｖ、印加磁束密度５０ｍＴにおいて、ホール出力電圧４００ｍＶ、オフセット電圧１ｍＶであり、室温付近での入出力抵抗値の温度依存性は、−０．４０％／℃であり、極めて小さい。定電圧駆動のホール電圧の依存性も、−０．３６％／℃であり、極めて小さい。前記素子は、パッケージにしない裸のチップ状態ではもちろん、パッケージにしても、用いることができる。

さらに、前記素子と回路素子とを組み合わせた素子の例についても説明する。前記ホール素子は、そのホール電圧を増幅する回路素子、例えば、ＳｉのＩＣとして製作されて増幅回路素子チップと一緒にパッケージにされ、いわゆるハイブリッド構造のホールＩＣが製作されることもしばしばある。

また、このような増幅回路素子と組み合わせて一つのパッケージにしたハイブリッド構造は、ホール素子の例に限らない。このようなハイブリッド化は、前記素子では、しばしば行われることであり、上述の磁気抵抗素子の場合もしばしば行われる。

本発明の半導体薄膜素子の製造方法は、該方法で製造された半導体薄膜素子の電子移動度の低下を最小限に抑えつつ、抵抗の温度依存性を低減させ、さらに製造上も制御性に優れたものである。

１ 基板
２ Ｉｎ_xＧａ_1-xＡｓ_yＳｂ_1-y 薄膜（動作層）
３ ＧａＡｓ_yＳｂ_1-y等の半導体絶縁層（バッファ層）
４ 金属（配線部）
５ ドープされたＳｎ原子
６ ドープされたＳｎ原子（変調ドープ）
７ ＩｎＡｓ薄膜（動作層１）
８ ＩｎＳｂ薄膜（動作層２）
１０ 金属（ショートバー電極）
１１ 保護膜
１３ ＧａＡｓ_yＳｂ_1-y等の半導体絶縁層（中間層）
２１ フェライト基板
２２ チップ接着層
２３ 金ワイヤー
２４ フェライト
２５ 接着層

Claims (2)

1. 基板上に直接的にまたは有機物接着層もしくはバッファ層を介して間接的に積層されたＩｎＳｂを含む化合物半導体薄膜層を動作層とし、該動作層中もしくは該動作層と隣接したＩＩＩ−Ｖ族化合物半導体層中にドーパントとしてＳｎを含む半導体薄膜素子の製造方法であって、
   前記動作層およびＩＩＩ−Ｖ族化合物半導体層の各層を分子線エピタキシー法（ＭＢＥ法）により形成する際に、前記Ｓｎを基板温度３８０℃ないし４４０℃の範囲、ＳｎのＫセル温度５００℃以上かつ１０００℃以下の範囲でドーピングすることを特徴とする半導体薄膜素子の製造方法。
2. 前記Ｓｎのドーピング際の基板温度が４１０℃ないし４４０℃の範囲であり、ＳｎのＫセル温度が７００℃ないし８００℃の範囲であることを特徴とする請求項１に記載の半導体薄膜素子の製造方法。

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