JP2013030550A - 磁気抵抗素子及びその製造方法 - Google Patents

Abstract

【課題】磁気抵抗素子の出力を低下させずに耐環境性の向上を図ること。
【解決手段】半導体に磁界を加えると抵抗が変化する磁気抵抗体１０を備えている磁気抵抗素子で、磁気抵抗体１０が、基板１１上に設けられた薄膜状の半導体層１２ａからなる感磁部１２と、感磁部１２上に配置された複数の短絡電極１３，１３とを備え、半導体層１２ａの厚みが、０．４μｍ以上０．８μｍ以下である。半導体層１２ａの延在方向に対して垂直方向の半導体層の幅をＷ、複数の短絡電極間の一定間隔の距離をＬとしたときに、距離Ｌと幅Ｗの比であるＬ／Ｗが、０．１８以上０．２２以下である。
【選択図】図２

Description

本発明は、磁気抵抗素子及びその製造方法に関し、より詳細には、寸法精度の良好な感磁部と短絡電極との微細形状を有する磁気抵抗素子であって、抵抗ばらつきが小さく、かつ簡単な工法で実現することのできる小型の磁気抵抗素子及びその製造方法に関する。

半導体に磁界を加えると抵抗が変化する現象は、磁気抵抗効果として知られており、この効果を利用して磁性体からなる歯車の回転を検出する検出素子などとして用いられている。例えば、特許文献１には、半導体磁気抵抗素子及びその製造方法が開示されている。

図７は、従来の磁気抵抗素子を説明するための構成図で、特許文献１に記載されているものである。この磁気抵抗素子の磁気抵抗効果は、以下の式によって説明することができる。
ΔＲ／Ｒ０∝（μＢ）² ：低印加磁界時
ΔＲ／Ｒ０∝（μＢ） ：高印加磁界時

ここで、ΔＲ＝ＲＢ−Ｒ０であり、ＲＢは磁界中での抵抗値、Ｒ０は磁界なしでの抵抗値、μは電子移動度、Ｂは印加磁界である。ΔＲ／Ｒ０は、磁気抵抗素子の感度に相当し、低磁場中では電子移動度μの２乗に比例し、高磁場中では電子移動度μに比例する。

このため、電子移動度が高いという理由から、ＩｎＳｂ等の化合物半導体が用いられ、真空蒸着等により、一度他の基板上着膜したものや、基板上に着状した後に転写接着したものや、単結晶片を研磨して薄片化したものを接着したものなどが用いられる。短絡電極には、Ｃｕ，Ｎｉ，Ａｌなどの蒸着膜等が用いられる。取り出し用の端子電極の両端で、抵抗の変化を読み取り、位置の検出を行う。磁気抵抗層と電極層の密着性が悪く、素子特性ばらつきが大きかった。

こうした問題に対し、上述した特許文献１には、基板上に形成する磁気抵抗素子の表面上のみに粗面化処理を施し、この磁気抵抗層上に短絡電極を形成した構成としている磁気抵抗素子が開示されている。

特開平２−１７７５８０号公報

近年、産業ロボットの小型化に伴い、回転媒体、さらにはセンサである磁気抵抗素子の小型化が要求されている。小型化と高精度を両立する素子を実現するにあたっては、特性ばらつきをより小さくすることが要望されている。例えば、抵抗ばらつき１％以下が期待されている。

図８は、図７に示した従来の磁気抵抗素子のＩｎＳｂ膜厚と電子移動度との相関を示す図である。図８に示すように、化合物半導体の膜厚を薄くすると電子移動度が小さくなる。また、上述した式より、電子移動度が小さくなると磁気抵抗効果が低下するために、通常膜厚は１μｍ以上で使用されている。一方、磁気抵抗層の加工精度は、化合物半導体の膜厚が厚くなると悪化する問題があった。

特に、小型化を行った際には、磁気抵抗体の化合物半導体の幅Ｗが小さくなるため、化合物半導体の加工ばらつきの影響が大きくなる。このため、上述した特許文献１に記載の構成では、磁気抵抗層と電極層の密着力に起因する特性ばらつきは小さくできるものの、化合物半導体層の加工ばらつきの影響が大きく、効果が不十分であった。

本発明は、このような問題を鑑みてなされたものであり、その目的とするところは、寸法精度の良好な感磁部と短絡電極との微細形状を有する磁気抵抗素子であって、抵抗ばらつきが小さく、かつ簡単な工法で実現することのできる小型の磁気抵抗素子及びその製造方法を提供することにある。

本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、半導体に磁界を加えると抵抗が変化する磁気抵抗体を備えている磁気抵抗素子において、前記磁気抵抗体が、基板上に設けられた薄膜状の半導体層からなる感磁部と、該感磁部上に配置された複数の短絡電極とを備え、前記半導体層の厚みが、０．４μｍ以上０．８μｍ以下であることを特徴とする。

また、請求項２に記載の発明は、請求項１に記載の発明において、前記半導体層の電子移動度が、２８０００ｃｍ²／Ｖｓ以上３９５００ｃｍ²／Ｖｓ以下であることを特徴とする。

また、請求項３に記載の発明は、請求項１又は２に記載の発明において、前記半導体層が、ＩｎＡｓ_yＳｂ_1-y（０≦ｙ≦１）であることを特徴とする。

また、請求項４に記載の発明は、請求項１，２又は３に記載の発明において、前記半導体層にＩＶ族元素又はＶＩ族元素がドーピングされており、該半導体層の電子キャリア濃度が、１×１０¹⁶個／ｃｍ³以上５×１０¹⁷個／ｃｍ³以下であることを特徴とする。

また、請求項５に記載の発明は、請求項１乃至４のいずれかに記載の発明において、前記半導体層の延在方向に対して垂直方向の前記半導体層の幅をＷ、前記複数の短絡電極間の一定間隔の距離をＬとしたときに、前記距離Ｌと前記幅Ｗの比であるＬ／Ｗが、０．１８以上０．２２以下であることを特徴とする。

また、請求項６に記載の発明は、請求項１乃至５のいずれかに記載の発明において、前記半導体層の延在方向に対して垂直方向の前記半導体層の幅Ｗが、１０μｍ以上６０μｍ以下であることを特徴とする。

また、請求項７に記載の発明は、請求項１乃至６のいずれかに記載の発明において、前記基板が、Ｓｉ又はＧａＡｓであることを特徴とする。

また、請求項８に記載の発明は、請求項１乃至７のいずれかに記載の発明において、前記半導体層に少なくとも３００ｍＴの磁場がかかるように配置した磁石を備えていることを特徴とする。

また、請求項９に記載の発明は、請求項１乃至８のいずれかに記載の発明において、前記感磁部を複数設け、該感磁部の一端に接続された一方の入出力電極と、前記感磁部の他端に接続された他方の入出力電極とを備えているとともに、前記感磁部同士を接続する複数の接続電極を備えていることを特徴とする。

また、請求項１０に記載の発明は、請求項１乃至９のいずれかに記載の発明において、前記感磁部及び前記短絡電極を覆うように軟樹脂層を設けたことを特徴とする。

また、請求項１１に記載の発明は、請求項１乃至１０のいずれかに記載の発明において、前記磁気抵抗体を複数個設け、直列連結又はブリッジ連結したことを特徴とする。

また、請求項１２に記載の発明は、請求項１乃至１１のいずれかに記載の発明において、歯車検出センサとして用いることを特徴とする。

また、請求項１３に記載の発明は、半導体に磁界を加えると抵抗が変化する磁気抵抗体を備えている磁気抵抗素子の製造方法において、絶縁基板上に、厚みが、０．４μｍ以上０．８μｍ以下である化合物半導体膜を成膜するステップと、前記化合物半導体膜からなる感磁部を形成するステップと、前記絶縁基板上及び前記感磁部上に保護膜を形成するステップと、前記感磁部上及び前記絶縁基板上に複数の短絡電極と入出力電極と接続電極とを形成するために前記保護層を除去するステップと、前記除去された前記保護層間に前記短絡電極と前記入出力電極と前記接続電極を形成するステップと、前記感磁部及び前記短絡電極の全面を覆うように軟樹脂層を形成するステップとを有することを特徴とする。

また、請求項１４に記載の発明は、請求項１３に記載の発明において、前記半導体層の電子移動度が、２８０００ｃｍ²／Ｖｓ以上３９５００ｃｍ²／Ｖｓ以下であることを特徴とする。

また、請求項１５に記載の発明は、請求項１３又は１４に記載の発明において、前記半導体層が、ＩｎＡｓ_yＳｂ_1-y（０≦ｙ≦１）であることを特徴とする。

また、請求項１６に記載の発明は、請求項１３，１４又は１５に記載の発明において、前記半導体層にＩＶ族元素又はＶＩ族元素をドーピングし、該半導体層の電子キャリア濃度が、１×１０¹⁶個／ｃｍ³以上５×１０¹⁷個／ｃｍ³以下であることを特徴とする。

また、請求項１７に記載の発明は、請求項１３乃至１６のいずれかに記載の発明において、前記半導体層の延在方向に対して垂直方向の前記半導体層の幅をＷ、前記複数の短絡電極間の一定間隔の距離をＬとしたときに、前記距離Ｌと前記幅Ｗの比であるＬ／Ｗが、０．１８以上０．２２以下であることを特徴とする。

また、請求項１８に記載の発明は、請求項１３乃至１７のいずれかに記載の発明において、前記半導体層の延在方向に対して垂直方向の前記半導体層の幅Ｗが、１０μｍ以上６０μｍ以下であることを特徴とする。

また、請求項１９に記載の発明は、請求項１３乃至１８のいずれかに記載の発明において、前記基板が、Ｓｉ又はＧａＡｓであることを特徴とする。

本発明によれば、抵抗ばらつきに関しては、半導体層の膜厚を０．８μｍ以下とすることで、半導体層の加工ばらつきが低減され、特性ばらつきを小さくすることができる。一方、半導体層の厚みが０．４μｍ以上であれば出力電圧が高い値を維持できる。

つまり、本発明によれば、磁気抵抗体を直列に配置し、半導体層の厚みが０．４〜０．８μｍとすることで、抵抗ばらつきが小さく、出力を低下させずに小型化を実現した磁気抵抗素子及びその製造方法を提供することができる。

本発明に係る磁気抵抗素子の実施形態を説明するための構成図で、（ａ）は斜視図、（ｂ）は（ａ）に軟樹脂層を設けた斜視図である。 図１（ａ）のＡ−Ａ’線断面図である。 （ａ）乃至（ｄ）は、図２に示した本発明に係る磁気抵抗素子の製造手順を示す工程図である。 本発明に係る磁気抵抗素子の化合物半導体膜厚と出力振幅の関係をグラフに示す図である。 本発明に係る磁気抵抗素子の化合物半導体膜厚と寸法ばらつきの関係をグラフに示す図である。 本発明に係る磁気抵抗素子を構成する抵抗体の接続関係の一例を示す構成図で、（ａ）は直列連結、（ｂ）はブリッジ連結を示している。 従来の磁気抵抗素子を説明するための構成図である。 図７に示した従来の磁気抵抗素子のＩｎＳｂ膜厚と電子移動度との相関を示す図である。

以下、図面を参照して本発明の実施の形態について説明する。なお、以下に説明する図面において同一の符号は同一の構成要素を示し、その繰り返しの説明は省略する。

図１（ａ），（ｂ）は、本発明に係る磁気抵抗素子の実施形態を説明するための構成図で、図１（ａ）は斜視図、図１（ｂ）は図１（ａ）に軟樹脂層を設けた斜視図である。図２は、図１（ａ）のＡ−Ａ’線断面図である。

図１（ａ），（ｂ）は、本発明に係る磁気抵抗素子を構成する磁気抵抗体を示したものである。図中符号１０は磁気抵抗体、１１は絶縁基板（基板）、１２は感磁部、１２ａは化合物半導体膜（半導体層）、１３は短絡電極、１３ａは第１層、１３ｂは第２層、１４は取り出し電極（入出力電極）、１４ａは第１層、１４ｂは第２層、１５は接続電極、１５ａは第１層、１５ｂは第２層、１６は保護層、１７は軟樹脂層を示している。

本発明の磁気抵抗素子は、半導体に磁界を加えると抵抗が変化する磁気抵抗体１０を備えている。この磁気抵抗体１０は、基板１１上に設けられた薄膜状の半導体層１２ａからなる感磁部１２と、この感磁部１２上に配置された複数の短絡電極１３，１３とを備え、半導体層１２ａの厚みが、０．４μｍ以上０．８μｍ以下であることを特徴としている。

本発明の磁気抵抗素子は、磁気抵抗体１０を後述する図６（ａ），（ｂ）に示すように、直列に２つ以上配置したものである。直列連結（図６（ａ））であれば、例えば、４つの抵抗体をブリッジ状に連結（ブリッジ連結；図６（ｂ））したものであっても良い。

この磁気抵抗体１０は、図１（ａ）に示すように、基板１１上でミアンダ状に形成された、抵抗値が磁界によって変化する化合物半導体膜（半導体層）１２ａから成る３列の感磁部１２と、この感磁部１２上に形成された複数の短絡電極１３とを備えている。また、外部との電気的接続を行うための２つの取り出し電極１４を備え、この取り出し電極１４に外部端子を接続することによって、外部との電気的接続が行われる。つまり、感磁部１２を複数設け、この感磁部１２の一端に接続された一方の入出力電極１４と、感磁部１２の他端に接続された他方の入出力電極１４とを備えているとともに、感磁部同士を接続する複数の接続電極１５，１５を備えている。保護膜１６は、感磁部１２を形成する化合物半導体膜１２ａを保護するためのものであって、電極部分を除く領域に形成されている。

本発明の磁気抵抗体１０の感磁部１２を構成する化合物半導体膜１２ａは、化合物半導体であれば良く、その構成元素を限定するものではない。例えば、ＩｎＳｂやＩｎＡｓのバルク、あるいは、ＩｎＳｂ，ＩｎＡｓ又はＩｎＡｓ_yＳｂ_(1-y)（０≦ｙ≦１），Ｉｎ_aＡｌ_bＧａ_(1-a-b)Ａｓ_xＳｂ_(1-x)（０≦ａ＋ｂ≦１、０≦ｘ≦１）を好ましく用いることができる。なかでも、移動度が高いことから、ＩｎＡｓ_yＳｂ_1-y（０≦ｙ≦１）であることが好ましい。

化合物半導体膜１２ａの膜厚は、０．４〜０．８μｍが好ましい。またより好ましくは、０．６５〜０．８μｍである。また、Ｓｉや、Ｓｎ，Ｓ，Ｓｅ，Ｔｅ，ＧｅまたはＣなどの不純物をドープしたものであっても良い。

化合物半導体膜１２ａが薄膜である場合、薄膜を形成する方法としては、真空蒸着法や分子線エピタキシー（ＭＢＥ）法などが好ましいが、必ずしもこれらの形成方法でなくても良い。

また、半導体層１２ａに、ＩＶ族元素、もしくはＶＩ族元素がドーピングされており、その電子キャリア濃度が１×１０¹⁶個／ｃｍ³以上５×１０¹⁷個／ｃｍ³以下であることが好ましい。電子キャリア濃度を上記範囲にすることで、電子移動度μの温度依存性を小さくすることが可能となる。キャリア濃度が、１×１０¹⁶個／ｃｍ³未満の場合、μの温度特性の変化を生じ、一方で、キャリア濃度が、１×１０¹⁷個／ｃｍ³より大きい場合、半導体膜の抵抗が小さくなる。

短絡電極１３（１３ａ，１３ｂ）及び取り出し電極１４（１４ａ，１４ｂ）及び接続電極１５（１５ａ，１５ｂ）は、蒸着法、スパッタ法又はめっき法などを用いて形成され、Ｃｕ，Ａｌ，Ａｕ単層又はＴｉ／Ａｕ，Ｎｉ／Ａｕ，Ｃｒ／Ｃｕ，Ｃｕ／Ｎｉ／Ａｕ，Ｔｉ／Ａｕ／Ｎｉ，Ｃｒ／Ａｕ／Ｎｉ，Ｃｒ／Ｎｉ／Ａｕ／Ｎｉ，ＮｉＣｒ／Ａｕの積層などとしても良い。また、Ｔｉ／Ａｕ又はＴｉ／Ａｌなどの電極間に、バリア層として他の材料を含んだ積層構造で形成してもよい。

なお、例えば、「Ｔｉ／Ａｕ」との記載は、Ｔｉが下層（第１層）であり、Ａｕが上層（第２層）であることを表し、すなわち、左側にある金属ほど下層の金属であることを表す。また、短絡電極１３と取り出し電極１４と接続電極１５とは、必ずしも同じ電極構造でなくても良い。

化合物半導体膜１２ａを保護するための保護膜１６は、一般的には絶縁性無機質材料であることが好ましい。保護膜１６には、例えば、窒化シリコンや酸化ケイ素等の薄膜を、プラズマＣＶＤ法等により１５０〜５００ｎｍ程度形成したものが用いられるが、本発明においては、保護膜１６の有無、種類及び膜厚を規定するものではない。

そして、このようにして形成した磁気抵抗体１において、図１（ｂ）に示すように、素子外部に形成されるモールド樹脂による、化合物半導体膜１２ａからなる感磁部１２や各短絡電極１３への圧力や面内応力を緩和する目的で、感磁部１２及び短絡電極１３上を覆うように軟樹脂層１７が形成されることが多い。この軟樹脂層１７には、一般的に、１〜３００μｍのシリコン系樹脂や、１〜１０μｍ厚のゴム系樹脂が用いられるが、本発明においては、軟樹脂層１７の有無、種類、および膜厚を規定するものではない。

また、半導体層１２ａの電子移動度は、２８０００ｃｍ²／Ｖｓ以上３９５００ｃｍ²／Ｖｓ以下であることが望ましい。また、半導体層１２ａは、ＩｎＡｓ_yＳｂ_1-y（０≦ｙ≦１）であることが望ましい。また、半導体層１２ａにＩＶ族元素又はＶＩ族元素がドーピングされており、この半導体層１２ａの電子キャリア濃度が、１×１０¹⁶個／ｃｍ³以上５×１０¹⁷個／ｃｍ³以下であることが望ましい。

また、半導体層１２ａの延在方向に対して垂直方向の半導体層の幅をＷ、複数の短絡電極間の一定間隔の距離をＬとしたときに、距離Ｌと幅Ｗの比であるＬ／Ｗが、０．１８以上０．２２以下であることが望ましい。また、半導体層１２ａの延在方向に対して垂直方向の半導体層の幅Ｗが、１０μｍ以上６０μｍ以下であることが望ましい。

また、基板１１は、Ｓｉ又はＧａＡｓであることが望ましい。また、半導体層１２ａに少なくとも３００ｍＴの磁場がかかるように配置した磁石を備えている。

次に、本発明に係る磁気抵抗素子の製造方法について説明する。
図３（ａ）乃至（ｄ）は、図２に示した本発明に係る磁気抵抗素子の製造手順を示す工程図である。つまり、２端子の磁気抵抗体１０の製造プロセスフローを示している。図１（ａ）のＡ−Ａ’線断面図である。製造プロセスには、通常のフォトグラフィーの技術を用いることができる。

まず、図３（ａ）に示されるように、絶縁基板１１上に化合物半導体膜１２ａを成膜する。絶縁基板１１としては、本発明においてはその基板を規定するものではないが、絶縁性や化合物半導体膜の結晶性の観点から、Ｓｉ又はＧａＡｓが好ましく、例えば、厚さ６２５μｍのＧａＡｓ基板を適用することができる。

化合物半導体膜１２ａとして、例えば、ＩｎＳｂ膜を成膜する。ＩｎＳｂの膜厚は０．４〜０．８μｍが好ましい。またより好ましくは、０．６５〜０．８μｍが最適である。

次に、図３（ｂ）に示されるように、化合物半導体膜１２ａ上に、感磁部１２形成用のマスクパターンを露光・現像し、その後、化合物半導体膜１２ａを、塩酸・過酸化水素系のエッチング液で所望の形状にメサエッチングして、絶縁基板１１上に感磁部１２を形成する。この感磁部１２の形成方法は、ドライ方式でも良く、塩酸・過酸化水素系以外のエッチング液を用いてもよい。そして、保護膜１６としての窒化シリコン膜を、プラズマＣＶＤ法により感磁部１２の上に、例えば、１５０ｎｍ程度形成する。

次いで、図３（ｃ）に示されるように、感磁部１２上の、短絡電極１３を形成する部分の保護膜１６としての窒化シリコン膜を、短絡電極１３を形成する部分よりも狭い範囲で反応性イオンエッチング装置を用いて除去するとともに、取り出し電極１４及び接続電極１５を形成する部分の窒化シリコン膜（保護膜１６）を除去する。次いで、フォトリソグラフィー、リフトオフ法を用いて、短絡電極１３と取り出し電極１４と接続電極１５を形成する。

短絡電極１３と取り出し電極１４及び接続電極１５は、上述したように、蒸着法，スパッタ法又はめっき法などを用いて形成し、例えば、Ｃｕ，Ａｌ，Ａｕ単層又は上述したようにこれらを含む積層に形成される。

半導体層１２ａの幅をＷ、一定間隔の複数の短絡電極間の距離をＬとしたとき、距離Ｌと幅Ｗの比であるＬ／Ｗが０．１８以上０．２２以下であることが好ましい。これは、Ｌ／Ｗが０．１８未満では磁気抵抗変化率が低下傾向となり、０．２２を超えた場合も磁気抵抗変化率が低下傾向になるためである。

また、半導体層１２ａの幅Ｗは、１０μｍ以上６０μｍ以下であることが好ましい。６０μｍを超えると抵抗が低下し、１０μｍ未満の場合は、特性ばらつきが大きくなる。

最後に、図３（ｄ）に示されるように、感磁部１２及び短絡電極１３の全面を覆うように、軟樹脂層１７をフォトリソグラフィーにより形成する。

これにより、２つの入出力用の取り出し電極１４，１４を有し、各取り出し電極１４，１４間に複数の短絡電極１３を有する２端子構成の磁気抵抗体１０を、フォトリソグラフィーを応用して作成することができる。

図４は、本発明に係る磁気抵抗素子の化合物半導体膜厚と出力振幅の関係をグラフに示す図で、ＩｎＳｂの膜厚が０．３から１μｍまでの磁気抵抗素子のその磁気抵抗効果を測定し、ＳｍＣｏ磁石を半導体層と磁性歯車との距離を０．４５ｍｍとなるように裏面に配置して半導体層と歯車との距離０．３ｍｍで歯車を回転させ、５Ｖ印加した場合の、出力振幅電圧のシミュレーション結果を示す図である。膜厚を０．４μｍ以上であれば出力電圧を悪化させることなく抵抗ＵＰを実現することができる。

図５は、本発明に係る磁気抵抗素子の化合物半導体膜厚と寸法ばらつきの関係をグラフに示す図で、半導体層１２ａの幅Ｗを６０μｍで、ＩｎＳｂの膜厚を０．３〜２．２μｍとした場合の、半導体層１２ａの幅Ｗの加工ばらつき比率を示す図である。膜厚を０．８μｍ以下とすることで、抵抗ばらつきを１％以下に小さくすることができる。したがって、０．４μｍ以上０．８μｍ以下で、抵抗を高く維持し、抵抗ばらつきを小さくすることができる。

なお、本実施形態では、２端子の磁気抵抗体１０を用いて説明を行ったが、本発明においては、端子数を規定するものではなく、磁気抵抗体１０を直列に接続したものであれば、例えば、３端子或いは４端子であっても良く、４つの磁気抵抗体をブリッジ状に連結したものであっても良い。また、化合物半導体膜１２ａを形成する化合物半導体膜１２ａは、閃亜鉛鉱構造の化合物半導体膜であればよく、バルクであっても良い。また、各電極１３乃至１５を形成した後に保護膜１６を形成しても良く、保護膜１６の種類は窒化シリコンでなくても良い。

保護膜１６を除去する方法は、反応性イオンエッチングではなく、他のドライエッチングやウエットエッチング方式であっても良い。

また、取り出し電極１４及び接続電極１５と短絡電極１３とは２度に分けて形成しても良い。また、取り出し電極１４及び接続電極１５と短絡電極１３とは異なる電極材料で形成してもよく、また、取り出し電極１４と接続電極１５とも異なる電極材料で形成してもよい。

ここで、化合物半導体膜１２ａが薄膜状の半導体層に対応し、取り出し電極１４が入出力電極に対応し、短絡電極１３を形成するＡｕ層が金属層に対応している。

また、本発明の半導体層１２ａの電子移動度は、２８０００ｃｍ²／Ｖｓ以上３９５００ｃｍ²／Ｖｓ以下であることが好ましい。電子移動度が、２８０００ｃｍ²／Ｖｓ未満の場合、磁気抵抗変化率が大きく低下し、出力電圧が小さくなるという問題が生じる。一方、電子移動度が、３９５００ｃｍ²／Ｖｓより大きい場合、半導体層の加工ばらつきが大きくなる傾向となる。

通常、これらの磁気抵抗素子は、３００ｍT以上の磁場がかかるように磁石を配置してい使用することが好ましい。印加磁場を高くすることで、磁気抵抗変化率を高く維持するためである。また、本発明の磁気抵抗素子は、好ましくは、磁性体の歯車を検出する歯車検出センサに用いられる。

本発明によれば、抵抗ばらつきに関しては、半導体層の膜厚を０．８μｍ以下とすることで、半導体層の加工ばらつきが低減され、特性ばらつきを小さくすることができる。一方、半導体層の厚みが０．４μｍ以上であれば出力電圧が高い値を維持できる。この理由を以下で説明する。

図６（ａ），（ｂ）は、本発明に係る磁気抵抗素子を構成する抵抗体の接続関係の一例を示す構成図で、図６（ａ）は直列連結、図６（ｂ）はブリッジ連結を示している。図６（ａ）に示すように、２つの抵抗体Ｒ１，Ｒ２を直列で配置した場合、例えば、歯車を検出する場合には、通常、歯車の１つの歯がＲ１に近づくと、Ｒ２が歯から最も離れるように配置されている。すなわち、Ｒ１が最も磁場が強くなる条件では、Ｒ２は最も磁場が弱くなる。２抵抗体間の電圧の振幅Ａは、例えば、歯車を検出する際の検出感度に相当する。Ｒ１の磁場が最も強くなる条件でのＲ１の抵抗をＲ１（Ｂ１）、Ｒ２の抵抗をＲ２（Ｂ２）とすると、振幅Ａは下式で示される。
Ａ＝（Ｒ１（Ｂ１）−Ｒ２（Ｂ２））／（Ｒ１（Ｂ１）＋Ｒ２（Ｂ２））×入力電圧

上式で示されるように、分子と分母の比率が維持されていれば振幅は変化しないことが分かる。これにより、半導体層の厚みが０．４μｍ以上であれば出力電圧が高い値を維持できる。

すなわち、本発明によれば、磁気抵抗体を直列に配置し、半導体層の厚みが０．４〜０．８μｍとすることで、抵抗ばらつきが小さく、出力を低下させずに小型化を実現した磁気抵抗素子を提供することができる。

以下に、本発明の各く実施例について説明する。なお、本発明はこの実施例に限定されるものではない。

実施例１は、短絡電極１３と取り出し電極１４と接続電極１５として、Ｔｉ／Ａｕの積層構造からなる電極を形成したものである。すなわち、まず、厚さ０．６３ｍｍの半絶縁性ＧａＡｓ単結晶基板１１上に、分子線エピタキシー法を用いてＳｎドープＩｎＳｂ薄膜１２ａをエピタキシャル成長させた（図３（ａ））。このときのＩｎＳｂ膜厚は０．７μｍであった。このときの電子移動度は、３８０００ｃｍ²／Ｖｓ、電子キャリア濃度が７×１０¹⁶個／ｃｍ³であった。

次に、ＧａＡｓ基板１１上に成膜したＩｎＳｂ薄膜１２ａの表面にフォトレジストを均一に塗布し、露光・現像した後に、塩酸・過酸化水素系のエッチング液でメサエッチングし、ＩｎＳｂ薄膜１２ａからなる感磁部１２を形成した（図３（ａ））。このときの感磁部１２の幅Ｗは、６０μｍであった。また、半導体層の幅Ｗのばらつきの割合は３σで０．８％と小さな値となった。また、このときの半導体層の幅をＷ、一定間隔の複数の短絡電極間の距離Ｌの比であるＬ／Ｗの値は０．２であった。

感磁部１２としてのＩｎＳｂ薄膜１２ａの上に、保護膜１６として窒化シリコン薄膜をプラズマＣＶＤ法で１５０ｎｍ形成した（図３（ｂ））。

その後、再度フォトレジストを塗布した後に、短絡電極１３と取り出し電極１４と接続電極１５とを形成する部分の窒化シリコン薄膜１２ａを、ＣＦ₄ガスにより反応性イオンエッチング装置を用いて除去した（図３（ｃ））。

続いて、フォトレジストを塗布して、露光・現像を行って、短絡電極１３と取り出し電極１４と接続電極１５とを形成するための電極形成用のフォトマスクを形成した。

次に、真空蒸着法により、短絡電極１３と取り出し電極１４と接続電極１５とを蒸着し、リフトオフ法によって、短絡電極１３と取り出し電極１４と接続電極１５とを形成した。これら電極は、Ｔｉ／Ａｕの積層構造とし、１層目のＴｉを形成後、真空中で引き続き２層目のＡｕを形成した。

次に、モールド樹脂による圧力や面内応力を緩和するために、感磁部１２と短絡電極１３を含む全面に軟樹脂層１７としてゴム系樹脂を形成した（図３（ｄ））。

このようにして、図３と同様の手順で、化合物半導体膜１２ａを感磁部１２とし、感磁部１２の列が１素子あたり８列であり、取り出し電極１４間に複数の短絡電極１３を有する４端子の磁気抵抗素子を複数製作した。次に、このようにして製作した磁気抵抗素子に対し、これらを評価するための試験を行った。この試験は次の手順で行った。

すなわち、裏面研削によって、ＧａＡｓ基板１１を所定の厚さに研磨し、リードフレーム上に接着剤で接着した後に、プラスチックパッケージでモールドした。その後、磁場中の抵抗を測定して磁気抵抗効果を評価した。

半導体層とサイズが幅４．４ｍｍ奥行き４．４ｍｍ高さ５ｍｍのＳｍＣｏ磁石との距離を０．４５ｍｍとし、半導体層と磁性歯車との距離を０．３ｍｍとして磁場シュミレーションし、得られた磁気抵抗効果より、５Ｖ印加時の出力振幅電圧をシミュレーションしたところ、６０９ｍＶと高い出力が得られた。

（比較例１）
ＩｎＳｂを０．７μｍで形成した場合の比較例として、ＩｎＳｂを２．０μｍ形成した磁気抵抗素子を製作した。ドープをせずに２μｍ形成したＩｎＳｂ膜の電子移動度は、６５０００ｃｍ²／Ｖｓ、電子キャリア濃度が１．６×１０¹⁶個／ｃｍ³であった。エッチング時間をＩｎＳｂ膜厚に合うように変更したことを除き、上述した実施例１の磁気抵抗素子を製作した場合と同様の手順で磁気抵抗素子を複数製作した。半導体層の幅Ｗのばらつきの割合は３σで、２．６％と大きな値となった。

ＩｎＳｂを０．８μｍ形成し、エッチング時間をＩｎＳｂ膜厚に合うように変更したことを除き、上述した実施例１の磁気抵抗素子を製作した場合と同様の手順で磁気抵抗素子を複数製作した。この時のＩｎＳｂ膜の電子移動度は、３９５００ｃｍ²／Ｖｓ、電子キャリア濃度が７×１０¹⁶個／ｃｍ³であった。半導体層の幅Ｗのばらつきの割合は３σで、０．９５％と小さな値となった。感磁部とサイズが幅４．４ｍｍ奥行き４．４ｍｍ高さ５ｍｍのＳｍＣｏ磁石との距離を０．４５ｍｍとし、感磁部と磁性歯車との距離を０．３ｍｍとして磁場シュミレーションし、得られた磁気抵抗効果より、５Ｖ印加時の出力振幅電圧をシミュレーションしたところ、６０６ｍＶと高い出力が得られた。

ＩｎＳｂを０．６５μｍ形成し、エッチング時間をＩｎＳｂ膜厚に合うように変更したことを除き、上述した実施例１の磁気抵抗素子を製作した場合と同様の手順で磁気抵抗素子を複数製作した。この時のＩｎＳｂ膜の電子移動度は、３６０００ｃｍ²／Ｖｓ、電子キャリア濃度が７×１０¹⁶個／ｃｍ³であった。半導体層の幅Ｗのばらつきの割合は３σで、０．８％と小さな値となった。感磁部とサイズが幅４．４ｍｍ奥行き４．４ｍｍ高さ５ｍｍのＳｍＣｏ磁石との距離を０．４５ｍｍとし、感磁部と磁性歯車との距離を０．３ｍｍとして磁場シュミレーションし、得られた磁気抵抗効果より、５Ｖ印加時の出力振幅電圧をシミュレーションしたところ、６１０ｍＶと高い出力が得られた。

ＩｎＳｂを０．４μｍ形成し、エッチング時間をＩｎＳｂ膜厚に合うように変更したことを除き、上述した実施例１の磁気抵抗素子を製作した場合と同様の手順で磁気抵抗素子を複数製作した。この時のＩｎＳｂ膜の電子移動度は、２８５００ｃｍ²／Ｖｓ、電子キャリア濃度が７×１０¹⁶個／ｃｍ³であった。半導体層の幅Ｗのばらつきの割合は３σで、０．５％と小さな値となった。感磁部とサイズが幅４．４ｍｍ奥行き４．４ｍｍ高さ５ｍｍのＳｍＣｏ磁石との距離を０．４５ｍｍとし、感磁部と磁性歯車との距離を０．３ｍｍとして磁場シュミレーションし、得られた磁気抵抗効果より、５Ｖ印加時の出力振幅電圧をシミュレーションしたところ、５５２ｍＶと高い出力が得られた。

１ 基板
２ 磁気抵抗層
３ 短絡電極
４ 端子電極
５ 電磁部
１０ 磁気抵抗体
１１ 絶縁基板
１２ 感磁部
１２ａ 化合物半導体膜（半導体層）
１３（１３ａ，１３ｂ） 短絡電極
１４（１４ａ，１４ｂ） 取り出し電極（入出力電極）
１５（１５ａ，１５ｂ） 接続電極
１６ 保護膜
１７ 軟樹脂層

Claims (19)

1. 半導体に磁界を加えると抵抗が変化する磁気抵抗体を備えている磁気抵抗素子において、
   前記磁気抵抗体が、基板上に設けられた薄膜状の半導体層からなる感磁部と、該感磁部上に配置された複数の短絡電極とを備え、前記半導体層の厚みが、０．４μｍ以上０．８μｍ以下であることを特徴とする磁気抵抗素子。
2. 前記半導体層の電子移動度が、２８０００ｃｍ²／Ｖｓ以上３９５００ｃｍ²／Ｖｓ以下であることを特徴とする請求項１に記載の磁気抵抗素子。
3. 前記半導体層が、ＩｎＡｓ_yＳｂ_1-y（０≦ｙ≦１）であることを特徴とする請求項１又は２に記載の磁気抵抗素子。
4. 前記半導体層にＩＶ族元素又はＶＩ族元素がドーピングされており、該半導体層の電子キャリア濃度が、１×１０¹⁶個／ｃｍ³以上５×１０¹⁷個／ｃｍ³以下であることを特徴とする請求項１，２又は３に記載の磁気抵抗素子。
5. 前記半導体層の延在方向に対して垂直方向の前記半導体層の幅をＷ、前記複数の短絡電極間の一定間隔の距離をＬとしたときに、前記距離Ｌと前記幅Ｗの比であるＬ／Ｗが、０．１８以上０．２２以下であることを特徴とする請求項１乃至４のいずれかに記載の磁気抵抗素子。
6. 前記半導体層の延在方向に対して垂直方向の前記半導体層の幅Ｗが、１０μｍ以上６０μｍ以下であることを特徴とする請求項１乃至５のいずれかに記載の磁気抵抗素子。
7. 前記基板が、Ｓｉ又はＧａＡｓであることを特徴とする請求項１及至６のいずれかに記載の磁気抵抗素子。
8. 前記半導体層に少なくとも３００ｍＴの磁場がかかるように配置した磁石を備えていることを特徴とする請求項１及至７のいずれかに記載の磁気抵抗素子。
9. 前記感磁部を複数設け、該感磁部の一端に接続された一方の入出力電極と、前記感磁部の他端に接続された他方の入出力電極とを備えているとともに、前記感磁部同士を接続する複数の接続電極を備えていることを特徴とする請求項１及至８のいずれかに記載の磁気抵抗素子。
10. 前記感磁部及び前記短絡電極を覆うように軟樹脂層を設けたことを特徴とする請求項１及至９のいずれかに記載の磁気抵抗素子。
11. 前記磁気抵抗体を複数個設け、直列連結又はブリッジ連結したことを特徴とする請求項１及至１０のいずれかに記載の磁気抵抗素子。
12. 歯車検出センサとして用いることを特徴とする請求項１及至１１のいずれかに記載の磁気抵抗素子。
13. 半導体に磁界を加えると抵抗が変化する磁気抵抗体を備えている磁気抵抗素子の製造方法において、
    絶縁基板上に、厚みが、０．４μｍ以上０．８μｍ以下である化合物半導体膜を成膜するステップと、
    前記化合物半導体膜からなる感磁部を形成するステップと、
    前記絶縁基板上及び前記感磁部上に保護膜を形成するステップと、
    前記感磁部上及び前記絶縁基板上に複数の短絡電極と入出力電極と接続電極とを形成するために前記保護層を除去するステップと、
    前記除去された前記保護層間に前記短絡電極と前記入出力電極と前記接続電極を形成するステップと、
    前記感磁部及び前記短絡電極の全面を覆うように軟樹脂層を形成するステップと
    を有することを特徴とする磁気抵抗素子の製造方法。
14. 前記半導体層の電子移動度が、２８０００ｃｍ²／Ｖｓ以上３９５００ｃｍ²／Ｖｓ以下であることを特徴とする請求項１３に記載の磁気抵抗素子の製造方法。
15. 前記半導体層が、ＩｎＡｓ_yＳｂ_1-y（０≦ｙ≦１）であることを特徴とする請求項１３又は１４に記載の磁気抵抗素子の製造方法。
16. 前記半導体層にＩＶ族元素又はＶＩ族元素をドーピングし、該半導体層の電子キャリア濃度が、１×１０¹⁶個／ｃｍ³以上５×１０¹⁷個／ｃｍ³以下であることを特徴とする請求項１３，１４又は１５に記載の磁気抵抗素子の製造方法。
17. 前記半導体層の延在方向に対して垂直方向の前記半導体層の幅をＷ、前記複数の短絡電極間の一定間隔の距離をＬとしたときに、前記距離Ｌと前記幅Ｗの比であるＬ／Ｗが、０．１８以上０．２２以下であることを特徴とする請求項１３乃至１６のいずれかに記載の磁気抵抗素子の製造方法。
18. 前記半導体層の延在方向に対して垂直方向の前記半導体層の幅Ｗが、１０μｍ以上６０μｍ以下であることを特徴とする請求項１３乃至１７のいずれかに記載の磁気抵抗素子の製造方法。
19. 前記基板が、Ｓｉ又はＧａＡｓであることを特徴とする請求項１３及至１８のいずれかに記載の磁気抵抗素子の製造方法。

Images