JP2004022678A - 半導体磁気抵抗素子及びその製造方法 - Google Patents

Abstract

【課題】半導体磁気抵抗素子を小型化しても、高い磁気抵抗変化率を維持し、かつ高入力インピーダンスを維持し、低消費電力化を達成すること。
【解決手段】基板１１上に半導体動作層１２を設け、この半導体動作層１２上に１組の入出力電極１３と複数の短絡電極１４を有している半導体磁気抵抗素子において、短絡電極１４の断面形状が、半導体動作層１２に接する部位が逆凸形状１４ａを有しており、短絡電極１４の断面形状がＴ字型になっている。素子の表面に対して垂直方向に磁場を印加することにより、素子の抵抗変化がおこる磁気抵抗素子において半導体動作層１２と接触する短絡電極１４の幅を３μｍ以下にして素子の小型化を図るとともに、短絡電極１４の断面形状をＴ字型にし、短絡電極の十分な低抵抗化を図り、素子の高い磁気抵抗変化率を維持する。
【選択図】　　　　図４

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体磁気抵抗素子及びその製造方法に関し、より詳細には、外部磁場強度を検知する磁気センサとして使用する半導体磁気抵抗素子及びその製造方法に関する。
【０００２】
【従来の技術】
外部磁場強度を検知する半導体磁気センサは、光学式のセンサに比べて、特に汚れや埃などの影響の受ける用途においてその優位性を発揮し、最近、特に需要が大きくなってきている。半導体磁気センサの代表的なものとして、ホール素子や半導体磁気抵抗素子があげられる。一般に半導体磁気抵抗素子は、歯車回転速度を検出するセンサや紙幣磁気パターンを検出するセンサなどに使われている。
【０００３】
次に半導体磁気抵抗素子の原理について説明する。図１は従来の磁気抵抗素子の上面図で、図２は図１のＡ−Ａ線の断面図である。図中符号１は基板、２は基板１上に設けられた半導体動作層、３は半導体動作層２上の設けられた１組の入出力電極、４は半導体動作層２上の設けられた複数の短絡電極を示している。
【０００４】
入出力電極３に一定のバイアス電圧をかけた状態で、半導体磁気抵抗素子の感磁面に垂直に磁場を印加すると、ローレンツ力によってキャリアは外部磁場強度に応じて進行方向が曲げられ、半導体磁気抵抗素子の全体のキャリアの行路が長くなる。その結果、出力端子間の抵抗が高くなるという磁気抵抗効果が起こる。つまり、半導体磁気抵抗素子の磁気抵抗が磁場強度に応じて変化することで磁気センサとして機能する。
【０００５】
この半導体磁気抵抗素子が、より高い磁気抵抗効果を得るためには、短絡電極４のキャリアのリセット効果が十分に起きる事が必要になるが、この点については、図３（ａ），（ｂ）に基づいて以下に説明する。
【０００６】
図３（ａ）は、１本の短絡電極と半導体動作層を拡大して示した図で、短絡電極４に作用するキャリアの行路をＡ、半導体動作層２をそのまま通過してしまうキャリアの行路をＢとすると、より高い磁気抵抗効果を得るためには全てのキャリアがＡの行路を取る必要がある。
【０００７】
短絡電極４の抵抗値をＲ_２、短絡電極４直下の半導体動作層２の抵抗をＲ_１として、短絡電極４と半導体動作層２の接触が理想的なオーミック接触であると仮定し、かつおのおのの抵抗成分のみを配慮すると、図３（ｂ）に示すように、Ｒ_１とＲ_２の並列接続になり、短絡電極４直下の半導体動作層の抵抗値（Ｒ_１）に対して短絡電極の抵抗値（Ｒ_２）が十分低い場合（Ｒ_１≫Ｒ_２）にはほとんどのキャリアが短絡電極に作用するためより大きな磁気抵抗効果が得られる。
【０００８】
半導体磁気抵抗素子の感磁部の材料としてＩｎＳｂバルク結晶を削り出して薄膜化にしたものが用いられているが、この場合、ＩｎＳｂ膜厚が数十μｍと厚いため薄膜の抵抗値が低くなり、ＩｎＳｂ薄膜と短絡電極との抵抗の差が小さくなっていた。また、最近温度ドリフトの小さな半導体磁気抵抗素子を作製するため、分子線エピタキシー（ＭＢＥ）法という高真空蒸着法によって、ＩｎＳｂ薄膜を形成する際にドナー性不純物を添加するという方法が提案されている（例えば、特開２０００−２７７８３０号公報参照）が、この場合もＩｎＳｂ薄膜中のキャリアが増加するため薄膜の抵抗値が小さくなり、ＩｎＳｂ薄膜と短絡電極との抵抗差が小さくなっていた。
【０００９】
また、従来の半導体磁気抵抗素子では、１組の入出力電極と複数の短絡電極が半導体動作層上に形成されており、半導体磁気抵抗素子の大きな磁気抵抗変化を得るために、短絡電極のキャリア進行方向の長さ（以下、短絡電極幅という）は、より低抵抗にするために大きく取ることが好ましく、実際数十μｍという長さになっていた。
【００１０】
この短絡電極は、半導体磁気抵抗素子のキャリアのリセットに効果があるのみで、半導体磁気抵抗素子の磁気抵抗変化には寄与しないが、より大きな磁気抵抗効果を得る。すなわち、感度の高い半導体磁気抵抗素子を作製するためには、短絡電極幅をより長くすることが好ましく、この結果、半導体磁気抵抗素子のサイズが大きくなっていた。
【００１１】
【発明が解決しようとする課題】
半導体磁気抵抗素子のチップサイズを小さくするためには、上述したように磁気抵抗効果に寄与しない短絡電極幅を小さくすることが効果的であるが、その短絡電極幅を小さくすると、電極部の抵抗値が高くなり、十分なリセット効果が得られず、磁気抵抗変化率が小さくなってしまうという問題があった。
【００１２】
また、従来の短絡電極の形成方法は、フォトリソグラフィー法を用いて、レジストパターンを形成した後に電極を蒸着し、その後、不要な電極を取り除くというリフトオフ法や、同様にレジストパターン形成後に、メッキ法によって電極を形成する方法などが用いられていたが、電極の形成しやすさを考慮すると、短絡電極の厚さは１μｍ以下としなければならず、短絡電極の十分な低抵抗化が実現できないために短絡電極幅を広く取らなければならず、素子の小型化が実現できないという問題があった。
【００１３】
さらに、ＩｎＳｂバルク結晶の削り出しや、ＩｎＳｂ薄膜にドナー性不純物を添加して半導体動作層を作製すると、半導体動作層の抵抗値が下がり、半導体動作層と短絡電極との抵抗差が小さくなるため、短絡電極に作用するキャリアが少なくなり、十分な磁気抵抗変化率が得られないという問題があった。
【００１４】
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、短絡電極の断面形状として逆凸状部分を有するようにして短絡電極幅を小さくすることにより、高い磁気抵抗変化率を保持して小型化を図るようにした半導体磁気抵抗素子及びその製造方法を提供することにある。
【００１５】
【課題を解決するための手段】
前記課題を解決するために、本発明者らは鋭意検討を重ねた結果、従来の大型の半導体磁気抵抗素子と同じく高い磁気抵抗変化率を維持しながら、小型化をも実現できることを見出した。
【００１６】
本発明は、このような目的を達成するために、請求項１に記載の発明は、基板上に半導体動作層を設け、該半導体動作層上に１組の入出力電極と複数の短絡電極を設けてなる半導体磁気抵抗素子において、前記短絡電極の断面形状が、前記半導体動作層に接する部位が逆凸形状を有することを特徴とする。
【００１７】
また、請求項２に記載の発明は、請求項１に記載の発明において、前記半導体動作層上に形成された前記短絡電極の幅が、３μｍ以下であることを特徴とする。
【００１８】
また、請求項３に記載の発明は、請求項１又は２に記載の発明において、前記基板は、Ｓｉ又はＧａＡｓからなることを特徴とする。
【００１９】
また、請求項４に記載の発明は、請求項１，２又は３に記載の発明において、前記半導体動作層の組成が、ＩｎＡｓ_ｙＳｂ_１−ｙ（０≦ｙ≦１）であることを特徴とする。
【００２０】
また、請求項５に記載の発明は、請求項１乃至４いずれかに記載の発明において、前記半導体動作層にＩＶ族元素又はＶＩ族元素がドーピングされていることを特徴とする。
【００２１】
また、請求項６に記載の発明は、請求項１乃至５いずれかに記載の発明において、前記短絡電極の断面形状がＴ字型であることを特徴とする。
【００２２】
また、請求項７に記載の発明は、請求項１乃至６いずれかに記載の発明において、前記基板と前記半導体動作層との間に緩衝層を設けたことを特徴とする。
【００２３】
また、請求項８に記載の発明は、基板上に半導体動作層を設け、該半導体動作層上に１組の入出力電極と複数の短絡電極を設けてなる半導体磁気抵抗素子の製造方法において、前記半導体動作層上で、前記入出力電極間に絶縁層を形成する第１の工程と、該第１の工程により形成された絶縁層を前記短絡電極の逆凸状部分の幅にエッチングする第２の工程と、該第２の工程によりエッチングされた部分に、前記短絡電極の逆凸状部分を形成する第３の工程とを備えたことを特徴とする。
【００２４】
また、請求項９に記載の発明は、請求項８に記載の発明において、前記半導体動作層上に、前記短絡電極の幅を３μｍ以下に形成したことを特徴とする。
【００２５】
また、請求項１０に記載の発明は、請求項８又は９に記載の発明において、前記基板をＳｉ又はＧａＡｓで形成したことを特徴とする。
【００２６】
また、請求項１１に記載の発明は、請求項８，９又は１０に記載の発明において、前記半導体動作層の組成を、ＩｎＡｓ_ｙＳｂ_１−ｙ（０≦ｙ≦１）としたことを特徴とする。
【００２７】
また、請求項１２に記載の発明は、請求項８乃至１１いずれかに記載の発明において、前記半導体動作層にＩＶ族元素又はＶＩ族元素をドーピングしたことを特徴とする。
【００２８】
また、請求項１３に記載の発明は、請求項８乃至１２いずれかに記載の発明において、前記短絡電極の断面形状をＴ字型に形成したことを特徴とする。
【００２９】
また、請求項１４に記載の発明は、請求項８乃至１３いずれかに記載の発明において、前記基板と前記半導体動作層との間に緩衝層を形成したことを特徴とする。
【００３０】
【発明の実施の形態】
以下、図面を参照して本発明の実施例について説明する。
図４は、本発明の半導体磁気抵抗素子の一実施例を説明するための断面図で、図中符号１１は基板、１２は基板１１上に設けられた半導体動作層、１３は半導体動作層１２上の設けられた１組の入出力電極、１４と１４ａは半導体動作層１２上の設けられた複数の短絡電極、１４ａは短絡電極のうち半導体動作層１２に接する逆凸形状部分、１５は入出力電極１３間に設けられた絶縁層を示している。
【００３１】
つまり、本発明の半導体磁気抵抗素子は、基板１１上に半導体動作層１２を設け、この半導体動作層１２上に１組の入出力電極１３と複数の短絡電極１４を設けてなり、短絡電極１４の断面形状の半導体動作層１２に接する部位が逆凸形状１４ａを有しており、短絡電極１４の断面形状がＴ字型になっている。
【００３２】
基板１１としては、半絶縁性の単結晶ＧａＡｓ基板、Ｓｉ単結晶基板、表面に絶縁層が形成されたＳｉ単結晶基板のいずれかが好ましい。また、マイカ基板やサファイア基板、絶縁性もしくは動作層とは逆の導電性を有するＩｎＰ基板、ＩｎＡｓ基板、ＩｎＳｂ基板などでもかまわない。
【００３３】
また、基板１１は、半導体動作層１２の結晶が直接エピタキシャル成長する基板が適している。また、基板１１は、半導体動作層１２との格子定数の違いが±１５％以内、より好ましくは±７％以内、さらに好ましくは±５％以内であることが望ましい。また、基板１１としては絶縁性もしくは半導体動作層１２とは逆の導電性を有する基板が好ましい。
【００３４】
さらに、基板１１は、通常、半導体動作層１２が作られる表面が平滑または表面研磨された基板で良い。特に、結晶面に沿った平面が形成された基板や結晶面から１０°以下の傾きを持った単結晶基板は、原子配列のステップ位置を境に成長が進みやすく、結晶性の良い半導体動作層が得られるので、これを用いることが望ましい。
【００３５】
半導体動作層１２は、半導体磁気抵抗素子の感度を高くするために、高電子移動度を有するＩｎＳｂやＩｎＡｓを用いることが好ましい。また、それらの混晶系であるＩｎＡｓ_ｙＳｂ_１−ｙ（０≦ｙ≦１）でもよい。
【００３６】
また、ＩｎＡｓを半導体動作層として用いる場合には、Ａｌ_ｘＧａ_１−ｘＡｓ_ｙＳｂ_１−ｙ（０≦ｘ≦１、０≦ｙ≦１）でサンドイッチして量子井戸構造にしたものを用いてもよい。この際、ｘとｙの値は、ＩｎＡｓとＡｌ_ｘＧａ_１−ｘＡｓ_ｙＳｂ_１−ｙの格子定数がほぼ一致するように選択することで、高い電子移動度を有するＩｎＡｓ薄膜を得ることができる。
【００３７】
また、半導体動作層１２として、温度ドリフトを小さくするように、ＩＶ族元素やＶＩ族元素がドープされたものも用いてもよい。本発明におけるＩＶ族元素の例としてＳｎ、Ｓｉ、Ｇｅ、Ｐｂなどが挙げられ、ＶＩ族元素の例としてＳ、Ｓｅ、Ｔｅなどが挙げられる。また、半導体動作層１２へのＩＶ族元素及びＶＩ族元素のドープ量は、所望の温度特性に応じて適宜選択されるが、１×１０^１６ｃｍ^−３以上１×１０^１８ｃｍ^−３以下であり、より好ましくは、２×１０^１６ｃｍ^−３以上５×１０^１７ｃｍ^−３以下であることが望ましい。
【００３８】
また、半導体動作層１２の膜厚は、フォトリソグラフィーの制御性を高め、かつＩｎＳｂ薄膜の抵抗を上げるために、５μｍ以下にすることが好ましく、より好ましくは３μｍ以下が良く、さらに好ましくは２μｍ以下が良い。
【００３９】
また、本発明における半導体動作層１２上の短絡電極幅Ｄは、従来、短絡電極幅が長かったものを、断面形状をＴ字型にすることにより高い磁気抵抗変化率を保持したまま、短絡電極幅を短くすることができる。すなわち、短絡電極幅が３μｍ以下でも十分なキャリアのリセット効果が得られ、高い磁気抵抗変化率が得られる。
【００４０】
また、本発明における半導体動作層１２上の短絡電極間隔は、半導体磁気抵抗素子の磁気抵抗変化率ができるだけ大きくなるような半導体動作層幅と短絡電極間隔の比で決められる。すなわち本発明の半導体動作層幅Ｗと短絡電極間隔Ｌは、その比Ｌ／Ｗが０．１〜０．４にすることが好ましく、より好ましくは０．１〜０．３である。
【００４１】
本発明における短絡電極の断面形状は、半導体磁気抵抗素子を小型化するために短絡電極の十分な低抵抗化を実現するものであるならば、Ｔ字型に類似した構造であるＶ字型やＹ字型など、半導体動作層１２に向けて凸状形状のものであればよい。
【００４２】
本発明における絶縁層１５は、半導体動作層１２上に形成する短絡電極１４、特に逆凸状部分１４ａを分離するために形成される。絶縁層１５の材質には特に制限はないが、例としてＳｉＮ、Ｓｉ_３Ｎ_４、ＳｉＯ、ＳｉＯ_２、ポリイミドなどを使用してもよい。
【００４３】
また、絶縁層１５は、ＲＩＥ、イオミリング、スパッタなどのドライエッチングやフッ酸を用いたウェットエッチング、もしくはフォトリソグラフィ工程を用いて加工される。
【００４４】
入出力電極１３や短絡電極１４の材質には特に制限はないが、例としてＣｕ、Ｔｉ−ＡｕもしくはＣｒ−Ｃｕ、Ｃｒ−Ａｕ、Ｃｕ−Ｎｉ−Ａｕ、ＡｕＧｅ−Ｎｉ−Ａｕなどの多層電極が好ましく用いられる。
【００４５】
図５は、本発明における短絡電極の製造方法の作製プロセスを示す図である。
【００４６】
まず、基板１１に短冊形の半導体動作層１２を形成する（工程１）。次に、半導体動作層１２上に絶縁層１５を形成する（工程２）。次に、絶縁層１５を短絡電極の逆凸状部分１４ａの幅にエッチングする（工程３）。次に、短絡電極１４の断面形状がＴ字型になるように、レジスト１７のパターンを形成する（工程４）。次に、半導体動作層１２上に短絡電極１４を真空蒸着により形成する（工程５）。
【００４７】
つまり、短絡電極１４の形成方法は、半導体動作層１２上にまず分離用の絶縁層１５を形成し、フォトリソグラフィー工程で短冊状にレジストパターンを形成した後に、入出力電極１３と短絡電極１４を形成する部分の絶縁層を取り除き、さらにレジストパターン形成後に電極を蒸着し、リフトオフすることによって短絡電極１４の断面形状をＴ字型に加工される。フォトリソグラフィー工程とは、パターンを加工する材料上にフォトレジストをスピンコートして、プリベーク・露光・現像を行い、フォトレジストパターンを形成することをいう。
【００４８】
図６は、本発明の半導体磁気抵抗素子の他の実施例を示す断面図で、図中符号１６は緩衝層を示している。なお、図４と同じ機能を示す構成要素については同一の符号を付してある。
【００４９】
図６に示した実施例によれば、半導体動作層１２と基板１１との間に緩衝層１６を挿入することにより、より結晶性の高い半導体動作層を形成することができ、半導体磁気抵抗素子の高感度化が達成できる。
【００５０】
この緩衝層１６として、例えば、ＡｌＳｂ、ＡｌＡｓ、ＧａＳｂ、ＧａＡｓなどの２元系、ＡｌＧａＳｂ、ＡｌＡｓＳｂ、ＡｌＩｎＳｂ、ＡｌＧａＡｓ、ＡｌＩｎＡｓなどの３元系、ＡｌＧａＡｓＳｂ、ＡｌＩｎＡｓＳｂ、ＡｌＩｎＧａＳｂ、ＡｌＩｎＰＳｂやＡｌＧａＰＳｂなどの４元系の化合物半導体が好ましい例であるが、２種以上の半導体薄膜が積層されていても良い。
【００５１】
さらに、上述した３元系以上の緩衝層の組成を決める際に、半導体動作層１２と格子定数が同じか、もしくは近い値を有する組成に調整することで、半導体動作層１２のより大きな電子移動度を実現できる。
【００５２】
本発明で格子整合と呼んでいるのは、半導体動作層１２と結晶構造が同じで格子定数も近いということを示す。ここで格子定数が近いというのは、半導体動作層１２を構成する結晶の格子定数と緩衝層１６を構成する格子定数の違いが、±２０％以内をいう。
【００５３】
半導体動作層１２と緩衝層１６の成長は、一般に薄膜が成長できる方法であれば何でもよいが、例えば、一般的な蒸着法やＭＢＥ法、ｃｈｅｍｉｃａｌ　ｂｅａｍ　ｅｐｉｔａｘｙ（ＣＢＥ）法および有機金属気相成長（ＭＯＣＶＤ）法は特に好ましい方法である。
【００５４】
以下に本発明の具体的な実施例について説明するが、本発明はこれらの実施例に限定されるものではない。
【００５５】
［実施例１］
基板１１として直径２インチの半絶縁性ＧａＡｓ単結晶基板を用いて、ＭＢＥ法により半導体動作層１２としてＩｎＳｂを成長させた。ドーパントとしてＳｎを用い、ＩｎＳｂ層を成長中に同時にドーピングを行った。ＩｎＳｂ成長時の基板温度は４１０℃、ＳｎのＫセル温度は８００℃であった。
【００５６】
成長レートは１μｍ／ｈｒで、６０分間成長を行い、ＳｎドープＩｎＳｂ薄膜を１μｍ形成した。半導体動作層１２の特性をｖａｎ　ｄｅｒ　Ｐａｕｗ法により測定したところ、キャリア密度は７．０×１０^１６ｃｍ^−３、電子移動度は４４０００ｃｍ^２／Ｖｓを得た。その後、この基板を用いて、半導体磁気抵抗素子の作製を行った。
【００５７】
まず、ＩｎＳｂ表面に東京応化製のフォトレジスト（ＯＦＰＲ−８００）を塗り、３２００ｒｐｍ、２０ｓｅｃの条件でスピンコートした。この塗布条件でのフォトレジストの厚さは２．５μｍであった。９５℃で３０ｍｉｎプレベークした後、露光・現像を行いフォトレジストにより、半導体動作層１２のパターニングを行った。
【００５８】
半導体動作層１２のエッチングは、塩酸と過酸化水素の混合液を用いて行い、ＩｎＳｂ層を短冊状に幅７０μｍに加工した。アセトンで表面のフォトレジストを除去した後、絶縁層１５の作製を行った。
【００５９】
絶縁層１５の作製は、プラズマ化学気相成長（Ｐ−ＣＶＤ）法により行い、厚さ５０ｎｍのＳｉ_３Ｎ_４を形成した。
【００６０】
次に先程と同様のフォトリソグラフィ工程を行い、入出力電極１３と短絡電極１４を形成する部分の窓開けをＲＩＥによるドライエッチングにより行い、ＩｎＳｂ層の上部までの絶縁層を取り除き、短絡電極１４が半導体動作層１２と接する部分の幅（窓開けした部分の幅）を１μｍ、隣の窓開けされた部分との間隔は１４μｍになるように加工した。
【００６１】
Ｔ字型の短絡電極１４と入出力電極１３の作製するために、先程と同様の工程でスピンコートとプリベークと露光・現像を行い、電極を切り取る部分のレジストパターンを形成し、電極の蒸着前にＩｎＳｂ層上の酸化膜と、万が一残っているＳｉ_３Ｎ_４を取り除くために、触媒である過酸化水素の割合を先程に比べかなり小さくした塩酸と過酸化水素の混合液を用いてスライトエッチを行った。その後、真空蒸着装置でＴｉ０．１μｍとＡｕ０．４μｍを蒸着した。その後、アセトンに浸けリフトオフすることにより、図４に示すような半導体磁気抵抗素子を完成した。この際、絶縁層上部の短絡電極幅は１０μｍで、隣の短絡電極との間隔は５μｍであった。
【００６２】
この半導体磁気抵抗素子は、抵抗値が１２００Ω、０．５Ｔ（５０００Ｇａｕｓｓ）における磁気抵抗変化率が２４０％、素子サイズは０．５３ｍｍ×０．８４ｍｍであった。
【００６３】
［比較例１］
実施例１と同様の方法でＧａＡｓ基板上にＩｎＳｂ層を成長し、キャリア密度は７．０×１０^１６ｃｍ^−３、電子移動度は４４０００ｃｍ^２／Ｖｓの特性のものを得た。その後、この基板を用いて、半導体磁気抵抗素子の作製を行った。
【００６４】
まず、ＩｎＳｂ表面に東京応化製のフォトレジスト（ＯＦＰＲ−８００）を塗り、３２００ｒｐｍ、２０ｓｅｃの条件でスピンコートした。この塗布条件でのフォトレジストの厚さは２．５μｍであった。９５℃で３０ｍｉｎプレベークした後、露光・現像を行いフォトレジストにより半導体動作層のパターニングを行った。
【００６５】
半導体動作層のエッチングは、塩酸と過酸化水素の混合液を用いて行い、半導体動作層であるＩｎＳｂ層を短冊状に幅７０μｍに加工した。アセトンで表面のフォトレジストを除去し、ＲＩＥ装置を用いてＯ２プラズマによりレジスト残を除去した後、電極の作製工程を行った。
【００６６】
次に、先程と同様の工程でスピンコートとプリベークと露光・現像を行い、入出力電極と短絡電極をパターン化した。半導体動作層上部の短絡電極幅は１０μｍで、隣の短絡電極との間隔は１４μｍであった。電極の蒸着前にＩｎＳｂ層上の酸化膜を取り除くために、スライトエッチを行った。真空蒸着機で、Ｔｉ０．１μｍとＡｕ０．４μｍの厚さで形成し、アセトンに浸けリフトオフすることにより、図２に示すような半導体磁気抵抗素子を完成した。
【００６７】
この半導体磁気抵抗素子は、抵抗値が１２００Ωであり、０．５Ｔ（５０００Ｇａｕｓｓ）における磁気抵抗変化率が２４０％、素子サイズは０．８４ｍｍ×０．８４ｍｍであった。
【００６８】
実施例１と比較例１との比較により、本発明において短絡電極をＴ字型にして短絡電極部の低抵抗化を図ることにより、同じ磁気抵抗変化率を保持しながら、かつ素子サイズは約４０％小さくすることができた。
【００６９】
［比較例２］
実施例１と同様の方法でＧａＡｓ基板上にＩｎＳｂ層を成長し、キャリア密度は７．０×１０^１６ｃｍ^−３、電子移動度は４４０００ｃｍ^２／Ｖｓの特性のものを得た。その後、この基板を用いて、半導体磁気抵抗素子の作製を行った。
【００７０】
まず、ＩｎＳｂ表面に東京応化製のフォトレジスト（ＯＦＰＲ−８００）を塗り、３２００ｒｐｍ、２０ｓｅｃの条件でスピンコートした。この塗布条件でのフォトレジストの厚さは２．５μｍであった。９５℃で３０ｍｉｎプレベークした後、露光・現像を行いフォトレジストにより半導体動作層のパターニングを行った。
【００７１】
半導体動作層のエッチングは、塩酸と過酸化水素の混合液を用いて行い、半導体動作層であるＩｎＳｂ層を短冊状に幅７０μｍに加工した。アセトンで表面のフォトレジストを除去し、ＲＩＥ装置を用いてＯ２プラズマによりレジスト残を除去した後、電極の作製工程を行った。
【００７２】
次に、先程と同様の工程でスピンコートとプリベークと露光・現像を行い、入出力電極と短絡電極をパターン化した。半導体動作層上部の短絡電極幅は１μｍで、隣の短絡電極との間隔は１４μｍであった。
【００７３】
電極蒸着前にＩｎＳｂ層上の酸化膜を取り除くために、スライトエッチを行った。真空蒸着機で、Ｔｉ０．１μｍとＡｕ０．４μｍの厚さで形成し、アセトンに浸けリフトオフすることにより、図２に示すような半導体磁気抵抗素子を完成した。
【００７４】
この半導体磁気抵抗素子は、抵抗値が１２００Ωであり、０．５Ｔ（５０００Ｇａｕｓｓ）における磁気抵抗変化率が５０％、素子サイズは０．５３ｍｍ×０．８４ｍｍであった。
【００７５】
実施例１と比較例２との比較により、従来の作製方法で短絡電極幅を１μｍにすると、本発明において短絡電極幅を１μｍにした場合に比べ、磁気抵抗変化率が約７０％も減少し、十分に高い磁気抵抗変化率が得られないことが分かる。
【００７６】
［実施例２］
実施例１のＳｎセル温度を上げてＧａＡｓ基板上にＩｎＳｂ層を成長し、キャリア密度は５．０×１０^１７ｃｍ^−３、電子移動度は２５０００ｃｍ^２／Ｖｓの特性のものを得た。短絡電極幅が１、３、６、９、１２μｍである半導体磁気抵抗素子を、短絡電極幅以外は実施例１と同様の作製プロセスを経て作製した。磁場強度２０００Ｇａｕｓｓにおいて、半導体磁気抵抗素子の磁気抵抗変化率を測定した。
【００７７】
その結果を図７に示す。本発明における半導体磁気抵抗素子の磁気抵抗変化率は、短絡電極幅が３μｍ以下になってもほとんど減少せず、磁気抵抗変化率の短絡電極幅依存性は５％以内であった。
【００７８】
［比較例３］
比較例１のＳｎセル温度を上げてＧａＡｓ基板上にＩｎＳｂ層を成長し、キャリア密度は５．０×１０^１７ｃｍ^−３、電子移動度は２５０００ｃｍ^２／Ｖｓの特性のものを得た。短絡電極幅が１、３、６、９、１２μｍである半導体磁気抵抗素子を、短絡電極幅以外は比較例１と同様の作製プロセスを経て作製した。磁場強度２０００Ｇａｕｓｓにおいて、半導体磁気抵抗素子の磁気抵抗変化率を測定した。
【００７９】
その結果を図８に示す。従来の半導体気抵抗素子において、短絡電極幅を６μｍから３μｍにすると、磁気抵抗変化率が１５．５８％から１３．８４％と１１％以上も減少した。さらに短絡電極幅を１μｍにすると３．３２％となり、短絡電極幅を６μｍの時に比べて磁気抵抗変化率が８０％近く減少した。
【００８０】
実施例２と比較例３との比較により、本発明において短絡電極の断面形状をＴ字型にして短絡電極部の低抵抗化を図ることにより、十分なリセット効果が得られ、短絡電極幅を３μｍ以下にしても磁気抵抗変化率が保持できる半導体磁気抵抗素子が得られた。
【００８１】
【発明の効果】
以上説明したように本発明によれば、基板上に半導体動作層を設け、半導体動作層上に１組の入出力電極と複数の短絡電極を設けてなる半導体磁気抵抗素子において、短絡電極の半導体動作層に接する部位が逆凸形状を有するので、短絡電極幅を小さくすることで、素子を小型化しても高い磁気抵抗変化率を保持した磁気抵抗素子を提供することができる。
【図面の簡単な説明】
【図１】半導体磁気抵抗素子の原理について説明するための上面図である。
【図２】図１のＡ−Ａ線断面図である。
【図３】半導体動作層のキャリアが短絡電極に作用する様子を表した模式図で、（ａ）は短絡電極と半導体動作層の拡大図、（ｂ）は簡易的な等価回路を示す図である。
【図４】本発明の半導体磁気抵抗素子の一実施例を説明するための断面図である。
【図５】本発明における半導体磁気抵抗素子の製造方法の一実施例を説明するための工程図である。
【図６】本発明の半導体磁気抵抗素子の他の実施例を示す断面図である。
【図７】本発明における磁気抵抗素子の磁気抵抗変化率の短絡電極幅依存性を示す図である。
【図８】従来の磁気抵抗素子の磁気抵抗変化率の短絡電極幅依存性を示す図である。
【符号の説明】
１，１１　基板
２，１２　半導体動作層
３，１３　入出力電極
４，１４　短絡電極
５，１５　絶縁層
１６　緩衝層
１７　レジスト

Claims (14)

1. 基板上に半導体動作層を設け、該半導体動作層上に１組の入出力電極と複数の短絡電極を設けてなる半導体磁気抵抗素子において、前記短絡電極の断面形状が、前記半導体動作層に接する部位が逆凸形状を有することを特徴とする半導体磁気抵抗素子。
2. 前記半導体動作層上に形成された前記短絡電極の幅が、３μｍ以下であることを特徴とする請求項１に記載の半導体磁気抵抗素子。
3. 前記基板は、Ｓｉ又はＧａＡｓからなることを特徴とする請求項１又は２に記載の半導体磁気抵抗素子。
4. 前記半導体動作層の組成が、ＩｎＡｓ_ｙＳｂ_１−ｙ（０≦ｙ≦１）であることを特徴とする請求項１，２又は３に記載の半導体磁気抵抗素子。
5. 前記半導体動作層にＩＶ族元素又はＶＩ族元素がドーピングされていることを特徴とする請求項１乃至４いずれかに記載の半導体磁気抵抗素子。
6. 前記短絡電極の断面形状がＴ字型であることを特徴とする請求項１乃至５いずれかに記載の半導体磁気抵抗素子。
7. 前記基板と前記半導体動作層との間に緩衝層を設けたことを特徴とする請求項１乃至６いずれかに記載の半導体磁気抵抗素子。
8. 基板上に半導体動作層を設け、該半導体動作層上に１組の入出力電極と複数の短絡電極を設けてなる半導体磁気抵抗素子の製造方法において、前記半導体動作層上で、前記入出力電極間に絶縁層を形成する第１の工程と、該第１の工程により形成された絶縁層を前記短絡電極の逆凸状部分の幅にエッチングする第２の工程と、該第２の工程によりエッチングされた部分に、前記短絡電極の逆凸状部分を形成する第３の工程とを備えたことを特徴とする半導体磁気抵抗素子の製造方法。
9. 前記半導体動作層上に、前記短絡電極の幅を３μｍ以下に形成したことを特徴とする請求項８記載の半導体磁気抵抗素子の製造方法。
10. 前記基板をＳｉ又はＧａＡｓで形成したことを特徴とする請求項８又は９に記載の半導体磁気抵抗素子の製造方法。
11. 前記半導体動作層の組成を、ＩｎＡｓ_ｙＳｂ_１−ｙ（０≦ｙ≦１）としたことを特徴とする請求項８，９又は１０に記載の半導体磁気抵抗素子の製造方法。
12. 前記半導体動作層にＩＶ族元素又はＶＩ族元素をドーピングしたことを特徴とする請求項８乃至１１いずれかに記載の半導体磁気抵抗素子の製造方法。
13. 前記短絡電極の断面形状をＴ字型に形成したことを特徴とする請求項８乃至１２いずれかに記載の半導体磁気抵抗素子の製造方法。
14. 前記基板と前記半導体動作層との間に緩衝層を形成したことを特徴とする請求項８乃至１３いずれかに記載の半導体磁気抵抗素子の製造方法。

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