JP2001007324A - トンネルトランジスタおよびその製造方法 - Google Patents
トンネルトランジスタおよびその製造方法Info
- Publication number
- JP2001007324A JP2001007324A JP17181499A JP17181499A JP2001007324A JP 2001007324 A JP2001007324 A JP 2001007324A JP 17181499 A JP17181499 A JP 17181499A JP 17181499 A JP17181499 A JP 17181499A JP 2001007324 A JP2001007324 A JP 2001007324A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- gaas
- conductivity type
- layer
- tunnel transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Bipolar Transistors (AREA)
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】高集積化、高速動作、多機能化が可能なトンネ
ル現象利用のトランジスタとその作製方法を提供する。 【構成】 本発明のトンネルトランジスタは、基板１の
上に、一導電型を有する縮退した第１の半導体２と、低
不純物濃度の半導体からなる分離層３と、第１の半導体
２と反対の導電型を有し縮退した第２の半導体４と、第
１の半導体と同一導電型を有し、縮退した第３の半導体
５からなる積層構造を有し、第１の半導体２から第３の
半導体５の露出表面に第１の半導体２と同一導電型を有
する第４の半導体６と、第３の半導体５および第４の半
導体６よりも禁止帯幅が広い材料からなる絶縁層７と、
絶縁層７上のゲート電極８とを有し、第１の半導体２と
第２の半導体４にそれぞれオーミック接合を形成するソ
ース電極９およびドレイン電極１０を有している。本構
造のトンネルトランジスタおよびその製造方法により、
トンネル接合が成長中断せずに形成できるので、接合界
面における残留不純物濃度が少なくなり、余剰電流が１
桁以上減少する。その結果、負性抵抗特性が向上し、機
能素子としての応用範囲が広がる。
ル現象利用のトランジスタとその作製方法を提供する。 【構成】 本発明のトンネルトランジスタは、基板１の
上に、一導電型を有する縮退した第１の半導体２と、低
不純物濃度の半導体からなる分離層３と、第１の半導体
２と反対の導電型を有し縮退した第２の半導体４と、第
１の半導体と同一導電型を有し、縮退した第３の半導体
５からなる積層構造を有し、第１の半導体２から第３の
半導体５の露出表面に第１の半導体２と同一導電型を有
する第４の半導体６と、第３の半導体５および第４の半
導体６よりも禁止帯幅が広い材料からなる絶縁層７と、
絶縁層７上のゲート電極８とを有し、第１の半導体２と
第２の半導体４にそれぞれオーミック接合を形成するソ
ース電極９およびドレイン電極１０を有している。本構
造のトンネルトランジスタおよびその製造方法により、
トンネル接合が成長中断せずに形成できるので、接合界
面における残留不純物濃度が少なくなり、余剰電流が１
桁以上減少する。その結果、負性抵抗特性が向上し、機
能素子としての応用範囲が広がる。
Description
【０００１】
【発明の属する技術分野】本発明は高集積化、高速動
作、多機能化が可能なトンネル現象利用のトランジスタ
とその製造方法に関するものである。
作、多機能化が可能なトンネル現象利用のトランジスタ
とその製造方法に関するものである。
【０００２】
【従来の技術】半導体表面におけるｐ+−ｎ+接合でのト
ンネル現象を利用し、高集積化、多機能化が可能なトラ
ンジスタとしてトンネルトランジスタが提案されてい
る。このデバイスとその作製方法については例えば、特
許公報第２７７８４４７号に開示された技術（トンネル
トランジスタおよびその製造方法）に示されており、以
下この技術について説明する。
ンネル現象を利用し、高集積化、多機能化が可能なトラ
ンジスタとしてトンネルトランジスタが提案されてい
る。このデバイスとその作製方法については例えば、特
許公報第２７７８４４７号に開示された技術（トンネル
トランジスタおよびその製造方法）に示されており、以
下この技術について説明する。
【０００３】この従来のトンネルトランジスタの構造模
式図を図３に示す。このトランジスタは、基板１の上
に、一導電型を有する縮退した第１の半導体２と、低不
純物濃度の半導体からなる分離層３と、第１の半導体２
と反対の導電型を有し縮退した第２の半導体４とからな
る積層構造を有し、第１の半導体２から第２の半導体４
の露出表面に第１の半導体２と同一導電型を有する縮退
した第４の半導体６と、第４の半導体６よりも禁止帯幅
が広い材料からなる絶縁層７と、絶縁層７上のゲート電
極８とを有し、第１の半導体２と第２の半導体４にそれ
ぞれオーミック接合を形成するソース電極９およびドレ
イン電極１０を有している。
式図を図３に示す。このトランジスタは、基板１の上
に、一導電型を有する縮退した第１の半導体２と、低不
純物濃度の半導体からなる分離層３と、第１の半導体２
と反対の導電型を有し縮退した第２の半導体４とからな
る積層構造を有し、第１の半導体２から第２の半導体４
の露出表面に第１の半導体２と同一導電型を有する縮退
した第４の半導体６と、第４の半導体６よりも禁止帯幅
が広い材料からなる絶縁層７と、絶縁層７上のゲート電
極８とを有し、第１の半導体２と第２の半導体４にそれ
ぞれオーミック接合を形成するソース電極９およびドレ
イン電極１０を有している。
【０００４】この従来のトンネルトランジスタの動作
を、基板１に半絶縁性ＧａＡｓ、第１の半導体２にｎ+
−ＧａＡｓ、分離層３にアンド−プＧａＡｓ、第２の半
導体４にｐ+−ＧａＡｓ、第４の半導体６にｎ+−ＧａＡ
ｓ、絶縁層７にアンド−プＡｌ 0.3Ｇａ0.7Ａｓ、ゲ−ト
電極８にＡｌ、ソース電極９にＡｕＧｅ／Ａｕ、ドレイ
ン電極１０にＡｕＺｎ/Ａｕを用いた場合について説明
する。
を、基板１に半絶縁性ＧａＡｓ、第１の半導体２にｎ+
−ＧａＡｓ、分離層３にアンド−プＧａＡｓ、第２の半
導体４にｐ+−ＧａＡｓ、第４の半導体６にｎ+−ＧａＡ
ｓ、絶縁層７にアンド−プＡｌ 0.3Ｇａ0.7Ａｓ、ゲ−ト
電極８にＡｌ、ソース電極９にＡｕＧｅ／Ａｕ、ドレイ
ン電極１０にＡｕＺｎ/Ａｕを用いた場合について説明
する。
【０００５】ソ−ス電極９をア−ス電位とし、ソース電
極９・ドレイン電極１０間に電圧を印加する。チャネル
層となる第４の半導体６とドレイン領域となる第２の半
導体４とが接しているところには、トンネルダイオード
(エサキダイオード)と同様の接合が形成され、結果とし
てソース・ドレイン間にはトンネル効果による電流(ト
ンネル電流)が流れる。特にドレイン電極１０に正の電
圧を印加すると、エサキダイオードが順方向バイアスに
なるため、その電流−電圧特性には微分負性抵抗特性が
現れる。トンネル電流の大きさはチャネルに誘起される
電子の濃度に依存するため、この微分負性抵抗特性はゲ
−ト電極８に印加する電圧により制御されることにな
り、機能を有するトランジスタ動作が得られる。
極９・ドレイン電極１０間に電圧を印加する。チャネル
層となる第４の半導体６とドレイン領域となる第２の半
導体４とが接しているところには、トンネルダイオード
(エサキダイオード)と同様の接合が形成され、結果とし
てソース・ドレイン間にはトンネル効果による電流(ト
ンネル電流)が流れる。特にドレイン電極１０に正の電
圧を印加すると、エサキダイオードが順方向バイアスに
なるため、その電流−電圧特性には微分負性抵抗特性が
現れる。トンネル電流の大きさはチャネルに誘起される
電子の濃度に依存するため、この微分負性抵抗特性はゲ
−ト電極８に印加する電圧により制御されることにな
り、機能を有するトランジスタ動作が得られる。
【０００６】次に、この従来のトンネルトランジスタの
製造方法について説明する。まず、半絶縁性のＧａＡｓ
基板１上に、第１の半導体となる厚さ４００ｎｍのｎ+
−ＧａＡｓ層２(濃度１x１０19ｍー3のＳｉをド−パン
トとして含んでいる。)、分離層となる厚さ２００ｎｍ
のアンド−プＧａＡｓ層３、第２の半導体となる厚さ１
００ｎｍのｐ+−ＧａＡｓ層４(濃度１x１０20ｃｍー3Ｂ
ｅをド−パントとして含んでいる。)を順次、分子線エ
ピタキシ−法にて形成する。
製造方法について説明する。まず、半絶縁性のＧａＡｓ
基板１上に、第１の半導体となる厚さ４００ｎｍのｎ+
−ＧａＡｓ層２(濃度１x１０19ｍー3のＳｉをド−パン
トとして含んでいる。)、分離層となる厚さ２００ｎｍ
のアンド−プＧａＡｓ層３、第２の半導体となる厚さ１
００ｎｍのｐ+−ＧａＡｓ層４(濃度１x１０20ｃｍー3Ｂ
ｅをド−パントとして含んでいる。)を順次、分子線エ
ピタキシ−法にて形成する。
【０００７】次に、ドレイン領域以外をエッチングによ
り除去し、分離層３および第１の半導体を露出させる。
その後、露出した表面に再び分子線エピタキシ−法にて
第４の半導体である厚さ２０ｎｍのｎ+−ＧａＡｓ層６
(濃度１x１０19ｃｍー3のＳｉをド−パントとして含ん
でいる。)および絶縁層となる厚さ４０ｎｍのＡｌ0.3Ｇ
ａ0.7Ａｓ層７を成長する。
り除去し、分離層３および第１の半導体を露出させる。
その後、露出した表面に再び分子線エピタキシ−法にて
第４の半導体である厚さ２０ｎｍのｎ+−ＧａＡｓ層６
(濃度１x１０19ｃｍー3のＳｉをド−パントとして含ん
でいる。)および絶縁層となる厚さ４０ｎｍのＡｌ0.3Ｇ
ａ0.7Ａｓ層７を成長する。
【０００８】さらに、その上にゲ−ト電極となるＡｌを
蒸着した後、Ａｌ/Ａｌ0.3Ｇａ0.7Ａｓ層/ｎ+−ＧａＡ
ｓ層をゲ−ト電極８の形状にエッチングする。最後に、
エッチングにより露出した第１の半導体上にソ−ス電極
としてＡｕＧｅ／Ａｕ、第２の半導体上にドレイン電極
としてＡｕＺｎ／Ａｕをそれぞれ形成し、完成となる。
蒸着した後、Ａｌ/Ａｌ0.3Ｇａ0.7Ａｓ層/ｎ+−ＧａＡ
ｓ層をゲ−ト電極８の形状にエッチングする。最後に、
エッチングにより露出した第１の半導体上にソ−ス電極
としてＡｕＧｅ／Ａｕ、第２の半導体上にドレイン電極
としてＡｕＺｎ／Ａｕをそれぞれ形成し、完成となる。
【０００９】
【発明が解決しようとする課題】従来のトンネルトラン
ジスタでは、バンド間トンネル接合が第２の半導体と第
４の半導体との接合部分に形成される。しかるに、第２
の半導体を形成後、第４の半導体を形成する間には第１
から第２の半導体表面を露出させるエッチング工程があ
るため、第２の半導体と第４の半導体の接合界面にはエ
ッチング工程で生じた不純物が存在する。この残留不純
物により、接合界面におけるリ−ク電流が増加し、素子
特性が劣化する。
ジスタでは、バンド間トンネル接合が第２の半導体と第
４の半導体との接合部分に形成される。しかるに、第２
の半導体を形成後、第４の半導体を形成する間には第１
から第２の半導体表面を露出させるエッチング工程があ
るため、第２の半導体と第４の半導体の接合界面にはエ
ッチング工程で生じた不純物が存在する。この残留不純
物により、接合界面におけるリ−ク電流が増加し、素子
特性が劣化する。
【００１０】本発明は、上述したような従来の技術が有
する問題点に鑑みてなされたものであって、バンド間ト
ンネル接合が形成される接合面における残留不純物の量
を低減し、素子特性の優れたトンネルトランジスタを提
供することを目的とする。
する問題点に鑑みてなされたものであって、バンド間ト
ンネル接合が形成される接合面における残留不純物の量
を低減し、素子特性の優れたトンネルトランジスタを提
供することを目的とする。
【００１１】
【課題を解決するための手段】上記の目的を達成するた
め、本発明に係るトンネルトランジスタは、「基板上
に、一導電型を有する第１の半導体と、低不純物濃度の
半導体からなる分離層と、前記第１の半導体と反対の導
電型を有し縮退した第２の半導体と、前記第１の半導体
と同一の導電型を有する縮退した第３の半導体からなる
積層構造と、前記第１の半導体から第３の半導体の露出
表面に第１の半導体と同一導電型を有する第４の半導体
と、前記第３および第４の半導体よりも禁止帯幅が広い
材料からなる絶縁層と、前記絶縁層上の電極と、前記第
１の半導体と第２の半導体にそれぞれオーミック接合を
形成する１対の電極とを有すること」（請求項１）、を
特徴とする。
め、本発明に係るトンネルトランジスタは、「基板上
に、一導電型を有する第１の半導体と、低不純物濃度の
半導体からなる分離層と、前記第１の半導体と反対の導
電型を有し縮退した第２の半導体と、前記第１の半導体
と同一の導電型を有する縮退した第３の半導体からなる
積層構造と、前記第１の半導体から第３の半導体の露出
表面に第１の半導体と同一導電型を有する第４の半導体
と、前記第３および第４の半導体よりも禁止帯幅が広い
材料からなる絶縁層と、前記絶縁層上の電極と、前記第
１の半導体と第２の半導体にそれぞれオーミック接合を
形成する１対の電極とを有すること」（請求項１）、を
特徴とする。
【００１２】さらに、 ・前記低不純物濃度の半導体からなる分離層は、アンド
ーブＧａＡｓであること（請求項２）、 ・前記第１ないし第４の半導体は、ＧａＡｓ，Ｓｉ，Ｇ
ｅ，ＩｎＰ，ＩｎＧａＡｓ，ＧａＳｂ，およびＩｎＡｓ
の中から選択された一の材料であること（請求項３）、 ・前記絶縁層は、ＡｌＧａＡｓ，ＳｉＯ2，Ｓｉ3Ｎ4お
よびＡｌＮ中から選択された一の材料であること（請求
項４）、 ・前記第３および第４の半導体よりも禁止帯幅が広い材
料からなる前記絶縁層は、Ｓｉに対しはＧａＰ、ＩｎＧ
ａＡｓに対しはＩｎＡｌＡｓ又はＩｎＰ、ＧａＳｂ又は
ＩｎＡｓに対しはＡｌＧａＳｂであること（請求項
５）、 ・基板は半絶縁性ＧａＡｓ、第１の半導体２はｎ+−Ｇ
ａＡｓ、分離層３はアンド−プＧａＡｓ、第２の半導体
４はｐ+−ＧａＡｓ、第３の半導体５はｎ+−ＧａＡｓ、
第４の半導体６はｎ−ＧａＡｓ、絶縁層７はアンド−プ
Ａｌ0.3Ｇａ0.7Ａｓであること（請求項６）、を特徴と
する。
ーブＧａＡｓであること（請求項２）、 ・前記第１ないし第４の半導体は、ＧａＡｓ，Ｓｉ，Ｇ
ｅ，ＩｎＰ，ＩｎＧａＡｓ，ＧａＳｂ，およびＩｎＡｓ
の中から選択された一の材料であること（請求項３）、 ・前記絶縁層は、ＡｌＧａＡｓ，ＳｉＯ2，Ｓｉ3Ｎ4お
よびＡｌＮ中から選択された一の材料であること（請求
項４）、 ・前記第３および第４の半導体よりも禁止帯幅が広い材
料からなる前記絶縁層は、Ｓｉに対しはＧａＰ、ＩｎＧ
ａＡｓに対しはＩｎＡｌＡｓ又はＩｎＰ、ＧａＳｂ又は
ＩｎＡｓに対しはＡｌＧａＳｂであること（請求項
５）、 ・基板は半絶縁性ＧａＡｓ、第１の半導体２はｎ+−Ｇ
ａＡｓ、分離層３はアンド−プＧａＡｓ、第２の半導体
４はｐ+−ＧａＡｓ、第３の半導体５はｎ+−ＧａＡｓ、
第４の半導体６はｎ−ＧａＡｓ、絶縁層７はアンド−プ
Ａｌ0.3Ｇａ0.7Ａｓであること（請求項６）、を特徴と
する。
【００１３】また、本発明に係るトンネルトランジスタ
は、「少なくとも表面が絶縁性の基板上に、選択的に形
成された一導電型を有する第１の半導体と、前記基板上
の第１の半導体と異なる位置に選択的に形成された、前
記第１の半導体と反対の導電型を有し縮退した第２の半
導体と前記第１の半導体と同一の導電型を有する第３の
半導体からなる積層構造と、前記第１および第３の半導
体表面の少なくとも一部に接し、かつ前記第１の半導体
と同一の導電型を有する第４の半導体と、前記第４の半
導体上の、前記第３および第４の半導体よりも禁止帯幅
が広い材料からなる絶縁層と、前記絶縁層上の電極と、
前記第１の半導体と第２の半導体にそれぞれオーミック
接合を形成する１対の電極と、を有すること」（請求項
７）、を特徴とする。
は、「少なくとも表面が絶縁性の基板上に、選択的に形
成された一導電型を有する第１の半導体と、前記基板上
の第１の半導体と異なる位置に選択的に形成された、前
記第１の半導体と反対の導電型を有し縮退した第２の半
導体と前記第１の半導体と同一の導電型を有する第３の
半導体からなる積層構造と、前記第１および第３の半導
体表面の少なくとも一部に接し、かつ前記第１の半導体
と同一の導電型を有する第４の半導体と、前記第４の半
導体上の、前記第３および第４の半導体よりも禁止帯幅
が広い材料からなる絶縁層と、前記絶縁層上の電極と、
前記第１の半導体と第２の半導体にそれぞれオーミック
接合を形成する１対の電極と、を有すること」（請求項
７）、を特徴とする。
【００１４】さらに、 ・前記第１ないし第４の半導体は、ＧａＡｓ，Ｓｉ，Ｇ
ｅ，ＩｎＰ，ＩｎＧａＡｓ，ＧａＳｂ，およびＩｎＡｓ
の中から選択された一の材料であること（請求項８）、 ・前記絶縁層は、ＡｌＧａＡｓ，ＳｉＯ2，Ｓｉ3Ｎ4お
よびＡｌＮ中から選択された一の材料であること（請求
項９）、 ・前記第３および第４の半導体よりも禁止帯幅が広い材
料からなる前記絶縁層は、Ｓｉに対しはＧａＰ、ＩｎＧ
ａＡｓに対しはＩｎＡｌＡｓ又はＩｎＰ、ＧａＳｂ又は
ＩｎＡｓに対しはＡｌＧａＳｂであること（請求項１
０）、 ・基板は半絶縁性ＧａＡｓ、第１の半導体はｎ+−Ｇａ
Ａｓ、第２の半導体はｐ+−ＧａＡｓ、第３の半導体は
ｎ+−ＧａＡｓ、第４の半導体はｎ−ＧａＡｓ、絶縁層
はアンド−プＡｌ0.3Ｇａ0.7Ａｓであること（請求項１
１）、を特徴とする。
ｅ，ＩｎＰ，ＩｎＧａＡｓ，ＧａＳｂ，およびＩｎＡｓ
の中から選択された一の材料であること（請求項８）、 ・前記絶縁層は、ＡｌＧａＡｓ，ＳｉＯ2，Ｓｉ3Ｎ4お
よびＡｌＮ中から選択された一の材料であること（請求
項９）、 ・前記第３および第４の半導体よりも禁止帯幅が広い材
料からなる前記絶縁層は、Ｓｉに対しはＧａＰ、ＩｎＧ
ａＡｓに対しはＩｎＡｌＡｓ又はＩｎＰ、ＧａＳｂ又は
ＩｎＡｓに対しはＡｌＧａＳｂであること（請求項１
０）、 ・基板は半絶縁性ＧａＡｓ、第１の半導体はｎ+−Ｇａ
Ａｓ、第２の半導体はｐ+−ＧａＡｓ、第３の半導体は
ｎ+−ＧａＡｓ、第４の半導体はｎ−ＧａＡｓ、絶縁層
はアンド−プＡｌ0.3Ｇａ0.7Ａｓであること（請求項１
１）、を特徴とする。
【００１５】本発明に係るトンネルトランジスタの製造
方法は、「基板上に、一導電型を有する第１の半導体
と、低不純物濃度の半導体からなる分離層と、前記第１
の半導体と反対の導電型を有し縮退した第２の半導体
と、前記第１の半導体と同一の導電型を有する縮退した
第３の半導体とを積層する工程と、前記第１の半導体と
前記分離層と前記第２および第３の半導体の側壁を露出
させる工程と、露出された表面に、第１の半導体と同一
導電型を有する第４の半導体と、前記第３および第４の
半導体よりも禁止帯幅が広い材料からなる絶縁層と、前
記絶縁層上の電極とを形成する工程と、前記第１の半導
体と第２の半導体にそれぞれオーミック接合を形成する
１対の電極を形成する工程と、を含むこと」（請求項１
２）、を特徴とする。
方法は、「基板上に、一導電型を有する第１の半導体
と、低不純物濃度の半導体からなる分離層と、前記第１
の半導体と反対の導電型を有し縮退した第２の半導体
と、前記第１の半導体と同一の導電型を有する縮退した
第３の半導体とを積層する工程と、前記第１の半導体と
前記分離層と前記第２および第３の半導体の側壁を露出
させる工程と、露出された表面に、第１の半導体と同一
導電型を有する第４の半導体と、前記第３および第４の
半導体よりも禁止帯幅が広い材料からなる絶縁層と、前
記絶縁層上の電極とを形成する工程と、前記第１の半導
体と第２の半導体にそれぞれオーミック接合を形成する
１対の電極を形成する工程と、を含むこと」（請求項１
２）、を特徴とする。
【００１６】また、本発明に係るトンネルトランジスタ
の製造方法は、「少なくとも表面が絶縁性の基板上に、
一導電型を有する第１の半導体を選択的に形成する工程
と、前記第１の半導体と反対の導電型を有し縮退した第
２の半導体と前記第１の半導体と同一の導電型を有する
第３の半導体からなる積層構造を前記第１の半導体の形
成場所と異なる位置に選択的に形成する工程と、前記第
１および第３の半導体表面の少なくとも一部に接し、か
つ前記第１の半導体と同一の導電型を有する第４の半導
体を形成する工程と、前記第４の半導体上に、前記第３
および第４の半導体よりも禁止帯幅が広い材料からなる
絶縁層と、前記絶縁層上の電極とを形成する工程と、前
記第１の半導体と第２の半導体にそれぞれオーミック接
合を形成する１対の電極を形成する工程と、を含むこ
と」（請求項１３）、を特徴とする。
の製造方法は、「少なくとも表面が絶縁性の基板上に、
一導電型を有する第１の半導体を選択的に形成する工程
と、前記第１の半導体と反対の導電型を有し縮退した第
２の半導体と前記第１の半導体と同一の導電型を有する
第３の半導体からなる積層構造を前記第１の半導体の形
成場所と異なる位置に選択的に形成する工程と、前記第
１および第３の半導体表面の少なくとも一部に接し、か
つ前記第１の半導体と同一の導電型を有する第４の半導
体を形成する工程と、前記第４の半導体上に、前記第３
および第４の半導体よりも禁止帯幅が広い材料からなる
絶縁層と、前記絶縁層上の電極とを形成する工程と、前
記第１の半導体と第２の半導体にそれぞれオーミック接
合を形成する１対の電極を形成する工程と、を含むこ
と」（請求項１３）、を特徴とする。
【００１７】
【発明の実施の形態】以下、本発明について実施例を挙
げ、具体的に説明するが、本発明は、以下の実施例にの
み限定されるものではなく、前記本発明に係る特徴の範
囲内で種々の変形、変更が可能である。以下、本発明に
ついて好適な実施例を示す図面を参照して詳細に説明す
る。
げ、具体的に説明するが、本発明は、以下の実施例にの
み限定されるものではなく、前記本発明に係る特徴の範
囲内で種々の変形、変更が可能である。以下、本発明に
ついて好適な実施例を示す図面を参照して詳細に説明す
る。
【００１８】（第１の実施例）図１に本発明の第１の実
施例（以下「実施例１」という）を示す。図１において
図３と同じ記号は図３と同等の機能を果たすものであ
る。このトンネルトランジスタは、基板１の上に、一導
電型を有する縮退した第１の半導体２と、低不純物濃度
の半導体からなる分離層３と、第１の半導体２と反対の
導電型を有し縮退した第２の半導体４と、第１の半導体
と同一導電型を有し、縮退した第３の半導体５からなる
積層構造を有し、第１の半導体２から第３の半導体５の
露出表面に第１の半導体２と同一導電型を有する第４の
半導体６と、第３の半導体５および第４の半導体６より
も禁止帯幅が広い材料からなる絶縁層７と、絶縁層７上
のゲート電極８とを有し、第１の半導体２と第２の半導
体４にそれぞれオーミック接合を形成するソース電極９
およびドレイン電極１０を有している。
施例（以下「実施例１」という）を示す。図１において
図３と同じ記号は図３と同等の機能を果たすものであ
る。このトンネルトランジスタは、基板１の上に、一導
電型を有する縮退した第１の半導体２と、低不純物濃度
の半導体からなる分離層３と、第１の半導体２と反対の
導電型を有し縮退した第２の半導体４と、第１の半導体
と同一導電型を有し、縮退した第３の半導体５からなる
積層構造を有し、第１の半導体２から第３の半導体５の
露出表面に第１の半導体２と同一導電型を有する第４の
半導体６と、第３の半導体５および第４の半導体６より
も禁止帯幅が広い材料からなる絶縁層７と、絶縁層７上
のゲート電極８とを有し、第１の半導体２と第２の半導
体４にそれぞれオーミック接合を形成するソース電極９
およびドレイン電極１０を有している。
【００１９】このトンネルトランジスタの動作を、基板
１に半絶縁性ＧａＡｓ、第１の半導体２にｎ+−ＧａＡ
ｓ、分離層３にアンド−プＧａＡｓ、第２の半導体４に
ｐ+−ＧａＡｓ、第３の半導体５にｎ+−ＧａＡｓ、第４
の半導体６にｎ−ＧａＡｓ、絶縁層７にアンド−プＡｌ
0.3Ｇａ0.7Ａｓ、ゲ−ト電極８にＡｌ、ソース電極９に
ＡｕＧｅ／Ａｕ、ドレイン電極１０にＡｕＺｎ/Ａｕを
用いた場合について説明する。
１に半絶縁性ＧａＡｓ、第１の半導体２にｎ+−ＧａＡ
ｓ、分離層３にアンド−プＧａＡｓ、第２の半導体４に
ｐ+−ＧａＡｓ、第３の半導体５にｎ+−ＧａＡｓ、第４
の半導体６にｎ−ＧａＡｓ、絶縁層７にアンド−プＡｌ
0.3Ｇａ0.7Ａｓ、ゲ−ト電極８にＡｌ、ソース電極９に
ＡｕＧｅ／Ａｕ、ドレイン電極１０にＡｕＺｎ/Ａｕを
用いた場合について説明する。
【００２０】ソ−ス電極９をア−ス電位とし、ソース電
極９・ドレイン電極１０間に電圧を印加する。第２の半
導体と第３の半導体の接合部にバンド間トンネル接合が
形成される。第１の半導体と第３の半導体は第４の半導
体６により接続されるため、ソース・ドレイン間にはト
ンネル電流が流れる。特にドレイン電極１０に正の電圧
を印加すると、トンネル接合が順方向バイアスになるた
め、その電流−電圧特性には微分負性抵抗特性が現れ
る。ゲ−ト電極に印加する電圧により、ゲ−ト下の第３
および第４の半導体中の電子濃度を変化させることがで
き、結果としてソ−ス・ドレイン間のトンネル電流を制
御するトランジスタ動作が得られる。
極９・ドレイン電極１０間に電圧を印加する。第２の半
導体と第３の半導体の接合部にバンド間トンネル接合が
形成される。第１の半導体と第３の半導体は第４の半導
体６により接続されるため、ソース・ドレイン間にはト
ンネル電流が流れる。特にドレイン電極１０に正の電圧
を印加すると、トンネル接合が順方向バイアスになるた
め、その電流−電圧特性には微分負性抵抗特性が現れ
る。ゲ−ト電極に印加する電圧により、ゲ−ト下の第３
および第４の半導体中の電子濃度を変化させることがで
き、結果としてソ−ス・ドレイン間のトンネル電流を制
御するトランジスタ動作が得られる。
【００２１】次にこの実施例１のトンネルトランジスタ
の製造方法について説明する。まず、半絶縁性のＧａＡ
ｓ基板１上に、第１の半導体となる厚さ４００ｎｍのｎ
+−ＧａＡｓ層２(濃度１x１０19ｃｍー3のＳｉをド−パ
ントとして含んでいる。)、分離層となる厚さ２００ｎ
ｍのアンド−プＧａＡｓ層３、第２の半導体となる厚さ
１００ｎｍのｐ+−ＧａＡｓ層４(濃度１x１０20ｃｍー3
のＢｅをド−パントとして含んでいる。)、第３の半導
体となる厚さ１８ｎｍのｎ+−ＧａＡｓ層５(濃度１x１
０19ｃｍー3のＳｉをド−パントとして含んでいる。)を
順次、分子線エピタキシ−法にて形成する。
の製造方法について説明する。まず、半絶縁性のＧａＡ
ｓ基板１上に、第１の半導体となる厚さ４００ｎｍのｎ
+−ＧａＡｓ層２(濃度１x１０19ｃｍー3のＳｉをド−パ
ントとして含んでいる。)、分離層となる厚さ２００ｎ
ｍのアンド−プＧａＡｓ層３、第２の半導体となる厚さ
１００ｎｍのｐ+−ＧａＡｓ層４(濃度１x１０20ｃｍー3
のＢｅをド−パントとして含んでいる。)、第３の半導
体となる厚さ１８ｎｍのｎ+−ＧａＡｓ層５(濃度１x１
０19ｃｍー3のＳｉをド−パントとして含んでいる。)を
順次、分子線エピタキシ−法にて形成する。
【００２２】次に、ドレイン領域以外をエッチングによ
り除去し、第１の半導体から第３の半導体の表面を露出
させる。その後、露出した表面に再び分子線エピタキシ
−法にて第４の半導体である厚さ１２ｎｍのｎ−ＧａＡ
ｓ層６(濃度２x１０18ｃｍー 3のＳｉをド−パントとし
て含んでいる。)および絶縁層となる厚さ４０ｎｍのＡ
ｌ0.3Ｇａ0.7Ａｓ層７を成長する。
り除去し、第１の半導体から第３の半導体の表面を露出
させる。その後、露出した表面に再び分子線エピタキシ
−法にて第４の半導体である厚さ１２ｎｍのｎ−ＧａＡ
ｓ層６(濃度２x１０18ｃｍー 3のＳｉをド−パントとし
て含んでいる。)および絶縁層となる厚さ４０ｎｍのＡ
ｌ0.3Ｇａ0.7Ａｓ層７を成長する。
【００２３】さらに、その上にゲ−ト電極となるＡｌを
蒸着した後、Ａｌ/Ａｌ0.3Ｇａ0.7Ａｓ層/ｎ+−ＧａＡ
ｓ層をゲ−ト電極８の形状にエッチングする。最後にゲ
−ト領域以外のｎ+−ＧａＡｓ層をエッチング除去した
後、第１の半導体上にソ−ス電極としてＡｕＧｅ／Ａ
ｕ、第２の半導体上にドレイン電極としてＡｕＺｎ／Ａ
ｕをそれぞれ形成し、完成となる。
蒸着した後、Ａｌ/Ａｌ0.3Ｇａ0.7Ａｓ層/ｎ+−ＧａＡ
ｓ層をゲ−ト電極８の形状にエッチングする。最後にゲ
−ト領域以外のｎ+−ＧａＡｓ層をエッチング除去した
後、第１の半導体上にソ−ス電極としてＡｕＧｅ／Ａ
ｕ、第２の半導体上にドレイン電極としてＡｕＺｎ／Ａ
ｕをそれぞれ形成し、完成となる。
【００２４】本構造のトンネルトランジスタおよびその
製造方法により、トンネル接合が成長中断せずに形成で
きるので、接合界面における残留不純物濃度が少なくな
り、余剰電流が１桁以上減少する。なお、本構造では第
４の半導体層はトンネル接合の形成に関わらないので、
必ずしも縮退している必要はない。また、第２の半導体
はその側壁において第４の半導体層と接しているが、そ
の接合面積は、第２の半導体と第３の半導体からなるト
ンネル接合の面積に比し、著しく小さいので、その影響
は無視できる。
製造方法により、トンネル接合が成長中断せずに形成で
きるので、接合界面における残留不純物濃度が少なくな
り、余剰電流が１桁以上減少する。なお、本構造では第
４の半導体層はトンネル接合の形成に関わらないので、
必ずしも縮退している必要はない。また、第２の半導体
はその側壁において第４の半導体層と接しているが、そ
の接合面積は、第２の半導体と第３の半導体からなるト
ンネル接合の面積に比し、著しく小さいので、その影響
は無視できる。
【００２５】（第２の実施例）図２に本発明の第２の実
施例（以下「実施例２」という）を示す。図２において
図３と同じ記号は図３と同等の機能を果たすものであ
る。このトンネルトランジスタは、表面が絶縁性の基板
１上に選択的に形成された一導電型を有する第１の半導
体２と、基板１上の第１の半導体２と異なる位置に選択
的に形成された、第１の半導体と反対の導電型を有し縮
退した第２の半導体４と第１の半導体と同一の導電型を
有する第３の半導体５からなる積層構造と、第１および
第３の半導体表面の少なくとも一部に接し、かつ第１の
半導体と同一の導電型を有する第４の半導体６と、第３
の半導体５および第４の半導体６よりも禁止帯幅が広い
材料からなる絶縁層７と、絶縁層上のゲ−ト電極８と、
第１の半導体２と第２の半導体４にそれぞれオーミック
接合を形成するソース電極９およびドレイン電極１０を
有している。
施例（以下「実施例２」という）を示す。図２において
図３と同じ記号は図３と同等の機能を果たすものであ
る。このトンネルトランジスタは、表面が絶縁性の基板
１上に選択的に形成された一導電型を有する第１の半導
体２と、基板１上の第１の半導体２と異なる位置に選択
的に形成された、第１の半導体と反対の導電型を有し縮
退した第２の半導体４と第１の半導体と同一の導電型を
有する第３の半導体５からなる積層構造と、第１および
第３の半導体表面の少なくとも一部に接し、かつ第１の
半導体と同一の導電型を有する第４の半導体６と、第３
の半導体５および第４の半導体６よりも禁止帯幅が広い
材料からなる絶縁層７と、絶縁層上のゲ−ト電極８と、
第１の半導体２と第２の半導体４にそれぞれオーミック
接合を形成するソース電極９およびドレイン電極１０を
有している。
【００２６】このトンネルトランジスタの動作を、基板
１に半絶縁性ＧａＡｓ、第１の半導体２にｎ+−ＧａＡ
ｓ、第２の半導体４にｐ+−ＧａＡｓ、第３の半導体５
にｎ+−ＧａＡｓ、第４の半導体６にｎ−ＧａＡｓ、絶
縁層７にアンド−プＡｌ0.3Ｇａ0.7Ａｓ、ゲ−ト電極８
にＡｌ、ソース電極９にＡｕＧｅ／Ａｕ、ドレイン電極
１０にＡｕＺｎ/Ａｕを用いた場合について説明する。
１に半絶縁性ＧａＡｓ、第１の半導体２にｎ+−ＧａＡ
ｓ、第２の半導体４にｐ+−ＧａＡｓ、第３の半導体５
にｎ+−ＧａＡｓ、第４の半導体６にｎ−ＧａＡｓ、絶
縁層７にアンド−プＡｌ0.3Ｇａ0.7Ａｓ、ゲ−ト電極８
にＡｌ、ソース電極９にＡｕＧｅ／Ａｕ、ドレイン電極
１０にＡｕＺｎ/Ａｕを用いた場合について説明する。
【００２７】ソ−ス電極９をア−ス電位とし、ソース電
極９・ドレイン電極１０間に電圧を印加する。前記実施
例１と同様、第２の半導体と第３の半導体の接合部にバ
ンド間トンネル接合が形成される。第１の半導体と第３
の半導体は第４の半導体６により接続されるため、ソー
ス・ドレイン間にはトンネル電流が流れる。特にドレイ
ン電極１０に正の電圧を印加すると、トンネル接合が順
方向バイアスになるため、その電流−電圧特性には微分
負性抵抗特性が現れる。ゲ−ト電極に印加する電圧によ
り、ゲ−ト下の第３および第４の半導体中の電子濃度を
変化させることができ、結果としてソ−ス・ドレイン間
のトンネル電流を制御するトランジスタ動作が得られ
る。
極９・ドレイン電極１０間に電圧を印加する。前記実施
例１と同様、第２の半導体と第３の半導体の接合部にバ
ンド間トンネル接合が形成される。第１の半導体と第３
の半導体は第４の半導体６により接続されるため、ソー
ス・ドレイン間にはトンネル電流が流れる。特にドレイ
ン電極１０に正の電圧を印加すると、トンネル接合が順
方向バイアスになるため、その電流−電圧特性には微分
負性抵抗特性が現れる。ゲ−ト電極に印加する電圧によ
り、ゲ−ト下の第３および第４の半導体中の電子濃度を
変化させることができ、結果としてソ−ス・ドレイン間
のトンネル電流を制御するトランジスタ動作が得られ
る。
【００２８】次に、この実施例２のトンネルトランジス
タの製造方法について説明する。まず、半絶縁性のＧａ
Ａｓ基板１上に、第１の半導体となる厚さ１００ｎｍの
ｎ+−ＧａＡｓ層２(濃度１x１０19ｃｍー3のＳｉをド−
パントとして含んでいる。)を分子線エピタキシ−法に
て形成後、ソ−ス領域以外をエッチングにて除去する。
次に、第２の半導体となる厚さ１００ｎｍのｐ+−Ｇａ
Ａｓ層４(濃度１x１０2 0ｍー3のＢｅをド−パントとし
て含んでいる。)、および、第３の半導体となる厚さ１
８ｎｍのｎ+−ＧａＡｓ層５(濃度１x１０19ｃｍー3のＳ
ｉをド−パントとして含んでいる。)を順次、分子線エ
ピタキシ−法にて形成する。ドレイン領域以外の第２お
よび第３の半導体をエッチングにより除去した後、露出
した表面に再び分子線エピタキシ−法にて第４の半導体
である厚さ１２ｎｍのｎ−ＧａＡｓ層６(濃度２x１０18
ｍー3のＳｉをド−パントとして含んでいる。)および絶
縁層となる厚さ４０ｎｍのＡｌ0.3Ｇａ0.7Ａｓ層７を成
長する。さらにその上にゲ−ト電極となるＡｌを蒸着し
た後、Ａｌ/Ａｌ0.3Ｇａ0.7Ａｓ層/ｎ−ＧａＡｓ層をゲ
−ト電極８の形状にエッチングする。最後にドレイン領
域上のｎ+−ＧａＡｓ層をエッチング除去した後、第１
の半導体上にソ−ス電極としてＡｕＧｅ／Ａｕ、第２の
半導体上にドレイン電極としてＡｕＺｎ／Ａｕをそれぞ
れ形成し、完成となる。
タの製造方法について説明する。まず、半絶縁性のＧａ
Ａｓ基板１上に、第１の半導体となる厚さ１００ｎｍの
ｎ+−ＧａＡｓ層２(濃度１x１０19ｃｍー3のＳｉをド−
パントとして含んでいる。)を分子線エピタキシ−法に
て形成後、ソ−ス領域以外をエッチングにて除去する。
次に、第２の半導体となる厚さ１００ｎｍのｐ+−Ｇａ
Ａｓ層４(濃度１x１０2 0ｍー3のＢｅをド−パントとし
て含んでいる。)、および、第３の半導体となる厚さ１
８ｎｍのｎ+−ＧａＡｓ層５(濃度１x１０19ｃｍー3のＳ
ｉをド−パントとして含んでいる。)を順次、分子線エ
ピタキシ−法にて形成する。ドレイン領域以外の第２お
よび第３の半導体をエッチングにより除去した後、露出
した表面に再び分子線エピタキシ−法にて第４の半導体
である厚さ１２ｎｍのｎ−ＧａＡｓ層６(濃度２x１０18
ｍー3のＳｉをド−パントとして含んでいる。)および絶
縁層となる厚さ４０ｎｍのＡｌ0.3Ｇａ0.7Ａｓ層７を成
長する。さらにその上にゲ−ト電極となるＡｌを蒸着し
た後、Ａｌ/Ａｌ0.3Ｇａ0.7Ａｓ層/ｎ−ＧａＡｓ層をゲ
−ト電極８の形状にエッチングする。最後にドレイン領
域上のｎ+−ＧａＡｓ層をエッチング除去した後、第１
の半導体上にソ−ス電極としてＡｕＧｅ／Ａｕ、第２の
半導体上にドレイン電極としてＡｕＺｎ／Ａｕをそれぞ
れ形成し、完成となる。
【００２９】前記実施例１と同様、本構造のトンネルト
ランジスタおよびその製造方法により、トンネル接合が
成長中断せずに形成できるので、接合界面における残留
不純物濃度が少なくなり、余剰電流が１桁以上減少す
る。本構造では、ソ−ス領域とドレイン領域は垂直方向
の重なりがなく、プレ−ナ構造となっている。その結
果、ソ−ス・ドレイン間の寄生容量が低減し、高速動作
に適する。
ランジスタおよびその製造方法により、トンネル接合が
成長中断せずに形成できるので、接合界面における残留
不純物濃度が少なくなり、余剰電流が１桁以上減少す
る。本構造では、ソ−ス領域とドレイン領域は垂直方向
の重なりがなく、プレ−ナ構造となっている。その結
果、ソ−ス・ドレイン間の寄生容量が低減し、高速動作
に適する。
【００３０】なお、本構造でも第４の半導体層はトンネ
ル接合の形成に関わらないので、必ずしも縮退している
必要はない。また、第２の半導体はその側壁において第
４の半導体層と接しているが、その接合面積は、第２の
半導体と第３の半導体からなるトンネル接合の面積に比
し、著しく小さいので、その影響は無視できる。
ル接合の形成に関わらないので、必ずしも縮退している
必要はない。また、第２の半導体はその側壁において第
４の半導体層と接しているが、その接合面積は、第２の
半導体と第３の半導体からなるトンネル接合の面積に比
し、著しく小さいので、その影響は無視できる。
【００３１】以上の本発明の実施例１および２では、用
いた半導体材料としてＧａＡｓしか示さなかったが、こ
れらの層はＳｉ、Ｇｅ、ＩｎＰ、ＩｎＧａＡｓ、ＧａＳ
ｂ、ＩｎＡｓなど他の半導体でも本発明が適用できるこ
とは明らかである。
いた半導体材料としてＧａＡｓしか示さなかったが、こ
れらの層はＳｉ、Ｇｅ、ＩｎＰ、ＩｎＧａＡｓ、ＧａＳ
ｂ、ＩｎＡｓなど他の半導体でも本発明が適用できるこ
とは明らかである。
【００３２】また、ここでは絶縁層としてＡｌＧａＡｓ
を用いたが、ＳｉＯ2やＳｉ3Ｎ4、ＡｌＮなどの他の絶
縁体や、第３および第４の半導体よりも禁止帯幅が広い
半導体材料(例えば、Ｓｉに対しＧａＰ、ＩｎＧａＡｓ
に対しＩｎＡｌＡｓやＩｎＰ、ＧａＳｂやＩｎＡｓに対
しＡｌＧａＳｂなど)であっても良い。
を用いたが、ＳｉＯ2やＳｉ3Ｎ4、ＡｌＮなどの他の絶
縁体や、第３および第４の半導体よりも禁止帯幅が広い
半導体材料(例えば、Ｓｉに対しＧａＰ、ＩｎＧａＡｓ
に対しＩｎＡｌＡｓやＩｎＰ、ＧａＳｂやＩｎＡｓに対
しＡｌＧａＳｂなど)であっても良い。
【００３３】
【発明の効果】本発明のトンネルトランジスタおよびそ
の製造方法では、トンネル接合の界面が再成長界面にな
らないので、トンネル接合における残留不純物が少なく
なる。その結果、良質の接合界面が得られ、その負性抵
抗特性が向上し、機能素子としての応用範囲が広がる。
の製造方法では、トンネル接合の界面が再成長界面にな
らないので、トンネル接合における残留不純物が少なく
なる。その結果、良質の接合界面が得られ、その負性抵
抗特性が向上し、機能素子としての応用範囲が広がる。
【図１】本発明の第１の実施例のトンネルトランジスタ
の構造模式図である。
の構造模式図である。
【図２】本発明の第２の実施例のトンネルトランジスタ
の構造模式図である。
の構造模式図である。
【図３】従来のトンネルトランジスタの構造模式図であ
る。
る。
１ 基板 ２ 第１の半導体 ３ 分離層 ４ 第２の半導体 ５ 第３の半導体 ６ 第４の半導体 ７ 絶縁層 ８ ゲ−ト電極 ９ ソ−ス電極 １０ ドレイン電極
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F003 AP05 BH05 BH12 BH18 BM01 BM02 BM03 BN07 BP32 BZ02 5F040 DA01 DA12 DC01 DC03 DC04 EA00 EB11 EB12 5F110 AA02 AA04 AA30 BB13 BB20 CC01 CC09 DD01 DD11 EE03 EE43 FF01 FF02 FF03 FF29 GG02 GG03 GG04 GG44 HJ06 HK01 HK02 HK06 HK21
Claims (13)
- 【請求項１】 基板上に、一導電型を有する第１の半導
体と、低不純物濃度の半導体からなる分離層と、前記第
１の半導体と反対の導電型を有し縮退した第２の半導体
と、前記第１の半導体と同一の導電型を有する縮退した
第３の半導体からなる積層構造と、前記第１の半導体か
ら第３の半導体の露出表面に第１の半導体と同一導電型
を有する第４の半導体と、前記第３および第４の半導体
よりも禁止帯幅が広い材料からなる絶縁層と、前記絶縁
層上の電極と、前記第１の半導体と第２の半導体にそれ
ぞれオーミック接合を形成する１対の電極とを有するこ
とを特徴とするトンネルトランジスタ。 - 【請求項２】 前記低不純物濃度の半導体からなる分離
層は、アンドーブＧａＡｓであることを特徴とする請求
項１記載のトンネルトランジスタ。 - 【請求項３】 前記第１ないし第４の半導体は、ＧａＡ
ｓ，Ｓｉ，Ｇｅ，ＩｎＰ，ＩｎＧａＡｓ，ＧａＳｂ，お
よびＩｎＡｓの中から選択された一の材料であることを
特徴とする請求項１記載のトンネルトランジスタ。 - 【請求項４】 前記絶縁層は、ＡｌＧａＡｓ，Ｓｉ
Ｏ2，Ｓｉ3Ｎ4およびＡｌＮ中から選択された一の材料
であることを特徴とする請求項１記載のトンネルトラン
ジスタ。 - 【請求項５】 前記第３および第４の半導体よりも禁止
帯幅が広い材料からなる前記絶縁層は、Ｓｉに対しはＧ
ａＰ、ＩｎＧａＡｓに対しはＩｎＡｌＡｓ又はＩｎＰ、
ＧａＳｂ又はＩｎＡｓに対しはＡｌＧａＳｂであること
を特徴とする請求項１記載のトンネルトランジスタ。 - 【請求項６】 基板は半絶縁性ＧａＡｓ、第１の半導体
２はｎ+−ＧａＡｓ、分離層３はアンド−プＧａＡｓ、
第２の半導体４はｐ+−ＧａＡｓ、第３の半導体５はｎ+
−ＧａＡｓ、第４の半導体６はｎ−ＧａＡｓ、絶縁層７
はアンド−プＡｌ0.3Ｇａ0.7Ａｓであることを特徴とす
る請求項１記載のトンネルトランジスタ。 - 【請求項７】 少なくとも表面が絶縁性の基板上に、選
択的に形成された一導電型を有する第１の半導体と、前
記基板上の第１の半導体と異なる位置に選択的に形成さ
れた、前記第１の半導体と反対の導電型を有し縮退した
第２の半導体と前記第１の半導体と同一の導電型を有す
る第３の半導体からなる積層構造と、前記第１および第
３の半導体表面の少なくとも一部に接し、かつ前記第１
の半導体と同一の導電型を有する第４の半導体と、前記
第４の半導体上の、前記第３および第４の半導体よりも
禁止帯幅が広い材料からなる絶縁層と、前記絶縁層上の
電極と、前記第１の半導体と第２の半導体にそれぞれオ
ーミック接合を形成する１対の電極と、を有することを
特徴とするトンネルトランジスタ。 - 【請求項８】 前記第１ないし第４の半導体は、ＧａＡ
ｓ，Ｓｉ，Ｇｅ，ＩｎＰ，ＩｎＧａＡｓ，ＧａＳｂ，お
よびＩｎＡｓの中から選択された一の材料であることを
特徴とする請求項７記載のトンネルトランジスタ。 - 【請求項９】 前記絶縁層は、ＡｌＧａＡｓ，Ｓｉ
Ｏ2，Ｓｉ3Ｎ4およびＡｌＮ中から選択された一の材料
であることを特徴とする請求項７記載のトンネルトラン
ジスタ。 - 【請求項１０】 前記第３および第４の半導体よりも禁
止帯幅が広い材料からなる前記絶縁層は、Ｓｉに対しは
ＧａＰ、ＩｎＧａＡｓに対しはＩｎＡｌＡｓ又はＩｎ
Ｐ、ＧａＳｂ又はＩｎＡｓに対しはＡｌＧａＳｂである
ことを特徴とする請求項７記載のトンネルトランジス
タ。 - 【請求項１１】 基板は半絶縁性ＧａＡｓ、第１の半導
体はｎ+−ＧａＡｓ、第２の半導体はｐ+−ＧａＡｓ、第
３の半導体はｎ+−ＧａＡｓ、第４の半導体はｎ−Ｇａ
Ａｓ、絶縁層はアンド−プＡｌ0.3Ｇａ0.7Ａｓであるこ
とを特徴とする請求項７記載のトンネルトランジスタ。 - 【請求項１２】 基板上に、一導電型を有する第１の半
導体と、低不純物濃度の半導体からなる分離層と、前記
第１の半導体と反対の導電型を有し縮退した第２の半導
体と、前記第１の半導体と同一の導電型を有する縮退し
た第３の半導体とを積層する工程と、前記第１の半導体
と前記分離層と前記第２および第３の半導体の側壁を露
出させる工程と、露出された表面に、第１の半導体と同
一導電型を有する第４の半導体と、前記第３および第４
の半導体よりも禁止帯幅が広い材料からなる絶縁層と、
前記絶縁層上の電極とを形成する工程と、前記第１の半
導体と第２の半導体にそれぞれオーミック接合を形成す
る１対の電極を形成する工程と、を含むことを特徴とす
るトンネルトランジスタの製造方法。 - 【請求項１３】 少なくとも表面が絶縁性の基板上に、
一導電型を有する第１の半導体を選択的に形成する工程
と、前記第１の半導体と反対の導電型を有し縮退した第
２の半導体と前記第１の半導体と同一の導電型を有する
第３の半導体からなる積層構造を前記第１の半導体の形
成場所と異なる位置に選択的に形成する工程と、前記第
１および第３の半導体表面の少なくとも一部に接し、か
つ前記第１の半導体と同一の導電型を有する第４の半導
体を形成する工程と、前記第４の半導体上に前記第３お
よび第４の半導体よりも禁止帯幅が広い材料からなる絶
縁層と、前記絶縁層上の電極とを形成する工程と、前記
第１の半導体と第２の半導体にそれぞれオーミック接合
を形成する１対の電極を形成する工程と、を含むことを
特徴とするトンネルトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17181499A JP3446664B2 (ja) | 1999-06-18 | 1999-06-18 | トンネルトランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17181499A JP3446664B2 (ja) | 1999-06-18 | 1999-06-18 | トンネルトランジスタおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001007324A true JP2001007324A (ja) | 2001-01-12 |
| JP3446664B2 JP3446664B2 (ja) | 2003-09-16 |
Family
ID=15930236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17181499A Expired - Fee Related JP3446664B2 (ja) | 1999-06-18 | 1999-06-18 | トンネルトランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3446664B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009012276A2 (en) * | 2007-07-16 | 2009-01-22 | International Business Machines Corporation | Asymmetric field effect transistor structure and method |
| US7843016B2 (en) | 2007-07-16 | 2010-11-30 | International Business Machines Corporation | Asymmetric field effect transistor structure and method |
| KR101057189B1 (ko) | 2008-11-12 | 2011-08-16 | 주식회사 하이닉스반도체 | 단채널 효과를 억제하는 트랜지스터 및 그 제조방법 |
| JP2017175140A (ja) * | 2009-10-30 | 2017-09-28 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| CN109390394A (zh) * | 2017-08-03 | 2019-02-26 | 联华电子股份有限公司 | 穿隧场效晶体管及其制作方法 |
-
1999
- 1999-06-18 JP JP17181499A patent/JP3446664B2/ja not_active Expired - Fee Related
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009012276A2 (en) * | 2007-07-16 | 2009-01-22 | International Business Machines Corporation | Asymmetric field effect transistor structure and method |
| WO2009012276A3 (en) * | 2007-07-16 | 2009-03-26 | Ibm | Asymmetric field effect transistor structure and method |
| US7843016B2 (en) | 2007-07-16 | 2010-11-30 | International Business Machines Corporation | Asymmetric field effect transistor structure and method |
| US7915670B2 (en) | 2007-07-16 | 2011-03-29 | International Business Machines Corporation | Asymmetric field effect transistor structure and method |
| US8053314B2 (en) | 2007-07-16 | 2011-11-08 | International Business Machines Corporation | Asymmetric field effect transistor structure and method |
| US8288806B2 (en) | 2007-07-16 | 2012-10-16 | International Business Machines Corporation | Asymmetric field effect transistor structure and method |
| KR101057189B1 (ko) | 2008-11-12 | 2011-08-16 | 주식회사 하이닉스반도체 | 단채널 효과를 억제하는 트랜지스터 및 그 제조방법 |
| US8703564B2 (en) | 2008-11-12 | 2014-04-22 | SK Hynix Inc. | Method for manufacturing a transistor for preventing or reducing short channel effect |
| JP2017175140A (ja) * | 2009-10-30 | 2017-09-28 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| CN109390394A (zh) * | 2017-08-03 | 2019-02-26 | 联华电子股份有限公司 | 穿隧场效晶体管及其制作方法 |
| CN109390394B (zh) * | 2017-08-03 | 2022-08-02 | 联华电子股份有限公司 | 穿隧场效晶体管及其制作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3446664B2 (ja) | 2003-09-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4958201A (en) | Resonant tunneling minority carrier transistor | |
| US5798540A (en) | Electronic devices with InAlAsSb/AlSb barrier | |
| JPH0435904B2 (ja) | ||
| JP3376078B2 (ja) | 高電子移動度トランジスタ | |
| JP3177951B2 (ja) | 電界効果トランジスタおよびその製造方法 | |
| JPH03108339A (ja) | ヘテロ接合バイポーラトランジスタおよびその製造方法 | |
| JP3446664B2 (ja) | トンネルトランジスタおよびその製造方法 | |
| EP0602671B1 (en) | Heterojunction field effect transistor having an improved transistor characteristic | |
| JP2701583B2 (ja) | トンネルトランジスタ及びその製造方法 | |
| US7705377B2 (en) | Field effect transistor comprising compound semiconductor | |
| JPH088360B2 (ja) | トンネルトランジスタおよびその製造方法 | |
| JP3230503B2 (ja) | トンネルトランジスタとその製造方法 | |
| JP2817726B2 (ja) | トンネルトランジスタ及びその製造方法 | |
| JP2001332565A (ja) | 負性微分抵抗素子およびその製造方法 | |
| JPH0684959A (ja) | 高電子移動度電界効果半導体装置 | |
| JP2658934B2 (ja) | トンネルトランジスタ | |
| JPH1168087A (ja) | 共鳴トンネルトランジスタおよびその製造方法 | |
| JPH028450B2 (ja) | ||
| JPH09102600A (ja) | 電界効果トランジスタ，及びその製造方法 | |
| EP0817276A1 (en) | Semiconductor device and production method therefor | |
| JPH07297408A (ja) | トンネルトランジスタおよびその製造方法 | |
| JP2778447B2 (ja) | トンネルトランジスタおよびその製造方法 | |
| JPH06151469A (ja) | 化合物半導体装置 | |
| JPH10107274A (ja) | トンネルトランジスタ及びその製造方法 | |
| JP3323008B2 (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070704 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080704 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090704 Year of fee payment: 6 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313114 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090704 Year of fee payment: 6 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100704 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110704 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110704 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120704 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120704 Year of fee payment: 9 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120704 Year of fee payment: 9 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120704 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130704 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |