JPH03108339A - ヘテロ接合バイポーラトランジスタおよびその製造方法 - Google Patents
ヘテロ接合バイポーラトランジスタおよびその製造方法Info
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- JPH03108339A JPH03108339A JP24509789A JP24509789A JPH03108339A JP H03108339 A JPH03108339 A JP H03108339A JP 24509789 A JP24509789 A JP 24509789A JP 24509789 A JP24509789 A JP 24509789A JP H03108339 A JPH03108339 A JP H03108339A
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Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、ヘテロ接合パイポーラトレンジスタに係り、
特にベース、コレクタ間容量を低減したトランジスタ及
びその製造方法に関する。
特にベース、コレクタ間容量を低減したトランジスタ及
びその製造方法に関する。
従来、ベース、コレクタ間の容量を低減した構造のヘテ
ロ接合バイポーラトランジスタには、例えば、第５図に
示すものがある。これは、特開昭６２−２２６６６５に
記載されているもので、ベース電極が形成されている外
部ベース（ベース層の真性領域以外の領域）下のコレク
タ層に酸素や水素をイオン注入し、高抵抗化する。この
ことによりベース、コレクタ間の容量を低減する技術で
ある。
ロ接合バイポーラトランジスタには、例えば、第５図に
示すものがある。これは、特開昭６２−２２６６６５に
記載されているもので、ベース電極が形成されている外
部ベース（ベース層の真性領域以外の領域）下のコレク
タ層に酸素や水素をイオン注入し、高抵抗化する。この
ことによりベース、コレクタ間の容量を低減する技術で
ある。
【発明が解決しようとする課題】
上記従来技術はイオン注入を外部ベース層を通して行う
ので外部ベース層の抵抗の増大や、熱工程により高抵抗
化したイオン注入層の抵抗が減少するなどの問題があっ
た。また、ＧａＡｓの比誘電率は１３．１と大きいため
容量の低減効果についても小さいものとなっていた。さ
らに、イオン注入された高抵抗層の厚さがコレクタ層の
厚さ程度に制限されることから容量の低減効果にも限界
があった。 本発明はイオン注入を行なわずにベース、コレクタ間の
容量を低減できる構造およびその製造方法を与えること
を目的とする。
ので外部ベース層の抵抗の増大や、熱工程により高抵抗
化したイオン注入層の抵抗が減少するなどの問題があっ
た。また、ＧａＡｓの比誘電率は１３．１と大きいため
容量の低減効果についても小さいものとなっていた。さ
らに、イオン注入された高抵抗層の厚さがコレクタ層の
厚さ程度に制限されることから容量の低減効果にも限界
があった。 本発明はイオン注入を行なわずにベース、コレクタ間の
容量を低減できる構造およびその製造方法を与えること
を目的とする。
【課題を解決するための手段１
上記目的を達成するために、本発明による第１のヘテロ
接合バイポーラトランジスタにおいて。 半導体基板上に形成されたコレクタ領域と、該コレクタ
領域上に形成されたベース領域と、該ベース領域上に形
成されたエミッタ領域を備え、上記ベース領域は上記コ
レクタ領域より外部ベース領域分だけ広い構造のヘテロ
接合バイポーラトランジスタにおいて、少なくとも上記
外部ベース領域の上記半導体基板側面および上記コレク
タ層の側面が該コレクタ領域の構成材料より誘電率の小
さい絶縁物で覆われていることを特徴とする。 本発明による第２のヘテロ接合バイポーラトランジスタ
は、本発明による第１のヘテロ接合バイポーラトランジ
スタにおいて、上記コレクタ領域と上記半導体基板の間
に上記コレクタ領域が雌型なるサブコレクタ領域を挾む
ことにより上記外部ベース領域と上記半導体基板との距
離を大きくしていることを特徴とする。 本発明による第３のヘテロ接合バイポーラトランジスタ
は１本発明による第１または第２のヘテロ接合バイポー
ラトランジスタにおいて、上記外部ベース領域および上
記半導体基板の対向面には各々第１および第２のエツチ
ングストッパ層が形成されており、上記Ｉ！縁物はこれ
らのストッパ層の必要部分に形成されていることを特徴
とする。 本発明による第４のヘテロ接合バイポーラトランジスタ
は、本発明による第３のヘテロ接合バイポーラトランジ
スタにおいて、上記第１および第２のエツチングストッ
パ層で挾まれた領域が上記絶縁物で埋め込まれているこ
とを特徴とする。 本発明による第５のヘテロ接合バイポーラトランジスタ
は、本発明による第３のヘテロ接合バイポーラトランジ
スタにおいて、上記第１および第２のエツチングストッ
パ層で挾まれた領域の上記外部ベース領域端部側は一部
分の隙間を残して側壁でほとんど覆われた空間領域を形
成しており、該空間領域はその内壁を完全に覆った上記
絶縁物の薄膜と該薄膜で囲まれた空洞から成り、かつ該
空洞は１０Ｔｏｒｒ以下の真空または不活性ガスで満た
されていることを特徴とする。 また、本発明による第３のヘテロ接合バイポーラトラン
ジスタにおいては、第２のエツチングストッパ層の厚さ
は５０ｎｍ〜２５０ｎｍであることを特徴とする。また
、第１のエツチングストッパ層および第２下層のエツチ
ングストッパ層としてＩｎまたはＡＱまたはＳｂまたは
ＰまたはＧａまたはＡｓを含む化合物半導体を用いてい
ることを特徴とする。また、第１のエツチングストッパ
層および第２のエツチングストッパ層のＩｎ組成。 ＡＱ組成、Ｓｂ組成、Ｐ組成が、それぞれ０．０１から
０．３の間であることを特徴とする。 また、上記絶縁物はＳｉＯ２、ＳｉＮ、ＰＳＧ、塗布絶
縁物が選ばれ、少なくとも１種を含むことを特徴とする
。 本発明による第１のヘテロ接合バイポーラトランジスタ
の製造方法においては、半導体基板上に第１のエツチン
グストッパ層を形成する工程と。 該第１のエツチングストッパ層上にコレクタ層を形成す
る工程と、該コレクタ層上に第２のエツチングストッパ
層を形成する工程と、該第２のエツチングストッパ層上
にベース層を形成する工程と、該ベース層上にエミッタ
層を形成する工程と、上記第１および第２のエツチング
ストッパ層に挾まれたコレクタ層の所定の領域を除去し
てコレクタ領域を形成する工程と上記コレクタ層を除去
した領域に面した層の表面を上記コレクタ層の構成材料
より誘電率の小さい絶縁物で覆う工程を有することを特
徴とする特 本発明による第２のヘテロ接合バイポーラトランジスタ
の製造方法においては、本発明による第１のヘテロ接合
バイポーラトランジスタの製造方法において、上記第１
のエツチングストッパ層とコレクタ層の形成工程の間に
、サブコレクタ層形成工程を有し、かつ上記コレクタ領
域形成工程において外サブコレクタ層の所定領域を除去
することを特徴とする。 本発明による第３のヘテロ接合バイポーラトランジスタ
の製造方法においては、本発明による第１のヘテロ接合
バイポーラトランジスタの製造方法において、上記コレ
クタ層およびサブコレクタ層の除去領域を上記絶縁物で
覆う工程を有し、外被覆工程は上記絶縁物を埋めるもの
であることを特徴とする。 本発明による第４のヘテロ接合バイポーラトランジスタ
の製造方法においては１本発明による第１のヘテロ接合
バイポーラトランジスタの製造方法において、上記第１
および第２のエッチングス暫パ層で挾まれた領域の上記
外部ベース領域端部側に一部分の隙間を残して側壁を形
成する工程と、上記第１および第２のエツチングストッ
パ層に挾まれたコレクタ層の所定の領域を側壁を残して
除去しコレクタ領域および空間領域を形成する工程と、
該空間領域をその内壁を上記絶縁物の薄膜で完全に覆い
、該薄膜により内部が１０ Ｔｏｒｒ以下の・真空また
は不活性ガスで満たされた空洞を形成する工程を有する
ことを特徴とする。 【作用】 本発明によるヘテロ接合バイポーラトランジスタにおい
ては、製造段階でのイオン注入を行なわないため、ベー
ス抵抗の増大や熱工程による不安定性およびイオン注入
に伴う欠陥によるリーク電流がない、また、外部ベース
下の領域を比誘電率の小さい材料、例えばＳｉＯ□を用
いた場合、高抵抗化したＧａＡｇに比べその比誘電率は
３分の１以下と小さくできること、さらに、サブコレク
タにより外部ベース、半導体基板間の距離を大きくとれ
、外部ベース、コレクタ間の容量を約５分の１に小さく
することが可能となる。また、絶縁物で覆うことにより
、素子表面を汚れ等から保護すると同時に、物理的強度
も増すことができる。さらに、第２のエツチングストッ
パ層を空乏層厚程度に厚くすることにより、外部ベース
層に対する物理的力に対し十分な強度を保つことができ
る。
接合バイポーラトランジスタにおいて。 半導体基板上に形成されたコレクタ領域と、該コレクタ
領域上に形成されたベース領域と、該ベース領域上に形
成されたエミッタ領域を備え、上記ベース領域は上記コ
レクタ領域より外部ベース領域分だけ広い構造のヘテロ
接合バイポーラトランジスタにおいて、少なくとも上記
外部ベース領域の上記半導体基板側面および上記コレク
タ層の側面が該コレクタ領域の構成材料より誘電率の小
さい絶縁物で覆われていることを特徴とする。 本発明による第２のヘテロ接合バイポーラトランジスタ
は、本発明による第１のヘテロ接合バイポーラトランジ
スタにおいて、上記コレクタ領域と上記半導体基板の間
に上記コレクタ領域が雌型なるサブコレクタ領域を挾む
ことにより上記外部ベース領域と上記半導体基板との距
離を大きくしていることを特徴とする。 本発明による第３のヘテロ接合バイポーラトランジスタ
は１本発明による第１または第２のヘテロ接合バイポー
ラトランジスタにおいて、上記外部ベース領域および上
記半導体基板の対向面には各々第１および第２のエツチ
ングストッパ層が形成されており、上記Ｉ！縁物はこれ
らのストッパ層の必要部分に形成されていることを特徴
とする。 本発明による第４のヘテロ接合バイポーラトランジスタ
は、本発明による第３のヘテロ接合バイポーラトランジ
スタにおいて、上記第１および第２のエツチングストッ
パ層で挾まれた領域が上記絶縁物で埋め込まれているこ
とを特徴とする。 本発明による第５のヘテロ接合バイポーラトランジスタ
は、本発明による第３のヘテロ接合バイポーラトランジ
スタにおいて、上記第１および第２のエツチングストッ
パ層で挾まれた領域の上記外部ベース領域端部側は一部
分の隙間を残して側壁でほとんど覆われた空間領域を形
成しており、該空間領域はその内壁を完全に覆った上記
絶縁物の薄膜と該薄膜で囲まれた空洞から成り、かつ該
空洞は１０Ｔｏｒｒ以下の真空または不活性ガスで満た
されていることを特徴とする。 また、本発明による第３のヘテロ接合バイポーラトラン
ジスタにおいては、第２のエツチングストッパ層の厚さ
は５０ｎｍ〜２５０ｎｍであることを特徴とする。また
、第１のエツチングストッパ層および第２下層のエツチ
ングストッパ層としてＩｎまたはＡＱまたはＳｂまたは
ＰまたはＧａまたはＡｓを含む化合物半導体を用いてい
ることを特徴とする。また、第１のエツチングストッパ
層および第２のエツチングストッパ層のＩｎ組成。 ＡＱ組成、Ｓｂ組成、Ｐ組成が、それぞれ０．０１から
０．３の間であることを特徴とする。 また、上記絶縁物はＳｉＯ２、ＳｉＮ、ＰＳＧ、塗布絶
縁物が選ばれ、少なくとも１種を含むことを特徴とする
。 本発明による第１のヘテロ接合バイポーラトランジスタ
の製造方法においては、半導体基板上に第１のエツチン
グストッパ層を形成する工程と。 該第１のエツチングストッパ層上にコレクタ層を形成す
る工程と、該コレクタ層上に第２のエツチングストッパ
層を形成する工程と、該第２のエツチングストッパ層上
にベース層を形成する工程と、該ベース層上にエミッタ
層を形成する工程と、上記第１および第２のエツチング
ストッパ層に挾まれたコレクタ層の所定の領域を除去し
てコレクタ領域を形成する工程と上記コレクタ層を除去
した領域に面した層の表面を上記コレクタ層の構成材料
より誘電率の小さい絶縁物で覆う工程を有することを特
徴とする特 本発明による第２のヘテロ接合バイポーラトランジスタ
の製造方法においては、本発明による第１のヘテロ接合
バイポーラトランジスタの製造方法において、上記第１
のエツチングストッパ層とコレクタ層の形成工程の間に
、サブコレクタ層形成工程を有し、かつ上記コレクタ領
域形成工程において外サブコレクタ層の所定領域を除去
することを特徴とする。 本発明による第３のヘテロ接合バイポーラトランジスタ
の製造方法においては、本発明による第１のヘテロ接合
バイポーラトランジスタの製造方法において、上記コレ
クタ層およびサブコレクタ層の除去領域を上記絶縁物で
覆う工程を有し、外被覆工程は上記絶縁物を埋めるもの
であることを特徴とする。 本発明による第４のヘテロ接合バイポーラトランジスタ
の製造方法においては１本発明による第１のヘテロ接合
バイポーラトランジスタの製造方法において、上記第１
および第２のエッチングス暫パ層で挾まれた領域の上記
外部ベース領域端部側に一部分の隙間を残して側壁を形
成する工程と、上記第１および第２のエツチングストッ
パ層に挾まれたコレクタ層の所定の領域を側壁を残して
除去しコレクタ領域および空間領域を形成する工程と、
該空間領域をその内壁を上記絶縁物の薄膜で完全に覆い
、該薄膜により内部が１０ Ｔｏｒｒ以下の・真空また
は不活性ガスで満たされた空洞を形成する工程を有する
ことを特徴とする。 【作用】 本発明によるヘテロ接合バイポーラトランジスタにおい
ては、製造段階でのイオン注入を行なわないため、ベー
ス抵抗の増大や熱工程による不安定性およびイオン注入
に伴う欠陥によるリーク電流がない、また、外部ベース
下の領域を比誘電率の小さい材料、例えばＳｉＯ□を用
いた場合、高抵抗化したＧａＡｇに比べその比誘電率は
３分の１以下と小さくできること、さらに、サブコレク
タにより外部ベース、半導体基板間の距離を大きくとれ
、外部ベース、コレクタ間の容量を約５分の１に小さく
することが可能となる。また、絶縁物で覆うことにより
、素子表面を汚れ等から保護すると同時に、物理的強度
も増すことができる。さらに、第２のエツチングストッ
パ層を空乏層厚程度に厚くすることにより、外部ベース
層に対する物理的力に対し十分な強度を保つことができ
る。
以下に本発明の実施例を第１図〜第４図により説明する
。 実施例１ 第１図は、エミッタ、ベース間にＡＱＧａＡｓ／ＧａＡ
ｓヘテロ接合を用いたヘテロ接合バイポーラトランジス
タの構造図である。また、第２図（ａ）〜第２図へ）は
、第１図に示した構造の素子の製造工程を示したもので
ある。半絶縁性ＧａＡｓ基板１上にｎ型ＧａＡｓサブコ
レクタ層２（膜厚４００ｎｍ、 ドーピングＳ ｉ ：
３ Ｘ １０”ｃ＋ｍ−３） 。 エツチングストッパ層となるｎ型ＩｎＧａＡｓ層または
ｎ型ＡＱＧａＡｓ層３．ｎ型ＧａＡｓサブコレクタ層４
（膜厚２００ｎｍ、ドーピングＳｉ ： ３Ｘ４００ｎ
ｍ、ドーピングＳ ｉ ： ５ Ｘ １０”ｃｍ−”）
。 エツチングストッパ層となるｎ型ＩｎＧａＡｓ層または
ｎ型ＡＱＧａＡｓ層６ｙＰ型ＧａＡｓベース層７（膜厚
１１００ｎ、ドーピングＢｅ：２Ｘ１０１ｇｃｍ−”）
、 ｎ型ＡＱＧａＡｓエミッタ層８（膜厚２００ｎｍ
、 ドーピングＳ ｉ ： ５ Ｘ １０１７Ｃｍ−”
） 。 ｎ型ＧａＡｓキ’ｒツブ層９（膜厚２００ｎｍ、ドーピ
ングＳ ｉ ： ３ Ｘ １０”ｃｍ−３）を順次ＭＢ
Ｅ法により結晶成長する（第２図（、））、エツチング
ストッパ層３の膜厚は５ｎｍ〜２０ｎｍの範囲とし、こ
こでは１０ｎｍとした。また、エツチングストッパ層３
のドーピング濃度はＳｉを５ Ｘ １０”ｃｍ−’とし
た。また、エツチングストッパ層６の膜厚は５ｎｍ〜２
５０ｎｍの範囲とし。 ここでは２００ｎｍとした。また、ドーピング濃度はＳ
ｉを５ Ｘ １０”ｃｍ−’とした。Ｉｎ、ＡＱの組成
はエツチングストッパ層３、エツチングストッパ層６と
もに０．０１〜０．３０の範囲とし、ここでは、０．０
５とした。 次にエミッタ電極用金属１０を堆積し、絶縁膜またはホ
トレジストをマスクに金属膜１０をミリングで除去し、
さらにドライエツチングおよびウェットエツチングによ
りｎ型Ｇ ａ Ａ ｓキャップＨ９、ｎ型ＡＱＧａＡｓ
エミッタ層８を除去する（第２図（ｂ））。 次に絶縁膜を堆積し、異方性エツチングにより側壁１１
を形成する。全面にベース電極用金属１２を蒸着し、エ
ミッタ上にのったベース電極用金属を除去した後、絶縁
膜をマスクにベース領域以外のベース電極を除去し、さ
らにコレクタ層５の表面が表れるまでベース層７および
エツチングストッパ層６を除去する。再びＩ＠縁膜を堆
積し異方性ドライエツチングを行うことにより、ベース
層の側面を絶縁膜で覆うように側壁１３を形成する（第
２図（Ｃ））。 次に、ＧａＡｓがエツチングされ、かつＡＱＧａＡｓ、
ＩｎＧａＡｓがエツチングされない塩素化合物ガスを用
いた反応性イオンエツチングによりエツチングストッパ
層３を露出させ、さらにオ、−バーエツチングすること
により外部ベース下の二つのエツチングストッパ層に挾
まれた領域を除去する（第２図（ｄ））。 次にエツチングされた外部ベース下の領域をプラズマＣ
ＶＤ法または光ＣＶＤ法または塗布法による絶縁膜で埋
め込む、ここでは、プラズマＣＶＤ法によりＳｉｎ、１
４を５０ｎｍ堆積した後、液体状のＳｉｎ、１５を塗布
法により埋込んだ（第２図（ｅ））、次に、全面を異方
性ドライエツチングすることにより外部ベース下には絶
縁膜を残しながら、それ以外の領域の絶縁膜を除去する
（第２図（ｆ））。最後にコレクタ電極の形成領域のエ
ツチングストッパ層３を除去後、リフトオフによりコレ
クタ電極１６を形成し第１図の素子が完成する（第２図
（ｇ））。この本発明によるヘテロ接合バイポーラトラ
ンジスタでは、従来のイオン注入によりＧａＡｓを高抵
抗化した場合に比べ、外部ベース、コレクタ間の容量を
約５分の１に小さくすることが可能である。 また、この構造は別の材料を用いて形成するこｔができ
る０例えば、エミッタ、ベース間にＩｎＡΩＡｓ／Ｉｎ
ＧａＡｓヘテロ接合を用いても良い、この場合の素子構
造は、第１図において、１〜９で示される材料を下記の
材料に置き換えたものである。また、その製造方法は第
２図（ａ）〜第２図（ｅ）において、１〜９で示される
材料を下記の材料に置き換えたものである。 に半絶縁性ＩｎＰ基板、２：ｎ型ＩｎＧａＡｓサブコレ
クタ層（膜厚４００ｎｍ、 ドーピングＳｉ： ２ Ｘ
Ｉ Ｑ”ｃｍ−’） 、 ３ ：エッチングストツパ
層となるｎ型ＩｎＡＱＧａＡｓ層（膜厚１０ｎｍ、ドー
ピングＳｉ ： ２Ｘ１０”ａｍ−’）、４ ： ｎ型
ＩｎＧａＡｓサブコレクタ層（膜厚２００ｎｍ、 ドー
ピングＳ ｉ ： ２Ｘ１０”ａｍ−”） 、 ５ ：
アンドープＩｎＧａＡｓコレクタ層（膜厚４００ｎｍ）
。 ６：エツチングストッパ層となるｎ型 ＩｎＡｆｉＱａＡＢ層（膜厚２００ｎｍ、ドーピングＳ
ｉ ： ５Ｘ１０”ｃｍ−３）、７ ： ｐ型ＩｎＧａ
Ａｓベース層（膜厚１１００ｎ、ドーピングＢｅ ：
２Ｘ１０１″ｃｍ−’） 、 ８ ： ｎ型ＩｎＡＱＡ
ｓエミッタ層（膜厚２００ｎｍ、ドーピングＳｉ：５Ｘ
１０１７ａｍ−’） 、 ９ ： ｎ型Ｉ ｎ Ｇ ａ
Ａ ｓキャップ層（膜厚２００ ｎ ｍ 、ドーピン
グＳ ｉ ： ２ Ｘ １０”ａｍ−’）なお、エツチ
ングストッパ層ｎ型 ＩｎＧａＡＱＡｓ層３およびｎ型１ｎＧａＡＱＡｓ層６
のＡＱの組成は０．０５とした。上記のＩｎＡＱＡｓ／
ＩｎＧａＡｓヘテロ接合バイポーラトランジスタにおい
ても、容量の低減効果は実施例１のＡｎＧａＡｓ／Ｇａ
Ａｓヘテロ接合バイポーラトランジスタと同様、従来の
イオン注入によりコレクタ層のＩｎＧａＡｓを高抵抗化
した場合に比べ、外部ベース、コレクタ間の容量は約５
分の１に小さくすることが可能である。 実施例２ 第３図は、エミッタ、ベース間にＡＱＧａＡｓ／Ｇ ａ
Ａ ｓヘテロ接合を用いた本発明によるヘテロ接合バ
イポーラトランジスタの構造図である。また、第４図（
ａ）〜第４図＜’ｋ＞は、第３図に示した構造の素子の
製造工程を示したものである。半絶縁性ＧａＡｓ基板１
上にｎ型Ｇ ａ Ａ ｓサブコレラ５層２（膜厚４００
ｎｍ、ドーピングＳｉ：３ Ｘ １０”Ｃｍ−”） 、
エツチングストッパ層となるｎ型ＩｎＧａＡｓ層または
ｎ型ＡＱＧａＡｓ層３．ｎ型ＧａＡｇサブコレクタ層４
（膜厚２００ ｎ ｍ 、ドーピングＳｉ ： ３Ｘ１
０”ｃ＋ｓ−”）、ｎ型ＧａＡｓ：ルクタ層５（膜厚４
００ｎｍ、 ドーピングＳｉ：５ Ｘ １０”ａｍ−”
） 、エツチングストッパ層となるｎ型ＩｎＧａＡｓ層
またはｎ型ＡＱＧａＡｓ層６＋Ｐ型ＧａＡｓベース層７
（膜厚１１００ｎ、ドーピングＢｅ ： ２Ｘ１０”ｃ
ｍ−’）、ｎ型ＡＱＧａＡｓエミッタ層８（膜厚２００
ｎｍ、ドーピングＳｉ：５Ｘ １０”ｃｍ−”） 、
ｎ型Ｇ ａ Ａ ｓキーＹツブ層９（膜厚２００ｎｍ、
ドーピングＳ ｉ ： ３ Ｘ １０”ｃｍ−３）を
順次ＭＢＥ法により結晶成長する（第４図（ａ））。エ
ツチングストッパ層３の膜厚は５ｎｍ〜２０ｎｍの範囲
とし、ここでは１０ｎｍとした。また、エツチングスト
ッパ層３のドーピング濃度はＳｉを５ Ｘ １０”ｃｍ
−”とした。また、エツチングストッパ層６の膜厚は５
ｎｍ〜２５０ｎｍの範囲とし、ここでは２００ｎｍとし
た。また、ドーピング濃度はＳｉを５ Ｘ １０”ｃｍ
−’とした。Ｉｎ、ＡΩの組成はエツチングストッパ層
３、エツチングストッパ層６ともに０．０１〜０．３０
の範囲とし、ここでは、０．０５とした。 次にエミッタ電極用金属１０を堆積し、絶縁膜またはホ
トレジストをマスクに金属膜１０をミリングで除去し、
さらにドライエツチングおよびウェットエツチングによ
りｎ型ＧａＡｓキャップｙＩ９、ｎ型ＡＱＧａＡｓエミ
ッタ層８を除去する（第４図（ｂ））。 次に絶縁膜を堆積し、異方性エツチングにより側壁１１
を形成する。全面にベース電極用金属１２を蒸着し、エ
ミッタ上にのったベース電極用金属を除去した後、絶縁
膜をマスクにベース領域以外のベース電極を除去し、さ
らにベース層７゜エツチングストッパ層６、コレクタＭ
５およびサブコレクタ層の中間までエツチング除去する
。ここでは、サブコレクタ層を５０ｎｍエツチングした
。再び絶縁膜を堆積し異方性ドライエツチングを行うこ
とにより、ベース層、コレクタ層およびサブコレクタ層
の一部の側面を絶縁膜で覆うように側壁１３を形成する
（第４図（ｃ））。 次に、ＧａＡｓがエツチングされ、かつＡＱＧａＡｓ、
ＩｎＧａＡｓがエツチングされない塩素化合物ガスを用
いた反応性イオンエツチングによりエツチングストッパ
層３を露出させ、さらにオーバーエツチングすることに
より外部ベース下の二つのエツチングストッパ層に挾ま
れた領域を除去する（第４図（ｄ））。 次にエツチングされた外部ベース下の領域に面した半導
体表面を絶縁膜で覆うようにプラズマＣＶＤ法または光
ＣＶＤ法による絶縁膜１４の堆積を行う（第４図（ｅ）
）、ここでは、プラズマＣＶＤ法によりＳｉｏ２を２０
０ｎｍ堆積した。この時、外部ベース下には第４図（ｅ
）に示すようにＳｉＯ□で囲まれた空洞１７ができる。 この空洞部分の比誘電率は約１であり、空洞を比誘電率
が３．９であるＳｉｎ、で埋め込んだ場合に比べ、外部
ベース、コレクタ間容量は約３分の１以下に、従来のイ
オン注入を用いた高抵抗化による容量低減法に比べ約１
５分の１以下に低減できる０次に、全面を異方性ドライ
エツチングすることにより外部ベース下には絶縁膜及び
空洞を残しながら、それ以外の領域の絶縁膜を除去する
（第４図（ｆ））。 最後にコレクタ電極の形成領域のエツチングストッパ層
３を除去後、リフトオフによりコレクタ電極１６を形成
し第３図の素子が完成する（第４図（ｇ））。 また、この構造は別の材料を用いて形成することができ
る０例えば、エミッタ、ベース間にＩｎＡΩＡｓ／Ｉｎ
ＧａＡｓヘテロ接合を用いても良い、このＩｎＡＱＡｓ
／ＩｎＧａＡｓヘテロ接合バイポーラトランジスタにお
いても、容量の低減効果は実施例２のＡＵＧａＡｓ／Ｇ
ａＡｓヘテロ接合バイポーラトランジスタと同様、従来
のイオン注入によりコレクタ層のＩｎＧａＡｓを高抵抗
化した場合に比べ、外部ベース、コレクタ間の容量は約
１５分の１に小さくすることが可能である。
。 実施例１ 第１図は、エミッタ、ベース間にＡＱＧａＡｓ／ＧａＡ
ｓヘテロ接合を用いたヘテロ接合バイポーラトランジス
タの構造図である。また、第２図（ａ）〜第２図へ）は
、第１図に示した構造の素子の製造工程を示したもので
ある。半絶縁性ＧａＡｓ基板１上にｎ型ＧａＡｓサブコ
レクタ層２（膜厚４００ｎｍ、 ドーピングＳ ｉ ：
３ Ｘ １０”ｃ＋ｍ−３） 。 エツチングストッパ層となるｎ型ＩｎＧａＡｓ層または
ｎ型ＡＱＧａＡｓ層３．ｎ型ＧａＡｓサブコレクタ層４
（膜厚２００ｎｍ、ドーピングＳｉ ： ３Ｘ４００ｎ
ｍ、ドーピングＳ ｉ ： ５ Ｘ １０”ｃｍ−”）
。 エツチングストッパ層となるｎ型ＩｎＧａＡｓ層または
ｎ型ＡＱＧａＡｓ層６ｙＰ型ＧａＡｓベース層７（膜厚
１１００ｎ、ドーピングＢｅ：２Ｘ１０１ｇｃｍ−”）
、 ｎ型ＡＱＧａＡｓエミッタ層８（膜厚２００ｎｍ
、 ドーピングＳ ｉ ： ５ Ｘ １０１７Ｃｍ−”
） 。 ｎ型ＧａＡｓキ’ｒツブ層９（膜厚２００ｎｍ、ドーピ
ングＳ ｉ ： ３ Ｘ １０”ｃｍ−３）を順次ＭＢ
Ｅ法により結晶成長する（第２図（、））、エツチング
ストッパ層３の膜厚は５ｎｍ〜２０ｎｍの範囲とし、こ
こでは１０ｎｍとした。また、エツチングストッパ層３
のドーピング濃度はＳｉを５ Ｘ １０”ｃｍ−’とし
た。また、エツチングストッパ層６の膜厚は５ｎｍ〜２
５０ｎｍの範囲とし。 ここでは２００ｎｍとした。また、ドーピング濃度はＳ
ｉを５ Ｘ １０”ｃｍ−’とした。Ｉｎ、ＡＱの組成
はエツチングストッパ層３、エツチングストッパ層６と
もに０．０１〜０．３０の範囲とし、ここでは、０．０
５とした。 次にエミッタ電極用金属１０を堆積し、絶縁膜またはホ
トレジストをマスクに金属膜１０をミリングで除去し、
さらにドライエツチングおよびウェットエツチングによ
りｎ型Ｇ ａ Ａ ｓキャップＨ９、ｎ型ＡＱＧａＡｓ
エミッタ層８を除去する（第２図（ｂ））。 次に絶縁膜を堆積し、異方性エツチングにより側壁１１
を形成する。全面にベース電極用金属１２を蒸着し、エ
ミッタ上にのったベース電極用金属を除去した後、絶縁
膜をマスクにベース領域以外のベース電極を除去し、さ
らにコレクタ層５の表面が表れるまでベース層７および
エツチングストッパ層６を除去する。再びＩ＠縁膜を堆
積し異方性ドライエツチングを行うことにより、ベース
層の側面を絶縁膜で覆うように側壁１３を形成する（第
２図（Ｃ））。 次に、ＧａＡｓがエツチングされ、かつＡＱＧａＡｓ、
ＩｎＧａＡｓがエツチングされない塩素化合物ガスを用
いた反応性イオンエツチングによりエツチングストッパ
層３を露出させ、さらにオ、−バーエツチングすること
により外部ベース下の二つのエツチングストッパ層に挾
まれた領域を除去する（第２図（ｄ））。 次にエツチングされた外部ベース下の領域をプラズマＣ
ＶＤ法または光ＣＶＤ法または塗布法による絶縁膜で埋
め込む、ここでは、プラズマＣＶＤ法によりＳｉｎ、１
４を５０ｎｍ堆積した後、液体状のＳｉｎ、１５を塗布
法により埋込んだ（第２図（ｅ））、次に、全面を異方
性ドライエツチングすることにより外部ベース下には絶
縁膜を残しながら、それ以外の領域の絶縁膜を除去する
（第２図（ｆ））。最後にコレクタ電極の形成領域のエ
ツチングストッパ層３を除去後、リフトオフによりコレ
クタ電極１６を形成し第１図の素子が完成する（第２図
（ｇ））。この本発明によるヘテロ接合バイポーラトラ
ンジスタでは、従来のイオン注入によりＧａＡｓを高抵
抗化した場合に比べ、外部ベース、コレクタ間の容量を
約５分の１に小さくすることが可能である。 また、この構造は別の材料を用いて形成するこｔができ
る０例えば、エミッタ、ベース間にＩｎＡΩＡｓ／Ｉｎ
ＧａＡｓヘテロ接合を用いても良い、この場合の素子構
造は、第１図において、１〜９で示される材料を下記の
材料に置き換えたものである。また、その製造方法は第
２図（ａ）〜第２図（ｅ）において、１〜９で示される
材料を下記の材料に置き換えたものである。 に半絶縁性ＩｎＰ基板、２：ｎ型ＩｎＧａＡｓサブコレ
クタ層（膜厚４００ｎｍ、 ドーピングＳｉ： ２ Ｘ
Ｉ Ｑ”ｃｍ−’） 、 ３ ：エッチングストツパ
層となるｎ型ＩｎＡＱＧａＡｓ層（膜厚１０ｎｍ、ドー
ピングＳｉ ： ２Ｘ１０”ａｍ−’）、４ ： ｎ型
ＩｎＧａＡｓサブコレクタ層（膜厚２００ｎｍ、 ドー
ピングＳ ｉ ： ２Ｘ１０”ａｍ−”） 、 ５ ：
アンドープＩｎＧａＡｓコレクタ層（膜厚４００ｎｍ）
。 ６：エツチングストッパ層となるｎ型 ＩｎＡｆｉＱａＡＢ層（膜厚２００ｎｍ、ドーピングＳ
ｉ ： ５Ｘ１０”ｃｍ−３）、７ ： ｐ型ＩｎＧａ
Ａｓベース層（膜厚１１００ｎ、ドーピングＢｅ ：
２Ｘ１０１″ｃｍ−’） 、 ８ ： ｎ型ＩｎＡＱＡ
ｓエミッタ層（膜厚２００ｎｍ、ドーピングＳｉ：５Ｘ
１０１７ａｍ−’） 、 ９ ： ｎ型Ｉ ｎ Ｇ ａ
Ａ ｓキャップ層（膜厚２００ ｎ ｍ 、ドーピン
グＳ ｉ ： ２ Ｘ １０”ａｍ−’）なお、エツチ
ングストッパ層ｎ型 ＩｎＧａＡＱＡｓ層３およびｎ型１ｎＧａＡＱＡｓ層６
のＡＱの組成は０．０５とした。上記のＩｎＡＱＡｓ／
ＩｎＧａＡｓヘテロ接合バイポーラトランジスタにおい
ても、容量の低減効果は実施例１のＡｎＧａＡｓ／Ｇａ
Ａｓヘテロ接合バイポーラトランジスタと同様、従来の
イオン注入によりコレクタ層のＩｎＧａＡｓを高抵抗化
した場合に比べ、外部ベース、コレクタ間の容量は約５
分の１に小さくすることが可能である。 実施例２ 第３図は、エミッタ、ベース間にＡＱＧａＡｓ／Ｇ ａ
Ａ ｓヘテロ接合を用いた本発明によるヘテロ接合バ
イポーラトランジスタの構造図である。また、第４図（
ａ）〜第４図＜’ｋ＞は、第３図に示した構造の素子の
製造工程を示したものである。半絶縁性ＧａＡｓ基板１
上にｎ型Ｇ ａ Ａ ｓサブコレラ５層２（膜厚４００
ｎｍ、ドーピングＳｉ：３ Ｘ １０”Ｃｍ−”） 、
エツチングストッパ層となるｎ型ＩｎＧａＡｓ層または
ｎ型ＡＱＧａＡｓ層３．ｎ型ＧａＡｇサブコレクタ層４
（膜厚２００ ｎ ｍ 、ドーピングＳｉ ： ３Ｘ１
０”ｃ＋ｓ−”）、ｎ型ＧａＡｓ：ルクタ層５（膜厚４
００ｎｍ、 ドーピングＳｉ：５ Ｘ １０”ａｍ−”
） 、エツチングストッパ層となるｎ型ＩｎＧａＡｓ層
またはｎ型ＡＱＧａＡｓ層６＋Ｐ型ＧａＡｓベース層７
（膜厚１１００ｎ、ドーピングＢｅ ： ２Ｘ１０”ｃ
ｍ−’）、ｎ型ＡＱＧａＡｓエミッタ層８（膜厚２００
ｎｍ、ドーピングＳｉ：５Ｘ １０”ｃｍ−”） 、
ｎ型Ｇ ａ Ａ ｓキーＹツブ層９（膜厚２００ｎｍ、
ドーピングＳ ｉ ： ３ Ｘ １０”ｃｍ−３）を
順次ＭＢＥ法により結晶成長する（第４図（ａ））。エ
ツチングストッパ層３の膜厚は５ｎｍ〜２０ｎｍの範囲
とし、ここでは１０ｎｍとした。また、エツチングスト
ッパ層３のドーピング濃度はＳｉを５ Ｘ １０”ｃｍ
−”とした。また、エツチングストッパ層６の膜厚は５
ｎｍ〜２５０ｎｍの範囲とし、ここでは２００ｎｍとし
た。また、ドーピング濃度はＳｉを５ Ｘ １０”ｃｍ
−’とした。Ｉｎ、ＡΩの組成はエツチングストッパ層
３、エツチングストッパ層６ともに０．０１〜０．３０
の範囲とし、ここでは、０．０５とした。 次にエミッタ電極用金属１０を堆積し、絶縁膜またはホ
トレジストをマスクに金属膜１０をミリングで除去し、
さらにドライエツチングおよびウェットエツチングによ
りｎ型ＧａＡｓキャップｙＩ９、ｎ型ＡＱＧａＡｓエミ
ッタ層８を除去する（第４図（ｂ））。 次に絶縁膜を堆積し、異方性エツチングにより側壁１１
を形成する。全面にベース電極用金属１２を蒸着し、エ
ミッタ上にのったベース電極用金属を除去した後、絶縁
膜をマスクにベース領域以外のベース電極を除去し、さ
らにベース層７゜エツチングストッパ層６、コレクタＭ
５およびサブコレクタ層の中間までエツチング除去する
。ここでは、サブコレクタ層を５０ｎｍエツチングした
。再び絶縁膜を堆積し異方性ドライエツチングを行うこ
とにより、ベース層、コレクタ層およびサブコレクタ層
の一部の側面を絶縁膜で覆うように側壁１３を形成する
（第４図（ｃ））。 次に、ＧａＡｓがエツチングされ、かつＡＱＧａＡｓ、
ＩｎＧａＡｓがエツチングされない塩素化合物ガスを用
いた反応性イオンエツチングによりエツチングストッパ
層３を露出させ、さらにオーバーエツチングすることに
より外部ベース下の二つのエツチングストッパ層に挾ま
れた領域を除去する（第４図（ｄ））。 次にエツチングされた外部ベース下の領域に面した半導
体表面を絶縁膜で覆うようにプラズマＣＶＤ法または光
ＣＶＤ法による絶縁膜１４の堆積を行う（第４図（ｅ）
）、ここでは、プラズマＣＶＤ法によりＳｉｏ２を２０
０ｎｍ堆積した。この時、外部ベース下には第４図（ｅ
）に示すようにＳｉＯ□で囲まれた空洞１７ができる。 この空洞部分の比誘電率は約１であり、空洞を比誘電率
が３．９であるＳｉｎ、で埋め込んだ場合に比べ、外部
ベース、コレクタ間容量は約３分の１以下に、従来のイ
オン注入を用いた高抵抗化による容量低減法に比べ約１
５分の１以下に低減できる０次に、全面を異方性ドライ
エツチングすることにより外部ベース下には絶縁膜及び
空洞を残しながら、それ以外の領域の絶縁膜を除去する
（第４図（ｆ））。 最後にコレクタ電極の形成領域のエツチングストッパ層
３を除去後、リフトオフによりコレクタ電極１６を形成
し第３図の素子が完成する（第４図（ｇ））。 また、この構造は別の材料を用いて形成することができ
る０例えば、エミッタ、ベース間にＩｎＡΩＡｓ／Ｉｎ
ＧａＡｓヘテロ接合を用いても良い、このＩｎＡＱＡｓ
／ＩｎＧａＡｓヘテロ接合バイポーラトランジスタにお
いても、容量の低減効果は実施例２のＡＵＧａＡｓ／Ｇ
ａＡｓヘテロ接合バイポーラトランジスタと同様、従来
のイオン注入によりコレクタ層のＩｎＧａＡｓを高抵抗
化した場合に比べ、外部ベース、コレクタ間の容量は約
１５分の１に小さくすることが可能である。
本発明によれば、外部ベース層とサブコレクタ層の間の
高誘電率の半導体（例えばＧ ａ Ａ ｓ、比誘電率：
１３．１）を除去し、そこに低誘電率絶縁体（例えばＳ
ｉＯ２、比誘電率： ３．９）を設けること、および、
外部ベース層とサブコレクタ層の間の距離を大きくとる
ことにより（１，５倍）、ベース、コレクタ間容量を約
５分の１以下に低減でき高速動作が可能になり、さらに
ベース層、コレクタ層、サブコレクタ層の半導体表面を
空気にさらさないことにより劣化を生じないという効果
がある。
高誘電率の半導体（例えばＧ ａ Ａ ｓ、比誘電率：
１３．１）を除去し、そこに低誘電率絶縁体（例えばＳ
ｉＯ２、比誘電率： ３．９）を設けること、および、
外部ベース層とサブコレクタ層の間の距離を大きくとる
ことにより（１，５倍）、ベース、コレクタ間容量を約
５分の１以下に低減でき高速動作が可能になり、さらに
ベース層、コレクタ層、サブコレクタ層の半導体表面を
空気にさらさないことにより劣化を生じないという効果
がある。
第１図は、本発明の第１の実施例のＡ Ｑ ＧａＡｓ／
ＧａＡｓヘテロ接合バイポーラトランジスタの断面図、
第２図（ａ）〜第２図（’＆）は、本発明の第１の実施
例の製造工程図、第３図は本発明の第３の実施例のＡＱ
ＧａＡｓ／ＧａＡｓヘテロ接合バイポーラトランジスタ
の断面図、第４図（ａ）〜第４図（８）は、本発明の第
３の実施例の製造工程図、第５図は、従来構造のヘテロ
接合バイポーラトランジスタの断面図である。 符号の説明 １．２１・・・半絶縁性ＧａＡｓ基板、２，４・・・ｎ
型ＧａＡｓサブコレクタ層、３．６＝４ｎＧａＡｓまた
はＡＱＧａＡｓエツチングストッパ層、５・・・ｎ型Ｇ
ａＡｓコレクタ層、７・・・ｐ型ＧａＡｓベース層。 ８・・・ｎ型ＡＱＧａＡｓエミッタ層、９・・・ｎ型Ｇ
ａＡｓキャップ層、１０・・・エミッタ電極、１２・・
・ベース電極、１４．１５・・・絶縁膜、１６・・・コ
レクタ電極、１７・・・空洞、４４・・・０イオン注入
領域（高抵抗半導体）。 ネｌ副 ネ ３ 図
ＧａＡｓヘテロ接合バイポーラトランジスタの断面図、
第２図（ａ）〜第２図（’＆）は、本発明の第１の実施
例の製造工程図、第３図は本発明の第３の実施例のＡＱ
ＧａＡｓ／ＧａＡｓヘテロ接合バイポーラトランジスタ
の断面図、第４図（ａ）〜第４図（８）は、本発明の第
３の実施例の製造工程図、第５図は、従来構造のヘテロ
接合バイポーラトランジスタの断面図である。 符号の説明 １．２１・・・半絶縁性ＧａＡｓ基板、２，４・・・ｎ
型ＧａＡｓサブコレクタ層、３．６＝４ｎＧａＡｓまた
はＡＱＧａＡｓエツチングストッパ層、５・・・ｎ型Ｇ
ａＡｓコレクタ層、７・・・ｐ型ＧａＡｓベース層。 ８・・・ｎ型ＡＱＧａＡｓエミッタ層、９・・・ｎ型Ｇ
ａＡｓキャップ層、１０・・・エミッタ電極、１２・・
・ベース電極、１４．１５・・・絶縁膜、１６・・・コ
レクタ電極、１７・・・空洞、４４・・・０イオン注入
領域（高抵抗半導体）。 ネｌ副 ネ ３ 図
Claims (1)
- 【特許請求の範囲】 １、半導体基板上に形成されたコレクタ領域と、該コレ
クタ領域上に形成されたベース領域と、該ベース領域上
に形成されたエミッタ領域を備え、上記ベース領域は上
記コレクタ領域より外部ベース領域分だけ広い構造のヘ
テロ接合バイポーラトランジスタにおいて、少なくとも
上記外部ベース領域の上記半導体基板側面および上記コ
レクタ層の側面が該コレクタ領域の構成材料より誘電率
の小さい絶縁物で覆われていることを特徴とするヘテロ
接合バイポーラトランジスタ。 ２、請求項１記載のヘテロ接合バイポーラトランジスタ
において、上記コレクタ領域と上記半導体基板の間に上
記コレクタ領域が略重なるサブコレクタ領域を挾むこと
により上記外部ベース領域と上記半導体基板との距離を
大きくしているヘテロ接合バイポーラトランジスタ。 ３、請求項１記載または請求項２記載のヘテロ接合バイ
ポーラトランジスタにおいて上記外部ベース領域および
上記半導体基板の対向面には各々第１および第２のエッ
チングストッパ層が形成されており、上記絶縁物はこれ
らのストッパ層の必要部分に形成されているヘテロ接合
バイポーラトランジスタ。 ４、請求項３記載のヘテロ接合バイポーラトランジスタ
において、上記第１および第２のエッチングストッパ層
で挾まれた領域は上記絶縁物で埋め込まれているヘテロ
接合バイポーラトランジスタ。 ５、請求項３記載のヘテロ接合バイポーラトランジスタ
において、上記第１および第２のエッチングストッパ層
で挾まれた領域の上記外部ベース領域端部側は一部分の
隙間を残して側壁でほとんど覆われた空間領域を形成し
ており、該空間領域はその内壁を完全に覆った上記絶縁
物の薄膜と該薄膜で囲まれた空洞から成り、かつ該空洞
は１０Ｔｏｒｒ以下の真空または不活性ガスで満たされ
ているヘテロ接合バイポーラトランジスタ。 ６、請求項３記載のヘテロ接合バイポーラトランジスタ
において、第２のエッチングストッパ層の厚さが５０ｎ
ｍ〜２５０ｎｍであるヘテロ接合バイポーラトランジス
タ。 ７、請求項３記載のヘテロ接合バイポーラトランジスタ
において、第１のエッチングストッパ層および第２下層
のエッチングストッパ層としてＩｎまたはＡｌまたはＳ
ｂまたはＰまたはＧａまたはＡｓを含む化合物半導体を
用いているヘテロ接合バイポーラトランジスタ。 ８、請求項３記載のヘテロ接合バイポーラトランジスタ
において、第１のエッチングストッパ層および第２のエ
ッチングストッパ層のＩｎ組成、Ａｌ組成、Ｓｂ組成、
Ｐ組成が、それぞれ ０．０１から０．３の間であるヘテロ接合バイポーラト
ランジスタ。 ９、請求項３記載のヘテロ接合バイポーラトランジスタ
において、上記絶縁物はＳｉＯ＿２、ＳｉＮ、ＰＳＧ、
塗布絶縁物が選ばれ、少なくとも１種を含むヘテロ接合
バイポーラトランジスタ。 １０、半導体基板上に第１のエッチングストッパ層を形
成する工程と、該第１のエッチングストッパ層上にコレ
クタ層を形成する工程と、該コレクタ層上に第２のエッ
チングストッパ層を形成する工程と、該第２のエッチン
グストッパ層上にベース層を形成する工程と、該ベース
層上にエミッタ層を形成する工程と、上記第１および第
２のエッチングストッパ層に挾まれたコレクタ層の所定
の領域を除去してコレクタ領域を形成する工程と上記コ
レクタ層を除去した領域に面した層の表面を上記コレク
タ層の構成材料より誘電率の小さい絶縁物で覆う工程を
有するヘテロ接合バイポーラトランジスタの製造方法。 １１、請求項１０記載のヘテロ接合バイポーラトランジ
スタの製造方法において、上記第１のエッチングストッ
パ層とコレクタ層の形成工程の間に、サブコレクタ層形
成工程を有し、かつ上記コレクタ領域形成工程において
外サブコレクタ層の所定領域を除去するヘテロ接合バイ
ポーラトランジスタの製造方法。 １２、請求項１０記載のヘテロ接合バイポーラトランジ
スタの製造方法において、上記コレクタ層およびサブコ
レクタ層の除去領域を上記絶縁物で覆う工程を有し、外
被覆工程は上記絶縁物を埋めるものであるヘテロ接合バ
イポーラトランジスタの製造方法。 １３、請求項１０記載のヘテロ接合バイポーラトランジ
スタの製造方法において、上記第１および第２のエッチ
ングストッパ層で挾まれた領域の上記外部ベース領域端
部側に一部分の隙間を残して側壁を形成する工程と、上
記第１および第２のエッチングストッパ層に挾まれたコ
レクタ層の所定の領域を側壁を残して除去しコレクタ領
域および空間領域を形成する工程と、該空間領域をその
内壁を上記絶縁物の薄膜で完全に覆い、該薄膜により内
部が１０Ｔｏｒｒ以下の真空または不活性ガスで満たさ
れた空洞を形成する工程を有するヘテロ接合バイポーラ
トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24509789A JPH03108339A (ja) | 1989-09-22 | 1989-09-22 | ヘテロ接合バイポーラトランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24509789A JPH03108339A (ja) | 1989-09-22 | 1989-09-22 | ヘテロ接合バイポーラトランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03108339A true JPH03108339A (ja) | 1991-05-08 |
Family
ID=17128564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24509789A Pending JPH03108339A (ja) | 1989-09-22 | 1989-09-22 | ヘテロ接合バイポーラトランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03108339A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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