JP4891425B2 - ホール素子 - Google Patents
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Description
図3は、本発明の化合物半導体積層構造体の構成例を説明するための図で、図中符号11は基板、12は第1の化合物半導体層、13は化合物半導体で構成した活性層、14は第2の化合物半導体層を示しており、これらの化合物薄膜12〜14が基板11上に順次積層されている。なお、第2の化合物半導体層14表面の酸化による劣化を防止等するために、必要に応じて第2の化合物半導体層14上に第3の化合物半導体層を備える構成としても良い。
図4において、第1の化合物半導体層22および第2の化合物半導体層24の禁制帯幅は、活性層23より大きい。金属電極層26は、第1の化合物半導体層22、第2の化合物半導体層24および第3の化合物半導体層25とは保護層27により電気的に隔離されており、半導体薄膜とは活性層23のみと接触している。そのため、活性層23に安定して電流を流すことができる。従来のホール素子は、金属電極層26が活性層23以外に、第1の化合物半導体層22、第2の化合物半導体層24および第3の化合物半導体層25とも接触している。この点が本発明と従来のものとの相違点である。
層(第3の化合物半導体層)とは別の方法として、図9に示す製造方法がある。なお、具体的は製造工程については後述する。
直径2インチのGaAs基板上に、分子線エピタキシー(MBE)法により、第1の化合物半導体層として600nmのAl0.55Ga0.45AsSb、活性層として15nmのInAs、第2の化合物半導体層として60nmのAl0.55Ga0.45AsSb、第3の化合物半導体層として6nmのGaAsSbを順次成膜した。
Sbの組成は、Ge(220)単結晶を用いた4結晶法による高分解能X線回折法で求めた精密な格子定数を基にべガード則から算出し、電子移動度等の電気特性は、van der Pauw法によるホール効果の測定から評価した。
表10は、比較例1で形成した積層体を用いて実施例7と同様にホール素子を形成し、同条件でホール素子特性を測定した結果を纏めたものである。
まず、半導体薄膜の作製手順について説明する。
直径2インチのGaAs基板1上に分子線エピタキシー(MBE)法により、第1の化合物半導体層として500nmのAl0.57Ga0.43As0.04Sb0.96、活性層として50nmのInAs、第2の化合物半導体層として50nmのAl0.57Ga0.43As0.04Sb0.96、第3の化合物半導体層として5nmのGaAs0.02Sb0.98を順次成膜することにより半導体薄膜を形成した。
まず、InAs層を露出させるためのレジストパターンをフォトリソグラフィー法を用いて形成した。不要なGaAs0.02Sb0.98層とAl0.57Ga0.43As0.04Sb0.96層のエッチングは、アルカリ性のレジスト現像液を用いてレジスト現像から連続して行い、その後レジストを除去した。InAs層は現像液でエッチングされないため、InAs層表面でエッチングは停止する。
図1に示す従来の化合物半導体ホール素子を以下の工程により作製した。半導
体薄膜の層構成および作製手順は、上述した実施例1と同じである。ウェハプロセスの手順について以下に説明する。
まず、半導体薄膜の作製手順について説明する。
直径2インチのGaAs基板1上に分子線エピタキシー(MBE)法により、第1の化合物半導体層として500nmのAl0.50Ga0.50As、活性層として50nmのIn0.05Ga0.95As、第2の化合物半導体層として50nmのAl0.50Ga0.50As、第3の化合物半導体層として10nmのGaAsを順次成膜することにより半導体薄膜を形成した。
まず、In0.05Ga0.95As層を露出させるためのレジストパターンをフォトリソグラフィー法を用いて形成した。不要なGaAs層とAl0.50Ga0.50As層のエッチングはイオンミリング法により行い、In0.05Ga0.95As層の途中でエッチングを停止した。その後、レジストを除去した。
上述した実施例12と層構成の同じ半導体薄膜で、図1に示す化合物半導体ホール素子を作製する工程について以下に説明する。半導体薄膜の作製手順は実施例12と同じである。ウェハプロセスの手順を以下に説明する。
まず、感磁部の形状をしたレジストパターンを、フォトリソグラフィー法を用いて形成し、これをマスクとしてイオンミリング法によりGaAs基板までメサエッチングを行い感磁部を形成した後、レジストを除去した。次いで、In0.05Ga0.95As層を露出させるためのレジストパターンを、フォトリソグラフィー法を用いて形成した。不要なGaAs層とAl0.50Ga0.50As層のエッチングは、イオンミリング法により行い、In0.05Ga0.95As層の途中でエッチングを停止した。その後、レジストを除去した。
まず、半導体薄膜の作製手順を説明する。直径2インチのGaAs基板上に分子線エピタキシー(MBE)法により、第1の化合物半導体層として500nmのAl0.57Ga0.43As0.04Sb0.96、活性層として50nmのInAs、第2の化合物半導体層として50nmのAl0.57Ga0.43As0.04Sb0.96、第3の化合物半導体層として10nmのGaAs0.02Sb0.98を順次成膜することにより半導体薄膜を形成した。
まず、感磁部(電極接触部を含む)の形状をしたレジストパターンを形成し(S601)、これをマスクとしてイオンミリング法によりGaAs基板までメサエッチングを行い感磁部を形成した後(S602)、レジストを除去した(S603)。
図1に示すホール素子を以下の工程により作製した。
半導体薄膜2の層構成および作製手順は実施例13と同じである。図2に示す工程図に基づきウェハプロセスについて説明する。まず、感磁部(電極接触部を含む)の形状をしたレジストパターンを、フォトリソグラフィー法を用いて形成し(S201)、これをマスクとしてイオンミリング法によりGaAs基板1までメサエッチングを行い感磁部を形成した後(S202)、レジストを除去した(S203)。
図5に示すホール素子を以下の工程により作製した。
半導体薄膜の層構成および作製手順は実施例13と同じである。図20に示す工程図に基づきウェハプロセスについて説明する。まず、感磁部(電極接触部を含む)の形状をしたレジストパターンを形成し(S2001)、これをマスクとしてイオンミリング法によりGaAs基板21までメサエッチングを行い感磁部を形成した後(S2002)、レジストを除去した(S2003)。
まず、半導体薄膜の作製手順を説明する。直径2インチのGaAs基板上に分子線エピタキシー(MBE)法により、第1の化合物半導体層として500nmのAl0.57Ga0.43As0.04Sb0.96、活性層として50nmのInAs、第2の化合物半導体層として50nmのAl0.57Ga0.43As0.04Sb0.96、第3の化合物半導体層として10nmのGaAsを順次成膜することにより半導体薄膜を形成した。Al0.57Ga0.43As0.04Sb0.96の禁制帯幅はおよそ1.2eVであり、InAsの0.36eVと比較して十分大きな値である。半導体薄膜2の電気特性を、van der Pauw法を用いて測定したところ、電子移動度が22000cm2/Vs、シート抵抗が380Ω、シート電子濃度が7.5×1011cm−2であった。
まず、感磁部(電極接触部を含む)の形状をしたレジストパターンを形成し(S2001)、これをマスクとしてイオンミリング法によりGaAs基板までメサエッチングを行い感磁部を形成した後(S2002)、レジストを除去した(S2003)。
半導体薄膜の作製手順は実施例142と同じである。ウェハプロセスは図6に示す工程図に基づき実施した。まず、感磁部(電極接触部を含む)の形状をしたレジストパターンを形成し(S601)、これをマスクとしてイオンミリング法によりGaAs基板までメサエッチングを行い感磁部を形成した後(S602)、レジストを除去した(S603)。
半導体薄膜の作製手順は実施例13と同じである。ウェハプロセスは図7に示す工程図に基づき実施した。まず、金属電極層がInAs層と接触する部分よりわずかに大きい領域が開口部となっているレジストパターンを半導体薄膜上に形成した後(S701)、不要なGaAs0.02Sb0.98層とAl0.57Ga0.43As0.04Sb0.96層をHCl系エッチング液でエッチングして金属電極層と接触するInAs表面を露出させた(S702,S703)。
半導体薄膜の作製手順は実施例14と同じである。ウェハプロセスは図7に示す工程図に基づき実施した。まず、金属電極層がInAs層43と接触する部分よりわずかに大きい領域が開口部となっているレジストパターンを半導体薄膜上に形成した後(S701)、不要なGaAs層45と一部のAl0.57Ga0.43As0.04Sb0.96層44をイオンミリング法で、残りのAl0.57Ga0.43As0.04Sb0.96層44をHCl系エッチング液でエッチングして金属電極層と接触するInAs表面を露出させた(S702,S703)。
半導体薄膜の作製手順は実施例13と同じである。ウェハプロセスは図9に示す工程図に基づき実施した。まず、ウェハ全面にプラズマCVD法を用いて第一保護層57としてのSiO2を500nm形成した(S901)。次に、感磁部(電極接触部を含む)の形状をしたレジストパターンを形成した後(S902)、CF4とO2の混合ガスを用いた反応性イオンエッチング法によりSiO2層の不要部分をエッチングし、次いでレジストを除去することによりハードマスクを形成した(S903)。このハードマスクを用いてイオンミリング法によりGaAs基板51までメサエッチングを行い感磁部を形成した(S904,S905)。イオンミリングにより半導体薄膜をエッチングする際、ハードマスクのSiO2層もエッチングされ残り膜厚はおよそ100nmであった。
半導体薄膜の作製手順は実施例13と同じである。ウェハプロセスは図11に示す工程図に基づき実施した。まず、ウェハ全面にプラズマCVD法を用いて第一保護層67としてのSiO2を500nm形成した(S1101)。次に、感磁部(電極接触部を含む)の形状をしたレジストパターンを形成した後(S1102)、CF4とO2の混合ガスを用いた反応性イオンエッチング法によりSiO2層の不要部分をエッチングし、次いでレジストを除去することによりハードマスクを形成した(S1103)。このハードマスクを用いてイオンミリング法によりGaAs基板51までメサエッチングを行い感磁部を形成した(S1104,S1105)。イオンミリングにより半導体薄膜をエッチングする際、ハードマスクのSiO2層もエッチングされ残り膜厚はおよそ100nmであった。
半導体薄膜の作製手順は実施例13と同じである。ウェハプロセスは図12に示す工程図に基づき実施した。まず、ウェハ全面にプラズマCVD法を用いて第一保護層77としてのSiO2を500nm形成した(S1201)。次に、感磁部(電極接触部を含む)の形状をしたレジストパターンを形成した後(S1202)、CF4とO2の混合ガスを用いた反応性イオンエッチング法によりSiO2層の不要部分をエッチングし、次いでレジストを除去することによりハードマスクを形成した(S1203)。このハードマスクを用いてイオンミリング法によりGaAs基板61までメサエッチングを行い感磁部を形成した(S1204,S1205)。イオンミリングにより半導体薄膜をエッチングする際、ハードマスクのSiO2層もエッチングされ残り膜厚はおよそ100nmであった。
半導体薄膜の作製手順は実施例14と同じである。ウェハプロセスは図12に示す工程図に基づき実施した。まず、ウェハ全面にプラズマCVD法を用いて第一保護層77としてのSiO2を500nm形成した(S1201)。次に、感磁部(電極接触部を含む)の形状をしたレジストパターンを形成した後(S1202)、CF4とO2の混合ガスを用いた反応性イオンエッチング法によりSiO2層の不要部分をエッチングし、次いでレジストを除去することによりハードマスクを形成した(S1203)。このハードマスクを用いてイオンミリング法によりGaAs基板71までメサエッチングを行い感磁部を形成した(S1204,S1205)。イオンミリングにより半導体薄膜をエッチングする際、ハードマスクのSiO2層もエッチングされ残り膜厚はおよそ100nmであった。
図21は、ホール素子を使った簡単なポインティングデバイスの模式図で、図中符号141はホール素子、142はフェライト磁石、143はプリント基板を示している。
2 半導体薄膜
2a 第一化合物半導体層
2b 活性層
2c 第二化合物半導体層
2d 第三化合物半導体層
3 金属電極層
4 保護層
11,21,31,41,51,61,71 基板
12,22,32,42,52,62,72 第1の化合物半導体層
13,23,33,43,53,63,73 活性層
14,24,34,44,54,64,74 第2の化合物半導体層
25,35,45,55,65,75 第3の化合物半導体層
36,46,56,66,76 金属電極層
37 保護層
52〜55 半導体薄膜
57,67,77 第一保護層
58,68、78 第二保護層
79 第三保護層
161,171 ホール素子
162 磁石
163 携帯機器本体
164 携帯機器の蓋
172 制御用IC
Claims (4)
- InX1Ga1−X1AsY1Sb1−Y1(0≦X1≦1、0≦Y1≦1)からなる活性層の上下に、該活性層より大きな禁制帯幅を有する化合物半導体層を配置した半導体薄膜と、
金属電極層を形成する領域の上部の化合物半導体層をエッチングして前記活性層が露出された前記半導体薄膜をすべて覆うように設けられた第一保護層と、
パターンニングした前記第一保護層をマスクとして用いて前記半導体薄膜の感磁部及び電極接触部以外をエッチングして露出した基板と前記半導体薄膜の側面及び前記第一保護層を被覆した第二保護層と、
該第二保護層と前記第一保護層とをエッチングして露出された前記活性層のみに接触する前記金属電極層と
を備えたことを特徴とするホール素子。 - InX1Ga1−X1AsY1Sb1−Y1(0≦X1≦1、0≦Y1≦1)からなる活性層と、
該活性層の上下に該活性層より大きな禁制帯幅を有する化合物半導体層を配置した半導体薄膜と、
該半導体薄膜上に設けられた第一保護層と、
該第一保護層をマスクとして用いて前記半導体薄膜の感磁部及び電極接触部以外をエッチング工程で除去して露出した基板と前記半導体薄膜及び前記第一保護層を被覆する第二保護層と、
該第二保護層、前記第一保護層及び上部化合物半導体層をエッチング工程により除去して金属電極層と接触する前記活性層を露出させた前記半導体薄膜及び前記第二保護層を被覆する第三保護層と、
該第三保護層をパターニングして前記活性層を露出して、前記基板上と前記活性層上に設けられた前記金属電極層と備え、
該金属電極層が、前記半導体薄膜とは前記活性層のみで接触し、該接触面以外の前記半導体薄膜の上面及び側面のすべてが、前記第一乃至第三保護層のいずれかで直接被覆されていることを特徴とするホール素子。 - 前記第一保護層がSiO2で、前記第二保護層がSi3N4であることを特徴とする請求項1又は2に記載のホール素子。
- 前記半導体薄膜が、GaAs又はSiの基板上に形成され、前記活性層が、InAsで、前記化合物半導体層が、AlZ1Ga1−Z1AsY2Sb1−Y2(0≦Z1≦1、0≦Y2≦0.3)であることを特徴とする請求項1又は2に記載のホール素子。
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