JPS6077474A - ホ−ル素子の製造方法 - Google Patents
ホ−ル素子の製造方法Info
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- JPS6077474A JPS6077474A JP58185419A JP18541983A JPS6077474A JP S6077474 A JPS6077474 A JP S6077474A JP 58185419 A JP58185419 A JP 58185419A JP 18541983 A JP18541983 A JP 18541983A JP S6077474 A JPS6077474 A JP S6077474A
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Landscapes
- Hall/Mr Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はホール素子に関するも・のである。
ホール素子は磁或変換素子としてＶＴＲ，プレーヤー等
に使用されるモーターに最近非常に多く使われている。
に使用されるモーターに最近非常に多く使われている。
ホール素子の素子特性としては。
ホール出力電圧の大きい事、出力の温度依存性のる。こ
のうち、磁場が零においても発生する不平衡電圧は主に
素子あるいは電極が非対称となる事に起因する。
のうち、磁場が零においても発生する不平衡電圧は主に
素子あるいは電極が非対称となる事に起因する。
この事を、従来のホール素子を第１図に示して説明する
。第１図ｔａ）は素子パターンを示す平面図で、ｆｂ）
はそのＡ−Ａ’断面図である。１−１乃至４−１は、そ
れぞれオーミック電極１−２乃至４−２のためのコンタ
クトホールである ＠１図ｔｂ＋に示されるように、素
子部は、半絶縁性基板６上に形成された〜１０１７．□
−ａ、ｏ、ｔ〜０．３μｍ程度の単結晶層５を５間図（
ａ）に示すように十字形状にメサエッチングする事によ
り得られる。結晶層５は酸化膜７により覆われ１選択エ
ツチングによるコンタクトホー／Ｖ １−１乃至４−１
には、ＡｕＧｅ層８によるオーミック電極が形成され、
さらにＴ ｉ −Ｐｔ−Ａｕの多層電極９により素子電
極１−２乃至４−２が形成されている。
。第１図ｔａ）は素子パターンを示す平面図で、ｆｂ）
はそのＡ−Ａ’断面図である。１−１乃至４−１は、そ
れぞれオーミック電極１−２乃至４−２のためのコンタ
クトホールである ＠１図ｔｂ＋に示されるように、素
子部は、半絶縁性基板６上に形成された〜１０１７．□
−ａ、ｏ、ｔ〜０．３μｍ程度の単結晶層５を５間図（
ａ）に示すように十字形状にメサエッチングする事によ
り得られる。結晶層５は酸化膜７により覆われ１選択エ
ツチングによるコンタクトホー／Ｖ １−１乃至４−１
には、ＡｕＧｅ層８によるオーミック電極が形成され、
さらにＴ ｉ −Ｐｔ−Ａｕの多層電極９により素子電
極１−２乃至４−２が形成されている。
紙面に垂直に磁場が加えられている時１例えば電極１−
２−３−２間に電流を流すと、電極２−２現われる。し
かしながら結晶層５の十字形状パターンが左右対称でな
い場合には、磁場が零でもオーミックな電位差が電極２
−２−２−４間（コンタクトボール２−１−４−１間）
に発生する。
２−３−２間に電流を流すと、電極２−２現われる。し
かしながら結晶層５の十字形状パターンが左右対称でな
い場合には、磁場が零でもオーミックな電位差が電極２
−２−２−４間（コンタクトボール２−１−４−１間）
に発生する。
上記、左右の非対称性は、活性層５のパターンと電極窓
１−１乃至４−１の位置ずれによるものが大部分であり
、従来の製造方法であると、結晶層５をエツチングして
形成してから電極窓１−１乃至４−１をあける為、目合
せ時の位置ずれが不可避である。
１−１乃至４−１の位置ずれによるものが大部分であり
、従来の製造方法であると、結晶層５をエツチングして
形成してから電極窓１−１乃至４−１をあける為、目合
せ時の位置ずれが不可避である。
本発明の目的は不平衡電圧の小さなホール素子を提供す
ることにある。
ることにある。
本発明は、素子部及び・電極窓パターンを同時に形成す
る墨を特徴とする。
る墨を特徴とする。
以下、実施例を用いて本発明をさらに詳しく説明する。
第２図乃至第７図は本発明によるホール素子の製造工程
を示す図であり、各図（ａｌは平面パターンを、各図（
ｂｌはＢＢ／断面図をそれぞれ示す。
を示す図であり、各図（ａｌは平面パターンを、各図（
ｂｌはＢＢ／断面図をそれぞれ示す。
まず、第２図（ａｌ、 （ｂｌに示すように、半絶縁性
基板６上に例えば化合物半導体の単結晶層５を形成し、
その上に電極窓１−１乃至４−１を有し素子パターン形
状をした５ｉＱｚ等の絶縁膜によるマスク７を形成する
。次に、フォトレジスト１０により上記電極窓１−１乃
至４−１をマスクしく第３図（ａ）、 （ｂ） ） 、
絶縁膜７およびフォトレジストｌＯをマスクにメサエッ
チングを行ない単結晶層５を選択的に除去して素子部を
形成し、フォトレジストｌＯを除去する（第４図（ａ）
、 ｔｂｌ）。その後、ＡｕＧｅ等を蒸着、アロイ化し
てオーミック′電極８を形成する（第５図ｆａｔ、 （
ｂ））。再び５ｉＯｚ等の絶縁膜７′でで全面を覆った
後、電極窓部の５ｉＯｚを除去しく第６図＋り、 （ｂ
） ） 、最後に’、Ｌ’ ｉ −Ｐ ｔ−Ａｕ等の多
層金属９で′成極パターン１−２乃至４−２を形成する
（第７図（ａｌ、 ｔｂｌ ）。
基板６上に例えば化合物半導体の単結晶層５を形成し、
その上に電極窓１−１乃至４−１を有し素子パターン形
状をした５ｉＱｚ等の絶縁膜によるマスク７を形成する
。次に、フォトレジスト１０により上記電極窓１−１乃
至４−１をマスクしく第３図（ａ）、 （ｂ） ） 、
絶縁膜７およびフォトレジストｌＯをマスクにメサエッ
チングを行ない単結晶層５を選択的に除去して素子部を
形成し、フォトレジストｌＯを除去する（第４図（ａ）
、 ｔｂｌ）。その後、ＡｕＧｅ等を蒸着、アロイ化し
てオーミック′電極８を形成する（第５図ｆａｔ、 （
ｂ））。再び５ｉＯｚ等の絶縁膜７′でで全面を覆った
後、電極窓部の５ｉＯｚを除去しく第６図＋り、 （ｂ
） ） 、最後に’、Ｌ’ ｉ −Ｐ ｔ−Ａｕ等の多
層金属９で′成極パターン１−２乃至４−２を形成する
（第７図（ａｌ、 ｔｂｌ ）。
以上の説明から明らかなように、・電極窓１−１乃至４
−１を有し素子パターン形状をしたマスクを形成し、該
マスクにより結晶層７を十字形状に形成するので１両者
の相対的な位置ずれかない。
−１を有し素子パターン形状をしたマスクを形成し、該
マスクにより結晶層７を十字形状に形成するので１両者
の相対的な位置ずれかない。
よって１本発明によれば従来に比べ不平衡電圧の小さな
ホール素子を得る事ができる。
ホール素子を得る事ができる。
第１図はホール素子の構造を表わす図で、（ａ）は平面
パターンｔｂ）はＡ−Ａ’断面図である。第２図乃至第
７図は本発明の一実施例によるホール素子の１！！造工
程を示す図であり、各図（ａ）は平面パターン図を、各
図ｔｂ＋はＢ −Ｂ’断面図をそれぞれ示す。 １−１． ４−１・・・・・・電極窓、５・・・・・・
単結晶層、６・・・・・・半絶縁性基板、７．７’・・
・・・・酸化膜、８・・・・・・Ａ ｕ Ｇ ｅ層によ
るオーミック電極、９・・・・・・Ｔｉ −Ｐｔ−ｋｕ
電極、１０−・−・フォトレジスト、１−２゜４−２・
・・・・・電極パターン。 （ｂ） 穿１゛何
パターンｔｂ）はＡ−Ａ’断面図である。第２図乃至第
７図は本発明の一実施例によるホール素子の１！！造工
程を示す図であり、各図（ａ）は平面パターン図を、各
図ｔｂ＋はＢ −Ｂ’断面図をそれぞれ示す。 １−１． ４−１・・・・・・電極窓、５・・・・・・
単結晶層、６・・・・・・半絶縁性基板、７．７’・・
・・・・酸化膜、８・・・・・・Ａ ｕ Ｇ ｅ層によ
るオーミック電極、９・・・・・・Ｔｉ −Ｐｔ−ｋｕ
電極、１０−・−・フォトレジスト、１−２゜４−２・
・・・・・電極パターン。 （ｂ） 穿１゛何
Claims (1)
- 【特許請求の範囲】 電極コンタクト窓を有し素子領域パターン形状をしたマ
スク層を素子領域上に形成する工程と。 前記′電極コンタクト窓を耐エツチングマスクでおおっ
て前記マスク層全マスクとして前記素子領域を選択的に
除去する工程とを含むことを％徴とするホール素子の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58185419A JPS6077474A (ja) | 1983-10-04 | 1983-10-04 | ホ−ル素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58185419A JPS6077474A (ja) | 1983-10-04 | 1983-10-04 | ホ−ル素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6077474A true JPS6077474A (ja) | 1985-05-02 |
Family
ID=16170455
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58185419A Pending JPS6077474A (ja) | 1983-10-04 | 1983-10-04 | ホ−ル素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6077474A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010278456A (ja) * | 2002-01-15 | 2010-12-09 | Asahi Kasei Electronics Co Ltd | ホール素子 |
-
1983
- 1983-10-04 JP JP58185419A patent/JPS6077474A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010278456A (ja) * | 2002-01-15 | 2010-12-09 | Asahi Kasei Electronics Co Ltd | ホール素子 |
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