JPS63164338A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS63164338A JPS63164338A JP30963286A JP30963286A JPS63164338A JP S63164338 A JPS63164338 A JP S63164338A JP 30963286 A JP30963286 A JP 30963286A JP 30963286 A JP30963286 A JP 30963286A JP S63164338 A JPS63164338 A JP S63164338A
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- JP
- Japan
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- insulating film
- gold wiring
- resist
- mask
- barrier metal
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 238000004519 manufacturing process Methods 0.000 title claims description 6
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造方法に関し、特に半導体装
置のバリアメタルを含めた金配線の形成方法に関する。
置のバリアメタルを含めた金配線の形成方法に関する。
従来の金配線の形成方法は、例えば第３図（ａ）〜（ｆ
）に示す工程により行なわれている。即ち第３図（ａ）
に示すように、基板１上に密着性を高める金属２（例え
ばＴ ｉ ）を全面に堆積し、その後、リソグラフィ技
術によって、レジストパターン４を形成した後、第３図
（ｂ＞に示すようにバリアメタル５（例えばＰｔ）を全
面に堆積する。
）に示す工程により行なわれている。即ち第３図（ａ）
に示すように、基板１上に密着性を高める金属２（例え
ばＴ ｉ ）を全面に堆積し、その後、リソグラフィ技
術によって、レジストパターン４を形成した後、第３図
（ｂ＞に示すようにバリアメタル５（例えばＰｔ）を全
面に堆積する。
次いで第３図（Ｃ）に示すように、レジスト４の上のバ
リアメタルをレジスト４とともにリフトオフ法により除
去し所望のバリアメタル５を形成する。次いで第３図（
ｄ）に示すように、再度リソグラフィ技術によりレジス
トパターン８を選択的に形成し、第３図（ｅ）に示すよ
うに、選択的メツキ法により金配線６を形成する。その
後、第３図（ｆ）に示すように、フォトレジスト８を除
去し、金配線をマスクにし密着性を高める金属を選択エ
ツチングしていた。
リアメタルをレジスト４とともにリフトオフ法により除
去し所望のバリアメタル５を形成する。次いで第３図（
ｄ）に示すように、再度リソグラフィ技術によりレジス
トパターン８を選択的に形成し、第３図（ｅ）に示すよ
うに、選択的メツキ法により金配線６を形成する。その
後、第３図（ｆ）に示すように、フォトレジスト８を除
去し、金配線をマスクにし密着性を高める金属を選択エ
ツチングしていた。
上述した従来の技術では、バリアメタルを含めた金配線
を形成するのに２度のりソゲラフイエ程を必要としてい
た。
を形成するのに２度のりソゲラフイエ程を必要としてい
た。
又、バリアメタルの形成方法であるリフトオフ法では、
レジストパターンの形状や膜厚によっては、リフトオフ
がいまく出来ないという欠点があった。
レジストパターンの形状や膜厚によっては、リフトオフ
がいまく出来ないという欠点があった。
更に、バリアメタル層と金配線層とに目合せズレが生じ
た場合、金と密着を高める金属が直接接触してしまい金
のバリア性がそこなわれるという恐れがあった。
た場合、金と密着を高める金属が直接接触してしまい金
のバリア性がそこなわれるという恐れがあった。
本発明の目的は、バリアメタル形成におけるリフトオフ
の際のリフトオフ性を向上させることができ、またバリ
アメタルを含めた金配線を１回のフォトリソグラフィで
形成することができ、かつバリアメタルと金配線の目合
せズレの生じない金配線が形成できる半導体装置の製造
方法を提供することにある。
の際のリフトオフ性を向上させることができ、またバリ
アメタルを含めた金配線を１回のフォトリソグラフィで
形成することができ、かつバリアメタルと金配線の目合
せズレの生じない金配線が形成できる半導体装置の製造
方法を提供することにある。
本発明の半導体装置の製造方法は、半導体基板上に基板
との密着を高める金属を全面に堆積する工程と、その金
属上に絶縁膜を堆積する工程と、その絶縁膜上にリソグ
ラフィ技術によって選択的にレジストパターンを形成す
る工程と、そのレジストパターンをマスクとして絶縁膜
をエツチングしてオーバーハングを形成する工程と、金
のバリアとなる金属を全面に堆積し、レジスト上のバリ
アメタルをレジストとともに除去する工程と、絶縁膜を
マスクにして金配線を選択メッキ成長する工程と、金配
線形成後絶縁膜を除去する工程と、金配線をマスクにし
て密着性を高める金属を選択的に除去する工程とを含み
金配線を形成することにより構成される。
との密着を高める金属を全面に堆積する工程と、その金
属上に絶縁膜を堆積する工程と、その絶縁膜上にリソグ
ラフィ技術によって選択的にレジストパターンを形成す
る工程と、そのレジストパターンをマスクとして絶縁膜
をエツチングしてオーバーハングを形成する工程と、金
のバリアとなる金属を全面に堆積し、レジスト上のバリ
アメタルをレジストとともに除去する工程と、絶縁膜を
マスクにして金配線を選択メッキ成長する工程と、金配
線形成後絶縁膜を除去する工程と、金配線をマスクにし
て密着性を高める金属を選択的に除去する工程とを含み
金配線を形成することにより構成される。
次に、本発明の実施例について図面を参照して説明する
。第１図（ａ）〜（ｅ）は本発明の一実施例を説明する
ための工程順に示した素子要部の断面口である。
。第１図（ａ）〜（ｅ）は本発明の一実施例を説明する
ための工程順に示した素子要部の断面口である。
まず、第１図（ａ＞に示すように、基板１上に密着性を
高める金属３と絶縁膜３を全面に堆積し、その上にフォ
トリソグラフィー技術によってレジストパターン４を形
成する。
高める金属３と絶縁膜３を全面に堆積し、その上にフォ
トリソグラフィー技術によってレジストパターン４を形
成する。
次に、第１図（ｂ）に示すように、上記レジストパター
ン４をマスクにして絶縁膜を異方性エッチと等方性エッ
チの両方を使用してオーバーハングを形成し、その後全
面にバリアメタル５を堆積する。
ン４をマスクにして絶縁膜を異方性エッチと等方性エッ
チの両方を使用してオーバーハングを形成し、その後全
面にバリアメタル５を堆積する。
次に、第１図（Ｃ）に示すように、リフトオフ法により
レジスト４上のバリアメタル５をレジストとともに除去
し、バリアメタルパターン５を形成する。
レジスト４上のバリアメタル５をレジストとともに除去
し、バリアメタルパターン５を形成する。
次に、第１図（ｄ）に示すように、絶縁膜３をマスクに
金６を選択メッキ成長する。
金６を選択メッキ成長する。
次に、第１図（ｅ）に示すように、絶縁膜３を除去し、
更に金配線６をマスクに密着性を高める金属２を選択エ
ツチングすると金配線が完成する。
更に金配線６をマスクに密着性を高める金属２を選択エ
ツチングすると金配線が完成する。
以上の実施例ではバリアメタル形成方法であるリフトオ
フ法の際に、スペーサーとしてレジストの下に絶縁膜を
堆積し、その絶縁膜とレジストによりオーバーハングを
形成してリフトオフを行うので容易にリフトオフを行う
ことができ、更にその絶縁膜をマスクにセルファライン
で金を選択メッキするので目ずれの発生はなく、又金と
密着性を高める金属との接触の起きることもない。
フ法の際に、スペーサーとしてレジストの下に絶縁膜を
堆積し、その絶縁膜とレジストによりオーバーハングを
形成してリフトオフを行うので容易にリフトオフを行う
ことができ、更にその絶縁膜をマスクにセルファライン
で金を選択メッキするので目ずれの発生はなく、又金と
密着性を高める金属との接触の起きることもない。
第２図（ａ）〜（ｅ）は本発明の他の実施例を説明する
ために工程順に示した素子要部の断面図である。
ために工程順に示した素子要部の断面図である。
第２図（ａ）に示すように、基板１上に密着性を高める
金属を堆積し、その上に第１図（ａ）で堆積した絶縁膜
３の下に、絶縁膜３、密着を高める金属２とエツチング
選択性の良い膜７（すなわち絶縁膜エツチングストッパ
ー膜）を堆積する。それ以外は第１図（ａ）に同じであ
る。
金属を堆積し、その上に第１図（ａ）で堆積した絶縁膜
３の下に、絶縁膜３、密着を高める金属２とエツチング
選択性の良い膜７（すなわち絶縁膜エツチングストッパ
ー膜）を堆積する。それ以外は第１図（ａ）に同じであ
る。
次に、第２図（ｂ）に示すように、レジストパターン４
をマスクに、まず絶縁膜を異方性エツチングと等方性エ
ツチングを用いてエツチングし、次に絶縁膜エツチング
ストッパー膜７をエツチングし、レジストと絶縁膜、エ
ツチングストッパーの膜３者でオーバーハングを形成し
、その後全面にバリアメタル５を堆積する。
をマスクに、まず絶縁膜を異方性エツチングと等方性エ
ツチングを用いてエツチングし、次に絶縁膜エツチング
ストッパー膜７をエツチングし、レジストと絶縁膜、エ
ツチングストッパーの膜３者でオーバーハングを形成し
、その後全面にバリアメタル５を堆積する。
次に、第２図（Ｃ）、（ｄ）の工程は、エツチングスト
ッパー膜７を付加した以外は、それぞれ第１図（ｃ）、
（ｄ）に同じ。
ッパー膜７を付加した以外は、それぞれ第１図（ｃ）、
（ｄ）に同じ。
次に、第２図（ｅ）に示すように、絶縁膜３を除去し、
更にエツチングストッパー膜７をエツチング除去し、密
着性を高める金属２を選択エツチングし、金配線を形成
する。すなわち、エツチングストッパー膜の添加により
エツチングを容易に、かつ正確に行うことができる。
更にエツチングストッパー膜７をエツチング除去し、密
着性を高める金属２を選択エツチングし、金配線を形成
する。すなわち、エツチングストッパー膜の添加により
エツチングを容易に、かつ正確に行うことができる。
以上説明したように本発明は、リフトオフの際に、レジ
ストの下にスペーサーとしての絶縁膜を設けることによ
り、リフトオフ性を向上させるとともに、そのスペーサ
ーを金配線形成の際のマスクに用いることにより、バリ
アメタルを含めた金配線を１回のフォトリングラフィで
形成することが出来る効果があること、更に金配線をセ
ルファラインで作成する為、バリアメタルと金配線の目
合せズレが生じないという効果がある。
ストの下にスペーサーとしての絶縁膜を設けることによ
り、リフトオフ性を向上させるとともに、そのスペーサ
ーを金配線形成の際のマスクに用いることにより、バリ
アメタルを含めた金配線を１回のフォトリングラフィで
形成することが出来る効果があること、更に金配線をセ
ルファラインで作成する為、バリアメタルと金配線の目
合せズレが生じないという効果がある。
第１図（ａ）〜（ｅ）は、本発明の一実施例を説明する
ために工程順に示した素子要部の断面図、第２図（ａ）
〜（ｅ）は、本発明の他の実施例を説明するために工程
順に示した素子要部の断面図、第３図（ａ）〜（ｆ）は
、従来の金配線の製造方法を説明するために工程順に示
した素子要部の断面図である。 １・・・半導体基板、２・・・密着性を高める金属、３
・・・絶縁膜、４・・・レジスト、５・・・バリアメタ
ル、６・・・金、７・・・絶縁性のエツチングストッパ
ーとなる膜、８・・・レジスト。 菊／図 第ＺＷＪ
ために工程順に示した素子要部の断面図、第２図（ａ）
〜（ｅ）は、本発明の他の実施例を説明するために工程
順に示した素子要部の断面図、第３図（ａ）〜（ｆ）は
、従来の金配線の製造方法を説明するために工程順に示
した素子要部の断面図である。 １・・・半導体基板、２・・・密着性を高める金属、３
・・・絶縁膜、４・・・レジスト、５・・・バリアメタ
ル、６・・・金、７・・・絶縁性のエツチングストッパ
ーとなる膜、８・・・レジスト。 菊／図 第ＺＷＪ
Claims (1)
- 半導体基板上に基板との密着を高める金属を全面に堆積
する工程と、該金属上に絶縁膜を堆積する工程と、該絶
縁膜上にリソグラフィ技術によって選択的にレジストパ
ターンを形成する工程と、該レジストパターンをマスク
として絶縁膜をエッチングしてオーバーハングを形成す
る工程と、金のバリヤとなる金属を全面に堆積し、レジ
スト上のバリアメタルをレジストとともに除去する工程
と、前記絶縁膜をマスクにして金配線を選択メッキ成長
する工程と、金配線形成後絶縁膜を除去する工程と、金
配線をマスクにして密着性を高める金属を選択的に除去
する工程とを含み金配線を形成することを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30963286A JPS63164338A (ja) | 1986-12-26 | 1986-12-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30963286A JPS63164338A (ja) | 1986-12-26 | 1986-12-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63164338A true JPS63164338A (ja) | 1988-07-07 |
Family
ID=17995370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30963286A Pending JPS63164338A (ja) | 1986-12-26 | 1986-12-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63164338A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08298263A (ja) * | 1995-04-27 | 1996-11-12 | Nec Corp | 半導体装置の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5480093A (en) * | 1977-12-08 | 1979-06-26 | Nec Corp | Manufacture of semiconductor device |
-
1986
- 1986-12-26 JP JP30963286A patent/JPS63164338A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5480093A (en) * | 1977-12-08 | 1979-06-26 | Nec Corp | Manufacture of semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08298263A (ja) * | 1995-04-27 | 1996-11-12 | Nec Corp | 半導体装置の製造方法 |
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