JPH08298263A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH08298263A JPH08298263A JP10375095A JP10375095A JPH08298263A JP H08298263 A JPH08298263 A JP H08298263A JP 10375095 A JP10375095 A JP 10375095A JP 10375095 A JP10375095 A JP 10375095A JP H08298263 A JPH08298263 A JP H08298263A
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- gold plating
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Abstract
(57)【要約】
【目的】イオンミリング工程を用いず、選択的に金めっ
きを行うことで形成する。 【構成】ＦＥＴなどの素子が形成されたＧａＡｓ基板１
上の絶縁膜２上全面に電流供給層となるＷ膜１４Ａを成
膜し、フォトレジスト膜１６ＡをマスクにＴｉ膜３Ｂ、
Ｐｔ膜４Ｂ、Ａｕ膜１７を連続的に蒸着してリフトオフ
処理を行う。フォトレジスト膜６Ｂをパターニングして
金めっき膜７Ｂを８μｍで成膜し、フォトレジスト膜６
Ｂについで、ＳＦ6 あるいはＣＦ4 ガスでマグネトロン
放電プラズマイオンエッチングで電流供給層を除去し、
厚膜Ｕ字形金めっき配線１３Ａを形成する。
きを行うことで形成する。 【構成】ＦＥＴなどの素子が形成されたＧａＡｓ基板１
上の絶縁膜２上全面に電流供給層となるＷ膜１４Ａを成
膜し、フォトレジスト膜１６ＡをマスクにＴｉ膜３Ｂ、
Ｐｔ膜４Ｂ、Ａｕ膜１７を連続的に蒸着してリフトオフ
処理を行う。フォトレジスト膜６Ｂをパターニングして
金めっき膜７Ｂを８μｍで成膜し、フォトレジスト膜６
Ｂについで、ＳＦ6 あるいはＣＦ4 ガスでマグネトロン
放電プラズマイオンエッチングで電流供給層を除去し、
厚膜Ｕ字形金めっき配線１３Ａを形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に金配線の形成方法に関する。
関し、特に金配線の形成方法に関する。
【０００２】
【従来の技術】従来、ＧａＡｓ化合物半導体などによる
集積回路では、配線材料として、低抵抗で耐マイグレー
ション性の高い金が用いられている。金配線の形成に
は、スパッタリング法等の方法ではデポジションレート
が低いため、１μｍオーダーの膜厚の成膜手段として
は、めっき法による成膜が最も広く使われている。
集積回路では、配線材料として、低抵抗で耐マイグレー
ション性の高い金が用いられている。金配線の形成に
は、スパッタリング法等の方法ではデポジションレート
が低いため、１μｍオーダーの膜厚の成膜手段として
は、めっき法による成膜が最も広く使われている。
【０００３】金配線の一般的に行われている形成方法
（第１の従来例）は次の通りである。
（第１の従来例）は次の通りである。
【０００４】まず、図４（ａ）に示すように、ＧａＡｓ
基板１などの表面に図示しないコンタクトホールなどの
接続孔を有する絶縁膜２を形成した下地基板を準備し、
蒸着法又はスパッタリング法により、図４（ｂ）に示す
ように、チタン膜３を例えば１００ｎｍ、白金膜４を例
えば１００ｎｍ堆積する。次に、図４（ｃ）に示すよう
に、所定パターンの開口５を有するフォトレジスト膜６
を形成し、白金膜４及びチタン膜３の２層膜を電流供給
層として例えば厚さ１μｍの金めっき膜７を形成し、次
に図４（ｄ）に示すように、フォトレジスト膜６を除去
する。次に、イオンミリングにより、金めっき７で覆わ
れていない部分の２層膜を除去して、金配線８を形成す
る。
基板１などの表面に図示しないコンタクトホールなどの
接続孔を有する絶縁膜２を形成した下地基板を準備し、
蒸着法又はスパッタリング法により、図４（ｂ）に示す
ように、チタン膜３を例えば１００ｎｍ、白金膜４を例
えば１００ｎｍ堆積する。次に、図４（ｃ）に示すよう
に、所定パターンの開口５を有するフォトレジスト膜６
を形成し、白金膜４及びチタン膜３の２層膜を電流供給
層として例えば厚さ１μｍの金めっき膜７を形成し、次
に図４（ｄ）に示すように、フォトレジスト膜６を除去
する。次に、イオンミリングにより、金めっき７で覆わ
れていない部分の２層膜を除去して、金配線８を形成す
る。
【０００５】また、これら集積回路の高周波領域への利
用を考慮した場合、配線として最も重要な問題点は、高
周波電流による電流損失である。つまり配線を電磁波が
伝播する場合、電流は電磁波に接した配線の表面部分に
集中して流れる、いわゆる表皮効果が起こり、周波数が
高くなるに従って電流が流れる表皮厚さは薄くなるが、
配線の単位長さ当たりの抵抗値は、配線中電流の流れる
部分の断面積に反比例するため、周波数が高くなるほど
抵抗値が大きくなり、結果として電流損失が大きくな
る。従って、表面積の小さい断面長方形状の配線では、
低抵抗の材質を使用しても、電流損失が大きくなるの
で、配線の表面積を大きくするために厚めっき化し、更
にその断面Ｕ字状の配線（以下、Ｕ字形金配線と記す）
が１９９２年電子情報通信学会秋季大会講演論文集分冊
２の第４２０頁に提案されている。
用を考慮した場合、配線として最も重要な問題点は、高
周波電流による電流損失である。つまり配線を電磁波が
伝播する場合、電流は電磁波に接した配線の表面部分に
集中して流れる、いわゆる表皮効果が起こり、周波数が
高くなるに従って電流が流れる表皮厚さは薄くなるが、
配線の単位長さ当たりの抵抗値は、配線中電流の流れる
部分の断面積に反比例するため、周波数が高くなるほど
抵抗値が大きくなり、結果として電流損失が大きくな
る。従って、表面積の小さい断面長方形状の配線では、
低抵抗の材質を使用しても、電流損失が大きくなるの
で、配線の表面積を大きくするために厚めっき化し、更
にその断面Ｕ字状の配線（以下、Ｕ字形金配線と記す）
が１９９２年電子情報通信学会秋季大会講演論文集分冊
２の第４２０頁に提案されている。
【０００６】このＵ字形金配線の形成方法（第２の従来
例）について説明する。図５（ａ）に示すように、Ｇａ
Ａｓ基板１などの半導体基板上に形成された絶縁膜２
（図示しないコンタクトホールなどの接続孔を有する）
の所望の部分に公知フォトリソグラフィー技術により約
１０μｍ厚のフォトレジスト膜９を形成する。次にスパ
ッタリング法によって、図５（ｂ）に示すように、金め
っきの際に電流供給層１０となる金属膜を全面に成膜す
る。この後、めっき法によって図５（ｃ）に示すよう
に、膜厚１μｍの金めっき膜１１を形成する。更にこの
後、図５（ｄ）に示すように、配線形成部分に、配線形
成時のマスク材となるフォトレジスト膜１２を形成す
る。次にイオンミリングにより配線部分以外の金めっき
膜の電流供給層を除去し、最後にフォトレジスト膜１
２，９を剥離して、図５（ｅ）に示すようにＵ字形金配
線１３を形成する。
例）について説明する。図５（ａ）に示すように、Ｇａ
Ａｓ基板１などの半導体基板上に形成された絶縁膜２
（図示しないコンタクトホールなどの接続孔を有する）
の所望の部分に公知フォトリソグラフィー技術により約
１０μｍ厚のフォトレジスト膜９を形成する。次にスパ
ッタリング法によって、図５（ｂ）に示すように、金め
っきの際に電流供給層１０となる金属膜を全面に成膜す
る。この後、めっき法によって図５（ｃ）に示すよう
に、膜厚１μｍの金めっき膜１１を形成する。更にこの
後、図５（ｄ）に示すように、配線形成部分に、配線形
成時のマスク材となるフォトレジスト膜１２を形成す
る。次にイオンミリングにより配線部分以外の金めっき
膜の電流供給層を除去し、最後にフォトレジスト膜１
２，９を剥離して、図５（ｅ）に示すようにＵ字形金配
線１３を形成する。
【０００７】
【発明が解決しようとする課題】以上説明した第１，第
２の従来例では、いずれもイオンミリングによって金属
膜を除去しているので、イオンミリングによって下地基
板から除去された金属がイオンミリング装置内に再付着
するのを避けることができない。従って、イオンミリン
グ装置の清浄化が困難であり、導電性のごみ（パーティ
クル）によって配線間の短絡が生じ易いという第１の問
題点がある。
２の従来例では、いずれもイオンミリングによって金属
膜を除去しているので、イオンミリングによって下地基
板から除去された金属がイオンミリング装置内に再付着
するのを避けることができない。従って、イオンミリン
グ装置の清浄化が困難であり、導電性のごみ（パーティ
クル）によって配線間の短絡が生じ易いという第１の問
題点がある。
【０００８】またイオンミリング工程中にイオンミリン
グされた白金や金などの金属が配線下部や側面に再付着
し、配線間の短絡を起こし配線不良の原因となるという
第２の問題点がある。
グされた白金や金などの金属が配線下部や側面に再付着
し、配線間の短絡を起こし配線不良の原因となるという
第２の問題点がある。
【０００９】この第１，第２の問題点は、集積回路の集
積度の向上に伴なって深刻化してくる。
積度の向上に伴なって深刻化してくる。
【００１０】この第２の問題点は、第１の従来技術で
は、フォトレジスト膜６の開口の形状を底部で大きく上
部で小さくなるようにすることによって、金めっき膜７
の断面が台形状になるようにすることによって一応回避
できることは、特開昭６３−２９２６３０号公報に記載
されている通りである。しかし、そうすると金配線の断
面積が小さくなって抵抗値が大きくなるので、その分予
め幅広に設計しなければならない。従って配線の微細化
と両立しない。
は、フォトレジスト膜６の開口の形状を底部で大きく上
部で小さくなるようにすることによって、金めっき膜７
の断面が台形状になるようにすることによって一応回避
できることは、特開昭６３−２９２６３０号公報に記載
されている通りである。しかし、そうすると金配線の断
面積が小さくなって抵抗値が大きくなるので、その分予
め幅広に設計しなければならない。従って配線の微細化
と両立しない。
【００１１】従って、本発明の目的は、このような配線
の微細化の阻害要因のない金配線の形成方法を提供する
ことにある。
の微細化の阻害要因のない金配線の形成方法を提供する
ことにある。
【００１２】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、下地基板の表面に反応性イオンエッチング可
能な第１の金属膜を被着する工程と、リフトオフ法によ
り白金を含む第２の金属膜を所定パターンに形成する工
程と、前記所定パターン上に少なくとも一つの開口を有
するレジスト膜を形成し前記開口部に前記第１の金属膜
を電流供給層として金めっき膜を形成する工程と、前記
レジスト膜を除去したのち反応性イオンエッチングによ
り前記金めっき膜で覆われていない部分の第１の金属膜
を除去する工程とにより金配線を形成するというもので
ある。
造方法は、下地基板の表面に反応性イオンエッチング可
能な第１の金属膜を被着する工程と、リフトオフ法によ
り白金を含む第２の金属膜を所定パターンに形成する工
程と、前記所定パターン上に少なくとも一つの開口を有
するレジスト膜を形成し前記開口部に前記第１の金属膜
を電流供給層として金めっき膜を形成する工程と、前記
レジスト膜を除去したのち反応性イオンエッチングによ
り前記金めっき膜で覆われていない部分の第１の金属膜
を除去する工程とにより金配線を形成するというもので
ある。
【００１３】ここで、所定間隔で２つの開口を有するレ
ジスト膜を形成することによって断面Ｕ字状の金配線を
形成することができる。
ジスト膜を形成することによって断面Ｕ字状の金配線を
形成することができる。
【００１４】また、好ましくは、第１の金属膜としてタ
ングステン膜又はチタン膜を被着し、ＳＦ6 ガス又はＣ
Ｆ4 ガスによるマグネトロン放電プラズマエッチングを
行なうことができる。
ングステン膜又はチタン膜を被着し、ＳＦ6 ガス又はＣ
Ｆ4 ガスによるマグネトロン放電プラズマエッチングを
行なうことができる。
【００１５】
【作用】第１の金属膜を反応性イオンエッチングで除去
するので、ガス状の反応生成分の少なくとも一部はエッ
チング装置外に容易に排出される。
するので、ガス状の反応生成分の少なくとも一部はエッ
チング装置外に容易に排出される。
【００１６】
【実施例】本発明の第１の実施例について説明する。
【００１７】図１（ａ）に示すように、ＧａＡｓ基板１
に図示しないＦＥＴなどの素子を形成し、ＳｉＯ2 膜な
どの絶縁膜２を形成し、図示しない下層配線や活性層に
達するバイアホールを形成する。次に、図１（ｂ）に示
すように、厚さ５０ｎｍのタングステン膜１４をスパッ
タリング法などにより成膜する。次に、図１（ｃ）に示
すように、所定パターンの開口１５（底部より上部で幅
が小さくなっている）を有するフォトレジスト膜１６を
形成し、電子ビーム蒸着法により、厚さ１００ｎｍのチ
タン膜３Ａ、厚さ５０ｎｍの白金膜４Ａを形成する。こ
れらの膜は、フォトレジスト膜１６の開口部側面には被
着されない（そのように側面に傾斜をつけておく）。次
にフォトレジスト膜１６を剥離する。このようにして、
リフトオフ法により、タングステン膜１４上に白金／チ
タン２層膜を選択的に形成することができる。次に、図
１（ｄ）に示すように、２層膜上に開口５Ａを有し、厚
さ１３μｍ程度のフォトレジスト膜６Ａを形成する。開
口５Ａと２層膜とは完全に一致するのが好ましいが、若
干ずれても差支えない。次にタングステン膜１４を電流
供給層として金めっき膜７Ａを厚さ１μｍ程度に形成す
る。次に、フォトレジスト膜６Ａを除去し、ＳＦ6 ある
いはＣＦ4 ガスによるマグネトロン放電プラズマエッチ
ング（反応性イオンエッチング）によりタングステン膜
１４をエッチングすることにより、図１（ｅ）に示すよ
うに、金配線８Ａを形成する。フッ素系のガスを用いる
ことにより反応生成物は蒸気圧の高いフッ化物となって
堆積し難く、エッチング装置外に排出され易い。従って
エッチング反応室の汚染が生じ難く、パーティクルによ
る金配線間の短絡が生じ難い。また、エッチング工程中
の反応生成物が配線に再付着する危険性もイオンミリン
グに比較するとはるかに少ない。従って、金配線８Ａの
断面形状は長方形に設計すれば良い。工程のばらつきに
よってある程度逆台形や台形になるのは避けられない
が、逆台形になっても再付着が殆どないし、台形になっ
ても予め台形になるように設計するのに比べると断面積
の減少は少なくてすむ。
に図示しないＦＥＴなどの素子を形成し、ＳｉＯ2 膜な
どの絶縁膜２を形成し、図示しない下層配線や活性層に
達するバイアホールを形成する。次に、図１（ｂ）に示
すように、厚さ５０ｎｍのタングステン膜１４をスパッ
タリング法などにより成膜する。次に、図１（ｃ）に示
すように、所定パターンの開口１５（底部より上部で幅
が小さくなっている）を有するフォトレジスト膜１６を
形成し、電子ビーム蒸着法により、厚さ１００ｎｍのチ
タン膜３Ａ、厚さ５０ｎｍの白金膜４Ａを形成する。こ
れらの膜は、フォトレジスト膜１６の開口部側面には被
着されない（そのように側面に傾斜をつけておく）。次
にフォトレジスト膜１６を剥離する。このようにして、
リフトオフ法により、タングステン膜１４上に白金／チ
タン２層膜を選択的に形成することができる。次に、図
１（ｄ）に示すように、２層膜上に開口５Ａを有し、厚
さ１３μｍ程度のフォトレジスト膜６Ａを形成する。開
口５Ａと２層膜とは完全に一致するのが好ましいが、若
干ずれても差支えない。次にタングステン膜１４を電流
供給層として金めっき膜７Ａを厚さ１μｍ程度に形成す
る。次に、フォトレジスト膜６Ａを除去し、ＳＦ6 ある
いはＣＦ4 ガスによるマグネトロン放電プラズマエッチ
ング（反応性イオンエッチング）によりタングステン膜
１４をエッチングすることにより、図１（ｅ）に示すよ
うに、金配線８Ａを形成する。フッ素系のガスを用いる
ことにより反応生成物は蒸気圧の高いフッ化物となって
堆積し難く、エッチング装置外に排出され易い。従って
エッチング反応室の汚染が生じ難く、パーティクルによ
る金配線間の短絡が生じ難い。また、エッチング工程中
の反応生成物が配線に再付着する危険性もイオンミリン
グに比較するとはるかに少ない。従って、金配線８Ａの
断面形状は長方形に設計すれば良い。工程のばらつきに
よってある程度逆台形や台形になるのは避けられない
が、逆台形になっても再付着が殆どないし、台形になっ
ても予め台形になるように設計するのに比べると断面積
の減少は少なくてすむ。
【００１８】次に、本発明の第２の実施例について説明
する。
する。
【００１９】図２（ａ）に示すように、ＧａＡｓ基板１
に図示しないＦＥＴなどの素子を形成し、ＳｉＯ2 膜な
どの絶縁膜２（厚さ１μｍ）を形成し、図示しない下層
配線や活性層に達するバイアホールを形成する。次に、
図２（ｂ）に示すように、厚さ５０ｎｍのタングステン
膜１４Ａをスパッタリング法などにより成膜する。次
に、図２（ｃ）に示すように、所定パターンの開口１５
Ａ（底部より上部で幅が小さくなっている）を形成し、
電子ビーム蒸着法により、厚さ１００ｎｍのチタン膜３
Ｂ、厚さ５０ｎｍの白金膜４Ｂ及び厚さ２００ｎｍの金
膜１７を形成する。これらの膜は、フォトレジスト膜１
６Ａの開口部側面には被着されない（そのように側面に
傾斜をつけておく）。次にフォトレジスト膜１６Ａを剥
離する。このようにして、リフトオフ法により、タング
ステン膜１４Ａ上に金／白金／チタン／３層膜を、選択
的に形成することができる。次に、図２（ｄ）に示すよ
うに、３層膜上に２つの開口５Ｂ（一定間隔で互いに並
行して配置されている）を有し、厚さ１０μｍ程度のフ
ォトレジスト膜６Ｂを形成する。２つの開口５Ｂの底部
はいずれもその少なくとも一部は３層膜上にくるよう、
フォトリソグラフィーでの目合せを行なう。次に、タン
グステン膜１４Ａを電流供給層として金めっきを行な
い、金膜１７上に高さ８μｍの金めっき膜７Ｂを形成す
る。次に、アッシングなどにより、フォトレジスト膜６
Ｂを除去したのち、ＳＦ6 あるいはＣＦ4ガスによるマ
グネトロン放電プラズマエッチングによりタングステン
膜１４Ａをエッチングすると、図２（ｅ）に示すよう
に、断面Ｕ字状の金配線１３Ａが得られる。
に図示しないＦＥＴなどの素子を形成し、ＳｉＯ2 膜な
どの絶縁膜２（厚さ１μｍ）を形成し、図示しない下層
配線や活性層に達するバイアホールを形成する。次に、
図２（ｂ）に示すように、厚さ５０ｎｍのタングステン
膜１４Ａをスパッタリング法などにより成膜する。次
に、図２（ｃ）に示すように、所定パターンの開口１５
Ａ（底部より上部で幅が小さくなっている）を形成し、
電子ビーム蒸着法により、厚さ１００ｎｍのチタン膜３
Ｂ、厚さ５０ｎｍの白金膜４Ｂ及び厚さ２００ｎｍの金
膜１７を形成する。これらの膜は、フォトレジスト膜１
６Ａの開口部側面には被着されない（そのように側面に
傾斜をつけておく）。次にフォトレジスト膜１６Ａを剥
離する。このようにして、リフトオフ法により、タング
ステン膜１４Ａ上に金／白金／チタン／３層膜を、選択
的に形成することができる。次に、図２（ｄ）に示すよ
うに、３層膜上に２つの開口５Ｂ（一定間隔で互いに並
行して配置されている）を有し、厚さ１０μｍ程度のフ
ォトレジスト膜６Ｂを形成する。２つの開口５Ｂの底部
はいずれもその少なくとも一部は３層膜上にくるよう、
フォトリソグラフィーでの目合せを行なう。次に、タン
グステン膜１４Ａを電流供給層として金めっきを行な
い、金膜１７上に高さ８μｍの金めっき膜７Ｂを形成す
る。次に、アッシングなどにより、フォトレジスト膜６
Ｂを除去したのち、ＳＦ6 あるいはＣＦ4ガスによるマ
グネトロン放電プラズマエッチングによりタングステン
膜１４Ａをエッチングすると、図２（ｅ）に示すよう
に、断面Ｕ字状の金配線１３Ａが得られる。
【００２０】イオンミリングを使用しないのでごみや再
付着による短絡不良が発生し難いことは第１の実施例と
同じである。また、第２の従来例では、電流供給層１０
の形成を蒸着法やスパッタリング法により行なうので段
差被覆性（ステップカバレージ）が悪く、断線が起り易
いので、電流供給層１０を厚くつけるとか、フォトレジ
スト膜の側面に傾斜をつけるなどの対策が必要であっ
た。前者では相対的に金めっき膜１１が薄くなり配線抵
抗が大きくなる。後者では、Ｕ字形金配線１３が上部で
広がる（第１の従来例の断面逆台形状に相当）ので配線
間隔を狭くできず、Ｌ／Ｓ（ラインアンドスペース）が
約５μｍ／５μｍの配線形成が限界であったが、本実施
例ではＬ／Ｓが約２μｍ／３μｍまで可能であった。
付着による短絡不良が発生し難いことは第１の実施例と
同じである。また、第２の従来例では、電流供給層１０
の形成を蒸着法やスパッタリング法により行なうので段
差被覆性（ステップカバレージ）が悪く、断線が起り易
いので、電流供給層１０を厚くつけるとか、フォトレジ
スト膜の側面に傾斜をつけるなどの対策が必要であっ
た。前者では相対的に金めっき膜１１が薄くなり配線抵
抗が大きくなる。後者では、Ｕ字形金配線１３が上部で
広がる（第１の従来例の断面逆台形状に相当）ので配線
間隔を狭くできず、Ｌ／Ｓ（ラインアンドスペース）が
約５μｍ／５μｍの配線形成が限界であったが、本実施
例ではＬ／Ｓが約２μｍ／３μｍまで可能であった。
【００２１】次に、第３の実施例について説明する。
【００２２】図３（ａ）に示すように、ＧａＡｓ基板１
に図示しないＦＥＴなどの素子を形成し、ＳｉＯ2 膜な
どの絶縁膜２（厚さ１μｍ）を形成し、図示しない下層
配線や活性層に達するバイアホールを形成する。次に、
図３（ｂ）に示すように、厚さ１００ｎｍのチタン膜３
Ｃをスパッタリング法などにより成膜する。次に、図３
（ｃ）に示すように、所定パターンの開口１５Ｂ（底部
より上部で幅が小さくなっている）を形成し、電子ビー
ム蒸着法により、厚さ５０ｎｍの白金膜４Ｃ及び厚さ２
００ｎｍの金膜１７Ａを形成する。これらの膜は、フォ
トレジスト膜１６Ｂの開口部側面には被着されない（そ
のように側面に傾斜をつけておく）。次にフォトレジス
ト膜１６Ｂを剥離する。このようにして、リフトオフ法
により、チタン膜３Ｃ上に金／白金２層膜を選択的に形
成することができる。次に、図３（ｄ）に示すように、
２層膜上に２つの開口５Ｃ（一定間隔で並行して配置さ
れている）を有し、厚さ１０μｍ程度のフォトレジスト
膜６Ｃを形成する。２つの開口５Ｃの底部はいずれもそ
の少なくとも一部は層膜上にくるよう、フォトリソグラ
フィーでの目合せを行なう。次にチタン膜３Ｃを電流供
給層として金めっきを行ない、金膜１７Ａ上に高さ８μ
ｍの金めっき膜７Ｃを形成する。次に、アッシングなど
により、フォトレジスト膜６Ｃを除去したのち、ＳＦ6
あるいはＣＦ4 ガスによるマグネトロン放電プラズマエ
ッチングによりチタン膜３Ｃをエッチングすると、図３
（ｅ）に示すように、断面Ｕ字状の金配線１３Ｂが得ら
れる。
に図示しないＦＥＴなどの素子を形成し、ＳｉＯ2 膜な
どの絶縁膜２（厚さ１μｍ）を形成し、図示しない下層
配線や活性層に達するバイアホールを形成する。次に、
図３（ｂ）に示すように、厚さ１００ｎｍのチタン膜３
Ｃをスパッタリング法などにより成膜する。次に、図３
（ｃ）に示すように、所定パターンの開口１５Ｂ（底部
より上部で幅が小さくなっている）を形成し、電子ビー
ム蒸着法により、厚さ５０ｎｍの白金膜４Ｃ及び厚さ２
００ｎｍの金膜１７Ａを形成する。これらの膜は、フォ
トレジスト膜１６Ｂの開口部側面には被着されない（そ
のように側面に傾斜をつけておく）。次にフォトレジス
ト膜１６Ｂを剥離する。このようにして、リフトオフ法
により、チタン膜３Ｃ上に金／白金２層膜を選択的に形
成することができる。次に、図３（ｄ）に示すように、
２層膜上に２つの開口５Ｃ（一定間隔で並行して配置さ
れている）を有し、厚さ１０μｍ程度のフォトレジスト
膜６Ｃを形成する。２つの開口５Ｃの底部はいずれもそ
の少なくとも一部は層膜上にくるよう、フォトリソグラ
フィーでの目合せを行なう。次にチタン膜３Ｃを電流供
給層として金めっきを行ない、金膜１７Ａ上に高さ８μ
ｍの金めっき膜７Ｃを形成する。次に、アッシングなど
により、フォトレジスト膜６Ｃを除去したのち、ＳＦ6
あるいはＣＦ4 ガスによるマグネトロン放電プラズマエ
ッチングによりチタン膜３Ｃをエッチングすると、図３
（ｅ）に示すように、断面Ｕ字状の金配線１３Ｂが得ら
れる。
【００２３】本実施例は第２の実施例と同様の効果があ
るほか、白金／チタンでなる金拡散のバリア膜の一部を
なすチタン膜を電流供給層として利用しているので、電
子ビーム蒸着工程が少なくてよいという利点がある。
るほか、白金／チタンでなる金拡散のバリア膜の一部を
なすチタン膜を電流供給層として利用しているので、電
子ビーム蒸着工程が少なくてよいという利点がある。
【００２４】なお、第１の実施例において、タングステ
ン膜１４の代りにチタン膜を形成し、かつ白金／チタン
の２層膜の代りに白金膜を形成してもよいことは当然の
ことである。
ン膜１４の代りにチタン膜を形成し、かつ白金／チタン
の２層膜の代りに白金膜を形成してもよいことは当然の
ことである。
【００２５】以上、第１の金属膜がタングステン膜、チ
タン膜の場合について説明したが、反応性イオンエッチ
ングにより除去可能な金属で半導体装置に使用できるも
のであれば何でもよい。また、単層膜に限らず多層膜で
もよい。第２の金属膜としては、白金／チタン、金／白
金の２層膜、金／白金／チタンの３層膜の場合について
説明したが、これは、反応性イオンエッチングが困難な
白金を含む膜であれば何でもよい。
タン膜の場合について説明したが、反応性イオンエッチ
ングにより除去可能な金属で半導体装置に使用できるも
のであれば何でもよい。また、単層膜に限らず多層膜で
もよい。第２の金属膜としては、白金／チタン、金／白
金の２層膜、金／白金／チタンの３層膜の場合について
説明したが、これは、反応性イオンエッチングが困難な
白金を含む膜であれば何でもよい。
【００２６】
【発明の効果】以上説明したように本発明は、反応性イ
オンエッチングで除去可能な金属膜を電流供給層として
金めっき膜を選択形成したのち、電流供給層を反応性イ
オンエッチングすることにより金配線を形成するのでイ
オンミリングを用いることによるごみや再付着物による
配線間の短絡を防止することができる。また、配線側面
は基板面に対してほぼ垂直にすればよく、傾斜させるこ
とにより微細化を妨げることはない。従って、金配線を
有する半導体装置の微細化，高密度化に寄与する効果が
ある。
オンエッチングで除去可能な金属膜を電流供給層として
金めっき膜を選択形成したのち、電流供給層を反応性イ
オンエッチングすることにより金配線を形成するのでイ
オンミリングを用いることによるごみや再付着物による
配線間の短絡を防止することができる。また、配線側面
は基板面に対してほぼ垂直にすればよく、傾斜させるこ
とにより微細化を妨げることはない。従って、金配線を
有する半導体装置の微細化，高密度化に寄与する効果が
ある。
【図１】本発明の第１の実施例の説明のための（ａ）〜
（ｅ）に分図して示す工程順断面図である。
（ｅ）に分図して示す工程順断面図である。
【図２】本発明の第２の実施例の説明のための（ａ）〜
（ｅ）に分図して示す工程順断面図である。
（ｅ）に分図して示す工程順断面図である。
【図３】本発明の第３の実施例の説明のための（ａ）〜
（ｅ）に分図して示す工程順断面図である。
（ｅ）に分図して示す工程順断面図である。
【図４】第１の従来例の説明のための（ａ）〜（ｅ）に
分図して示す工程順断面図である。
分図して示す工程順断面図である。
【図５】第２の従来例の説明のための（ａ）〜（ｅ）に
分図して示す工程順断面図である。
分図して示す工程順断面図である。
１ ＧａＡｓ基板 ２ 絶縁膜 ３，３Ａ，３Ｂ，３Ｃ チタン膜 ４，４Ａ，４Ｂ，４Ｃ 白金膜 ５，５Ａ，５Ｂ，５Ｃ 開口 ６，６Ａ，６Ｂ，６Ｃ フォトレジスト膜 ７，７Ａ，７Ｂ，７Ｃ 金めっき膜 ８，８Ａ 金配線 ９ フォトレジスト膜 １０ 電流供給層 １１ 金めっき膜 １２ フォトレジスト膜 １３，１３Ａ，１３Ｂ Ｕ字形金配線 １４，１４Ａ タングステン膜 １５，１５Ａ，１５Ｂ 開口 １６，１６Ａ，１６Ｂ フォトレジスト膜 １７，１７Ａ 金膜
Claims (3)
- 【請求項１】 下地基板の表面に反応性イオンエッチン
グ可能な第１の金属膜を被着する工程と、リフトオフ法
により白金を含む第２の金属膜を所定パターンに形成す
る工程と、前記所定パターン上に少なくとも一つの開口
を有するレジスト膜を形成し前記開口部に前記第１の金
属膜を電流供給層として金めっき膜を形成する工程と、
前記レジスト膜を除去したのち反応性イオンエッチング
により前記金めっき膜で覆われていない部分の第１の金
属膜を除去する工程とにより金配線を形成することを特
徴とする半導体装置の製造方法。 - 【請求項２】 所定間隔で２つの開口を有するレジスト
膜を形成することによって断面Ｕ字状の金配線を形成す
る請求項１記載の半導体装置の製造方法。 - 【請求項３】 第１の金属膜としてタングステン膜又は
チタン膜を被着し、ＳＦ6 ガス又はＣＦ4 ガスによるマ
グネトロン放電プラズマエッチングを行なう請求項１又
は２記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10375095A JPH08298263A (ja) | 1995-04-27 | 1995-04-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10375095A JPH08298263A (ja) | 1995-04-27 | 1995-04-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08298263A true JPH08298263A (ja) | 1996-11-12 |
Family
ID=14362258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10375095A Pending JPH08298263A (ja) | 1995-04-27 | 1995-04-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08298263A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19717363A1 (de) * | 1997-04-24 | 1998-10-29 | Siemens Ag | Herstellverfahren für eine Platinmetall-Struktur mittels Lift-off-Prozesses |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63164338A (ja) * | 1986-12-26 | 1988-07-07 | Nec Corp | 半導体装置の製造方法 |
| JPH05114659A (ja) * | 1991-10-21 | 1993-05-07 | Nippon Telegr & Teleph Corp <Ntt> | 配線構体 |
-
1995
- 1995-04-27 JP JP10375095A patent/JPH08298263A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63164338A (ja) * | 1986-12-26 | 1988-07-07 | Nec Corp | 半導体装置の製造方法 |
| JPH05114659A (ja) * | 1991-10-21 | 1993-05-07 | Nippon Telegr & Teleph Corp <Ntt> | 配線構体 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19717363A1 (de) * | 1997-04-24 | 1998-10-29 | Siemens Ag | Herstellverfahren für eine Platinmetall-Struktur mittels Lift-off-Prozesses |
| DE19717363C2 (de) * | 1997-04-24 | 2001-09-06 | Siemens Ag | Herstellverfahren für eine Platinmetall-Struktur mittels eines Lift-off-Prozesses und Verwendung des Herstellverfahrens |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970819 |