JPH04147631A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04147631A JPH04147631A JP27264690A JP27264690A JPH04147631A JP H04147631 A JPH04147631 A JP H04147631A JP 27264690 A JP27264690 A JP 27264690A JP 27264690 A JP27264690 A JP 27264690A JP H04147631 A JPH04147631 A JP H04147631A
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- photo resist
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- gate
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- photoresist
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- Pending
Links
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置の製造方法に関し、特にＧ、Ａ
、 ＰＥＴのゲート形成に係るものである。
、 ＰＥＴのゲート形成に係るものである。
第８図ないし第１１図は、従来のＧ、Ａ、 ＦＥＴ（Ｆ
ｉｅｌｄＥｆｆｅｃｔ Ｔｒａｎｓｉｓｔｅｒ）のゲー
ト形成の製造方法を工程に従って示す半導体装置の断面
図である。図において、（１）はＧ、Ａ、半絶縁性基板
、（２）は活性層、（３）はソース電極、（４）はドレ
イン電極、（５）は絶縁膜、（７ｂ）、 （７ｃ）はポ
ジ型フォトレジストである。
ｉｅｌｄＥｆｆｅｃｔ Ｔｒａｎｓｉｓｔｅｒ）のゲー
ト形成の製造方法を工程に従って示す半導体装置の断面
図である。図において、（１）はＧ、Ａ、半絶縁性基板
、（２）は活性層、（３）はソース電極、（４）はドレ
イン電極、（５）は絶縁膜、（７ｂ）、 （７ｃ）はポ
ジ型フォトレジストである。
次に製造方法について説明する。
まず、第８図のようなＧ、Ａ、半絶縁性基板（１）上に
成長させた活性層（２）上に、リフトオフ法によりソー
ス電極（３）、ドレイン電極（４）を成長させた後、Ｓ
ＩＮ、Ｓ、０１等で絶縁膜（５）を全面に成長させる。
成長させた活性層（２）上に、リフトオフ法によりソー
ス電極（３）、ドレイン電極（４）を成長させた後、Ｓ
ＩＮ、Ｓ、０１等で絶縁膜（５）を全面に成長させる。
次に第９図のように１層目としてポジ型フォトレジスト
（７ｂ）、 ２層目としてポジ型フォトレジスト（７
ｃ）を塗布した後、第１Ｏ図のように、ＥＢ露光等でゲ
ートパターン形成をする。次に第１１図のように、ＲＩ
Ｅ等の、ドライエツチング等で、絶縁膜（５）のエツチ
ングを行う。
（７ｂ）、 ２層目としてポジ型フォトレジスト（７
ｃ）を塗布した後、第１Ｏ図のように、ＥＢ露光等でゲ
ートパターン形成をする。次に第１１図のように、ＲＩ
Ｅ等の、ドライエツチング等で、絶縁膜（５）のエツチ
ングを行う。
このように、ゲート電極パターンを形成した後、リセス
エッチング、蒸着、リフトオフ法にてゲート電極を形成
する。
エッチング、蒸着、リフトオフ法にてゲート電極を形成
する。
従来のゲート電極の製造方法は、以上のように行われて
いるので、第１１図のように、絶縁膜をドライエツチン
グすると、ポジ型フォトレジストも同時にエツチングさ
れ、ポジ型フォトレジストの膜厚が不足し、リフトオフ
によるゲート形成ができなくなる。特にＥＢ用ポジ型フ
ォトレジスト（ＰＭＭＡ等）は、耐ドライエツチング性
が劣るため、ポジ型フォトレジストの膜べりが多くなる
。
いるので、第１１図のように、絶縁膜をドライエツチン
グすると、ポジ型フォトレジストも同時にエツチングさ
れ、ポジ型フォトレジストの膜厚が不足し、リフトオフ
によるゲート形成ができなくなる。特にＥＢ用ポジ型フ
ォトレジスト（ＰＭＭＡ等）は、耐ドライエツチング性
が劣るため、ポジ型フォトレジストの膜べりが多くなる
。
そのため、２層目のポジ型フォトレジストを厚くすれば
、膜ベリの影響は無いか、微細なゲートパターンの形成
ができな（なる。また１層目と２層目に、同しポジ型フ
ォトレジストを使用すると、１層目、２層目のポジ型フ
ォトレジストのミキシング等パターン形成の制御が難し
いという問題点があった。
、膜ベリの影響は無いか、微細なゲートパターンの形成
ができな（なる。また１層目と２層目に、同しポジ型フ
ォトレジストを使用すると、１層目、２層目のポジ型フ
ォトレジストのミキシング等パターン形成の制御が難し
いという問題点があった。
この発明は、上記のような問題点を解消するためになさ
れたもので、耐ドライエツチング性を高め、微細なゲー
トパターン、及びＴ型ゲートを制御性よく形成する半導
体装置の製造方法を得ることを目的とする。
れたもので、耐ドライエツチング性を高め、微細なゲー
トパターン、及びＴ型ゲートを制御性よく形成する半導
体装置の製造方法を得ることを目的とする。
この発明に係る半導体装置の製造方法は、絶縁膜形成後
の微細パターン形成に、ＥＢ用ネガ型フォトレジストを
用い、絶縁膜のエツチングを行った後、２層目のポジ型
フォトレジストによりパターン形成をしたものである。
の微細パターン形成に、ＥＢ用ネガ型フォトレジストを
用い、絶縁膜のエツチングを行った後、２層目のポジ型
フォトレジストによりパターン形成をしたものである。
この発明におけるゲート形成方法は、１層目のフォトレ
ジストに、ＥＢ用ネガ型フォトレジストを用いることに
より、微細で、耐ドライエツチング性に優れたパターン
を形成できるとともに、２層目のポジ型フォトレジスト
とのミキシングか無くパターン形成の制御か容易になる
。
ジストに、ＥＢ用ネガ型フォトレジストを用いることに
より、微細で、耐ドライエツチング性に優れたパターン
を形成できるとともに、２層目のポジ型フォトレジスト
とのミキシングか無くパターン形成の制御か容易になる
。
以下、この発明の一実施例を図について説明する。
第１図ないし第７図は半導体装置の製造方法を工程に従
って示す半導体装置の断面図である。図において、（１
）〜（５）は第８図ないし第１１図の従来例に示したも
のと同等であるので説明を省略する。
って示す半導体装置の断面図である。図において、（１
）〜（５）は第８図ないし第１１図の従来例に示したも
のと同等であるので説明を省略する。
（６）はネガ型フォトレジスト、（７ａ）はポジ型フォ
トレジスト、（８）はゲート金属、（９）は露光である
。
トレジスト、（８）はゲート金属、（９）は露光である
。
次に製造方法について説明する。まず第１図のように、
Ｇ、Ａ、半絶縁性基板（１）上の活性層（２）上に、リ
フトオフ法を用いて、ソース電極（３）、ドレイン電極
（４）を形成した後、全面にＳ、Ｎ、５１０ｘ等の絶縁
膜（５）を成長させ、その上にＥＢ用のネガ型フォトレ
ジスト（６）を回転塗布する。次に０．２５μ以下のパ
ターンを形成するため、指定のパターンをＥＢにて露光
（９）シ第２図に示すごとく現像を行う、（ネガ型フォ
トレジスト（６）を使用するので、露光部分が残る。）
次に、第３図のように、ネガ型フォトレジスト（６）を
マスクドし、ＲＩＥ等により絶縁膜（５）のエツチング
を行う。次に第４図のように２層目のポジ型フォトレジ
スト（７ａ）を回転塗布し、第５図に示すごとく露光現
像（ＥＢ又は光学）にて、指定のパターンを形成する。
Ｇ、Ａ、半絶縁性基板（１）上の活性層（２）上に、リ
フトオフ法を用いて、ソース電極（３）、ドレイン電極
（４）を形成した後、全面にＳ、Ｎ、５１０ｘ等の絶縁
膜（５）を成長させ、その上にＥＢ用のネガ型フォトレ
ジスト（６）を回転塗布する。次に０．２５μ以下のパ
ターンを形成するため、指定のパターンをＥＢにて露光
（９）シ第２図に示すごとく現像を行う、（ネガ型フォ
トレジスト（６）を使用するので、露光部分が残る。）
次に、第３図のように、ネガ型フォトレジスト（６）を
マスクドし、ＲＩＥ等により絶縁膜（５）のエツチング
を行う。次に第４図のように２層目のポジ型フォトレジ
スト（７ａ）を回転塗布し、第５図に示すごとく露光現
像（ＥＢ又は光学）にて、指定のパターンを形成する。
次に、１６図のように、リセスを形成の後ゲート金属（
８）を蒸着し、第７図のようにリフトオフにてネガ型フ
ォトレジスト（６）、ポジ型フォトレジスト（７ａ）お
よび不要なゲート金属（８）を除去する。
８）を蒸着し、第７図のようにリフトオフにてネガ型フ
ォトレジスト（６）、ポジ型フォトレジスト（７ａ）お
よび不要なゲート金属（８）を除去する。
上記のような工程により第７図のようなゲート金属（８
）が形成できる。この工程では、１層目にネガ型フォト
レジスト（６） 、２層目にポジ型フォトレジスト（７
ａ）を用いており、１層目のネガ型フォトレジスト（６
）のパターン形成後、２層目のポジ型フォトレジスト（
７ａ）を塗布、露光を行っても、ネガ型フォトレジスト
（６）とポジ型フォトレジスト（７ａ）間でのミキシン
グが無く、パターン形成の制御性が向上する。
）が形成できる。この工程では、１層目にネガ型フォト
レジスト（６） 、２層目にポジ型フォトレジスト（７
ａ）を用いており、１層目のネガ型フォトレジスト（６
）のパターン形成後、２層目のポジ型フォトレジスト（
７ａ）を塗布、露光を行っても、ネガ型フォトレジスト
（６）とポジ型フォトレジスト（７ａ）間でのミキシン
グが無く、パターン形成の制御性が向上する。
また１層目のＥＢ用フォトレジストにネガ型フォトレジ
スト（６）を用いることにより、従来のポジ型に比べ、
耐ドライエツチング性が優れており、絶縁膜（５）のエ
ツチングによるネガ型フォトレジスト（６）の膜べりが
少なく、微細なゲートが形成でき、かつ２層目のポジ型
フォトレジスト（７ａ）のパターンにてゲート電極の断
面積を大きくすることにより、高性能の素子か得られる
。
スト（６）を用いることにより、従来のポジ型に比べ、
耐ドライエツチング性が優れており、絶縁膜（５）のエ
ツチングによるネガ型フォトレジスト（６）の膜べりが
少なく、微細なゲートが形成でき、かつ２層目のポジ型
フォトレジスト（７ａ）のパターンにてゲート電極の断
面積を大きくすることにより、高性能の素子か得られる
。
以上のように、この発明によれば、１層目のフォトレジ
ストに、ＥＢ用のネガ型フォトレジストを用いたので、
ＥＢ用のポジ型フォトレジストに比べ耐ドライエツチン
グ性の優れた微細なパターン及び、ゲートが形成でき、
素子の特性が向上するとともに、１層目のネガ型フォト
レジストと２層目のポジ型フォトレジストが、ミキシン
グしない他、２層目のポジ型フォトレジストは絶縁膜の
エツチング後にパターン形成するため、膜ベリがなく、
ゲートパターンの形成の制御性が向上するという効果が
得られる。
ストに、ＥＢ用のネガ型フォトレジストを用いたので、
ＥＢ用のポジ型フォトレジストに比べ耐ドライエツチン
グ性の優れた微細なパターン及び、ゲートが形成でき、
素子の特性が向上するとともに、１層目のネガ型フォト
レジストと２層目のポジ型フォトレジストが、ミキシン
グしない他、２層目のポジ型フォトレジストは絶縁膜の
エツチング後にパターン形成するため、膜ベリがなく、
ゲートパターンの形成の制御性が向上するという効果が
得られる。
１１図ないし第７図は、この発明の一実施例による半導
体装置の製造方法を工程に従って示す半導体装置の断面
図、第８図ないし第１１図は従来の半導体装置の製造方
法を工程に従って示す半導体装置の断面図である。 図において、（１）はＧ、Ａ、半絶縁性基板、（２）は
活性層、（３）はソース電極、（４）はドレイン電極、
（５）は絶縁膜、（６）はネガ型フォトレジスト、（７
ａ）はポジ型フォトレジスト、（８）はゲート金属、（
９）は露光を示す。 なお、図中、同一符号は同一、又は相当部分を示す。 代 理 人 大 岩 増 雄第１ＩＩ 第２図 第３８１１ 第４図 ７ａ・オ唾ブイフォトレジスト 第５図 第６厘 ８ ゲートヶ為 第７図 第８１１ 第９図 ７４．７ｃ ポジレジスト 第１ｏｇ！１１
体装置の製造方法を工程に従って示す半導体装置の断面
図、第８図ないし第１１図は従来の半導体装置の製造方
法を工程に従って示す半導体装置の断面図である。 図において、（１）はＧ、Ａ、半絶縁性基板、（２）は
活性層、（３）はソース電極、（４）はドレイン電極、
（５）は絶縁膜、（６）はネガ型フォトレジスト、（７
ａ）はポジ型フォトレジスト、（８）はゲート金属、（
９）は露光を示す。 なお、図中、同一符号は同一、又は相当部分を示す。 代 理 人 大 岩 増 雄第１ＩＩ 第２図 第３８１１ 第４図 ７ａ・オ唾ブイフォトレジスト 第５図 第６厘 ８ ゲートヶ為 第７図 第８１１ 第９図 ７４．７ｃ ポジレジスト 第１ｏｇ！１１
Claims (1)
- ゲート形成前に、層間絶縁膜を成長した後、ネガ型フ
ォトレジストを用いて、ゲートの微細パターンを形成し
た後、絶縁膜のエッチングを行い、その上にポジ型フォ
トレジストの２層目のパターンを形成することを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27264690A JPH04147631A (ja) | 1990-10-09 | 1990-10-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27264690A JPH04147631A (ja) | 1990-10-09 | 1990-10-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04147631A true JPH04147631A (ja) | 1992-05-21 |
Family
ID=17516826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27264690A Pending JPH04147631A (ja) | 1990-10-09 | 1990-10-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04147631A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000026726A1 (fr) * | 1998-11-02 | 2000-05-11 | Kansai Paint Co., Ltd. | Procede de formation de motif |
| US7354699B2 (en) | 2001-11-06 | 2008-04-08 | Hitachi Metals, Ltd. | Method for producing alignment mark |
-
1990
- 1990-10-09 JP JP27264690A patent/JPH04147631A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000026726A1 (fr) * | 1998-11-02 | 2000-05-11 | Kansai Paint Co., Ltd. | Procede de formation de motif |
| US6664029B1 (en) | 1998-11-02 | 2003-12-16 | Kansai Paint Co., Ltd. | Method of forming pattern |
| US7354699B2 (en) | 2001-11-06 | 2008-04-08 | Hitachi Metals, Ltd. | Method for producing alignment mark |
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