JP2669160B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JP2669160B2
JP2669160B2 JP3018542A JP1854291A JP2669160B2 JP 2669160 B2 JP2669160 B2 JP 2669160B2 JP 3018542 A JP3018542 A JP 3018542A JP 1854291 A JP1854291 A JP 1854291A JP 2669160 B2 JP2669160 B2 JP 2669160B2
Authority
JP
Japan
Prior art keywords
oxide film
film layer
concentration
layer
concentration oxide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP3018542A
Other languages
English (en)
Other versions
JPH04257222A (ja
Inventor
智之 斉藤
淳二 進藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP3018542A priority Critical patent/JP2669160B2/ja
Publication of JPH04257222A publication Critical patent/JPH04257222A/ja
Application granted granted Critical
Publication of JP2669160B2 publication Critical patent/JP2669160B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Weting (AREA)

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は,半導体デバイス製造工
程における酸化膜開口方法の改善に関する。LSI, 超LS
I のような微細パターンによる製造工程において, 絶縁
体膜を開口して電極層を形成する場合,開口窓の形状に
歪みがあると, 隣接する電極層との間に電気的接触を生
ずることがあり, このような事はLSI, 超LSI の信頼性
や良品率を低下させる原因の一つになっている。
【0002】
【従来の技術】図5 は開口を形成する一般的な酸化膜を
示す模式図である。シリコン基板4 の一部に高濃度埋込
み層5 を形成する場合, シリコン酸化膜層1 を開口して
次にこの開口部及び酸化膜1 上にn 型不純物となる燐或
いは砒素を蒸着させて高温に保持する。不純物はシリコ
ン基板4 に拡散して 高濃度埋込み層5 が形成されるが
同時に中濃度のシリコン酸化膜層2 が成長する。そして
シリコン酸化膜層1 にも僅か不純物が拡散して低濃度酸
化膜層1 となる。最初蒸着された不純物層は酸化されて
高濃度酸化膜層3 となる。この高濃度埋込み層5 に例え
ば電極層を形成するためには上記 高濃度酸化膜層3 ,
中濃度酸化膜層2 及び低濃度酸化膜層1 の3 種類の酸化
膜層をエッチングして除去することが必要である。
【0003】図6 は中濃度酸化膜層2 のボトム部分と同
じ大きさの開口を形成する場合の説明図である。図6
(a) の断面図に示されるように高濃度酸化膜層3 上にレ
ジスト膜6が付着され, 中濃度酸化膜層2 のボトム部分
と同じ大きさの開口に相当してパターニングされてい
る。 図6 (b) はその平面図を示す。尚, 図6 以降, 図
においてシリコン基板4 と高濃度埋込み層5 は省略され
ている。
【0004】図6 (c) は 図6 (b) のレジストパターン
6 をマスクとしてバッフアード弗酸により酸化膜層をパ
ターンエッチングした場合の断面図を示している。 図
6(d)はその平面図である。 酸化膜層のエッチング速度
は不純物濃度によって異なり, 低濃度酸化膜層1 , 中濃
度酸化膜層2 , 高濃度酸化膜層3 の順序に従ってサイド
エッチングの量が大きくなる。従って 図6(d)に示され
るように開口窓の形状はコーナ部分が突出して歪んだ形
7になる。
【0005】図7 は, 低濃度酸化膜層1 と中濃度酸化膜
層2 に跨がるような開口が形成される場合の説明図であ
る。図7(a)のレジストパターン6 をマスクとして図7(b)
に示される中濃度酸化膜層2 のボトム部分の境界に跨が
るような開口8 を形成しょうとする。この場合図7(c),
7(d)に示されるような左右のサイドエッチング量が極端
に違う, 歪んだ形状の開口窓9が形成されてしまう。
【0006】
【発明が解決しようとする課題】上記のように, 高濃度
酸化膜層3 ,中濃度酸化膜層2 及び低濃度酸化膜層1 の3
種類の酸化膜層をエッチングすれば必然的に, 開口窓
の形状は歪んでしまう。その結果は, 例えば配線層との
コンタクト不良を招くことにもなる。 従って, LSI,
超LSI の製造工程において, 形状に歪みのない開口窓を
形成する技法は強く望まれていた。
【0007】本発明の目的は, 形状に歪みのない開口窓
を高濃度酸化膜層, 中濃度酸化膜層及び低濃度酸化膜層
の3 種類の酸化膜層に形成する方法を提供することであ
る。
【0008】
【課題を解決するための手段】上記課題は、基板表面に
達する開口を有する低不純物濃度酸化膜層と、該開口内
に中不純物濃度酸化膜層と、該低濃度酸化膜層と該中濃
度酸化膜層を覆う高不純物濃度酸化膜層とを形成し
ッチングにより前記高濃度酸化膜層を除去し、前記開口
に前記中濃度酸化膜層を残し該中濃度酸化膜層のボト
ム周に位置合わせされたレジストパタ−ンを形成し
ッチングにより該中濃度酸化膜層を除去する方法、又
は、開口周の基板への投影が、前記中濃度酸化膜層のボ
トム周に跨るような開口を有する第1レジストパタ−ン
を前記高濃度酸化膜層の上に形成し、該第1レジストパ
タ−ンをマスクとして該高濃度酸化膜層の一部をエッチ
ングにより除去し、該第1レジストパタ−ンと、該高濃
度酸化膜層の露出部を覆う第2レジストパタ−ンを形成
し、該第2レジストパタ−ンをマスクとして該中濃度酸
化膜層と前記低濃度酸化膜層の一部をエッチングにより
除去する方法の何れかによって解決される。
【0009】
【作用】高濃度酸化膜層3 , 中濃度酸化膜層2 及び低濃
度酸化膜層1 の3 種類の酸化膜層のエッチング速度がそ
れぞれ異なる点がサイドエッチングの量の相違をもたら
す原因であるから, エッチングの途中において濃度の極
端に異なる部分が現れなければ本質的には正常な形状の
開口窓が得られる筈である。即ち, 先ず高濃度酸化膜層
3 を除去した後, 中濃度酸化膜層2 及び低濃度酸化膜層
1 のパターンエッチングを行なうか, 或いは,中濃度酸
化膜層2 及び低濃度酸化膜層1 のエッチングの際に高濃
度酸化膜層3 をシールしておけばよい。
【0010】
【実施例】本発明による4 つの実施例について図を参照
しながら以下に説明する。図中, 同一符号は同一材料部
分を表す。
【0011】第1 の実施例 図1 は高濃度酸化膜層3 を最初にエッチングして除去す
る場合を示す図である。図1(a)における高濃度酸化膜層
3 はバッファード弗酸( 中性弗化アンモンと弗酸と純水
の混合液) によってエッチングされる。図1(b)の点線で
示される窓11は 中濃度酸化膜層2ボトムの周を表してい
る。その後, 図 1(c) に示されるようにレジストパター
ン6 をマスクとして, 同じくバッファード弗酸により中
濃度酸化膜層2 がエッチングされる。 その結果, 図1
(d)に示されるように中濃度酸化膜層2ボトムの周11と同
一の形状歪みのない開口窓12が得られる。
【0012】第2 の実施例 図2(a)に示されるように中濃度酸化膜層ボトム周11の内
側に開口窓13を形成する例で, 図2(a)に示されるように
中濃度酸化膜層ボトム周11より充分内側に開口窓13を有
するレジストパターン6 を形成する。図2(c)に示される
ように先ず高濃度酸化膜層3 が, 続いて中濃度酸化膜層
2 がバッファード弗酸によりエッチングされる。この場
合,高濃度酸化膜層3 及び中濃度酸化膜層2 はいずれも
対称的にサイドエッチングされて, 形状歪みのない開口
窓14が得られる。
【0013】第3 の実施例 図3(b)に示されるように中濃度酸化膜層ボトム周11の外
側に開口窓15を形成する例で, 図3(a)に示されるように
先ず高濃度酸化膜層3 が, 続いて中濃度酸化膜層2 及び
低濃度酸化膜層1がバッファード弗酸によりエッチング
される。この場合,図3(c)に示されるように高濃度酸化
膜層3 及び低濃度酸化膜層1はいずれも対称的にサイド
エッチングされて, 図3(d)に示されるように形状歪みの
ない開口窓16が得られる。
【0014】第4 の実施例 図4(b)に示されるように中濃度酸化膜層2 及び低濃度酸
化膜層1 に跨がるような開口窓17を形成する例で, 図4
(a)に示されるように第1 のレジストパターン6 により
先ず高濃度酸化膜層3 がバッファード弗酸によりエッチ
ング除去される。ここで, 次に図4(c)に示されるよう
に, 第1 のレジストパターン6の上に第2 のレジストパ
ターン6'が形成される。このレジストパターン6'によっ
て, 高濃度酸化膜層3 が被覆される。次いで, 図4(e)に
示されるように, 中濃度酸化膜層2 及び低濃度酸化膜層
1 が同じくバッファード弗酸によりエッチング除去され
る。この場合, 図4(f)に示されるように中濃度酸化膜層
2 及び低濃度酸化膜層1 はいずれも略対称的にサイドエ
ッチングされて, 形状歪みのない開口窓18が得られる。
【0015】
【発明の効果】本発明の方法によれば過剰なサイドエッ
チングが生じないために濃度の異なる酸化膜に対して,
形状の歪みのない開口窓が形成される。その結果, LSI,
超LSI の信頼性や良品率の向上に寄与するところが大
きい。
【図面の簡単な説明】
【図1】 本発明の第1の実施例の説明図である。
【図2】 本発明の第2の実施例の説明図である。
【図3】 本発明の第3の実施例の説明図である。
【図4】 本発明の第4の実施例の説明図である。
【図5】 開口が形成される一般的な酸化膜を示す模式
図である。
【図6】 従来中濃度酸化膜層のボトム部分と同じ大き
さの開口が形成される場合の説明図である。
【図7】 従来低濃度酸化膜層と中濃度酸化膜層に跨が
るような開口が形成される場合の説明図である。
【符号の説明】
1 低濃度酸化膜層 2 中濃度酸化膜層 3 高濃度酸化膜層 4 シリコン基板 5 高濃度埋込み層 6 レジストパターン 7 コーナ部分が突出して歪んだ開口窓 8, 17 中濃度酸化膜層及び低濃度酸化膜層に跨がるよ
うな開口窓 9 左右のサイドエッチング量が極端に違う, 歪んだ形
状の開口窓 11 中濃度酸化膜層ボトム周 12, 14, 16, 18 歪みのない開口窓 13 中濃度酸化膜層ボトム周の内側の開口窓 15 中濃度酸化膜層ボトム周の外側の開口窓

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項1】 基板表面に達する開口を有する低不純物
    濃度酸化膜層と、該開口内に中不純物濃度酸化膜層と、
    該低濃度酸化膜層と該中濃度酸化膜層を覆う高不純物濃
    度酸化膜層とを形成する工程とエッチングにより前記 高濃度酸化膜層を除去し、前記開
    口に前記中濃度酸化膜層を残す工程と、該中濃度酸化膜層のボトム周に位置合わせされた レジス
    トパタ−ンを形成し、エッチングにより該中濃度酸化膜
    層を除去する工程とを有することを特徴とする半導体装
    置の製造方法。
  2. 【請求項2】 基板表面に達する開口を有する低不純物
    濃度酸化膜層と、該開口内に中不純物濃度酸化膜層と、
    該低濃度酸化膜層と該中濃度酸化膜層を覆う高不純物濃
    度酸化膜層とを形成する工程と開口周の基板への投影が、前記中濃度酸化膜層のボトム
    周に跨るような開口を有する第1レジストパタ−ンを前
    記高濃度酸化膜層の上に形成する工程と、 該第1レジストパタ−ンをマスクとして該高濃度酸化膜
    層の一部をエッチングにより除去する工程と、 該第1レジストパタ−ンと、該高濃度酸化膜層の露出部
    を覆う第2レジストパタ−ンを形成する工程と、 該第2レジストパタ−ンをマスクとして該中濃度酸化膜
    層と前記低濃度酸化膜層の一部をエッチングにより除去
    する工程 とを有することを特徴とする半導体装置の製造
    方法。
JP3018542A 1991-02-12 1991-02-12 半導体装置の製造方法 Expired - Fee Related JP2669160B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP3018542A JP2669160B2 (ja) 1991-02-12 1991-02-12 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP3018542A JP2669160B2 (ja) 1991-02-12 1991-02-12 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPH04257222A JPH04257222A (ja) 1992-09-11
JP2669160B2 true JP2669160B2 (ja) 1997-10-27

Family

ID=11974525

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3018542A Expired - Fee Related JP2669160B2 (ja) 1991-02-12 1991-02-12 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP2669160B2 (ja)

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS51136289A (en) * 1975-05-21 1976-11-25 Toshiba Corp Semi-conductor producing

Also Published As

Publication number Publication date
JPH04257222A (ja) 1992-09-11

Similar Documents

Publication Publication Date Title
JPH07193121A (ja) 半導体装置の製造方法
US5512509A (en) Method for forming an isolation layer in a semiconductor device
JP2675260B2 (ja) 半導体素子フィールド酸化膜の製造方法
JPS5836508B2 (ja) 半導体装置の製造方法
JPH0427702B2 (ja)
US4775644A (en) Zero bird-beak oxide isolation scheme for integrated circuits
JP2669160B2 (ja) 半導体装置の製造方法
US5348906A (en) Method for manufacturing semiconductor device
JPH0210730A (ja) 集積回路チップ上の電界効果トランジスタ用のフィールド・アイソレーション形成方法と構造
JPS6252950B2 (ja)
JPH06326091A (ja) 半導体素子のフィールド酸化膜の形成方法
JPH0336302B2 (ja)
JPH0257701B2 (ja)
JPH079930B2 (ja) 半導体装置の製造方法
JPH06132292A (ja) 半導体装置及びその製造方法
JPS5825229A (ja) 半導体装置の製造方法
JPS58170012A (ja) 半導体装置の製造方法
JPH01244636A (ja) 半導体装置の製造方法
JPH028451B2 (ja)
JPH01204441A (ja) 半導体装置の製造方法
JPS6362102B2 (ja)
JPS5944842A (ja) 半導体装置の製造方法
JPH1187308A (ja) 半導体装置の製造方法
JPH067573B2 (ja) 半導体装置及びその製造方法
JPS6165447A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19970603

LAPS Cancellation because of no payment of annual fees