CN109616570B - 一种基于phemt的霍尔电阻的制作方法 - Google Patents

一种基于phemt的霍尔电阻的制作方法 Download PDF

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Abstract

本发明提供了基于PHEMT的霍尔电阻的制作方法：1)准备由层叠设置的基层、沟道层和帽层组成的外延层；2)在帽层上沉积一层SiN；3)在欧姆合金的位置上将光阻打开，对SiN层和帽层进行蚀刻；5)在光阻打开的位置对沟道层注入Si；6)光阻剥离；接着整体再覆盖一层SiN；7)在需要隔断的区域打开光阻，帽进行离子注入，离子注入后光阻剥离；将Si注入区域的光阻打开，蚀刻掉SiSiN，蒸镀欧姆合金金属；蒸镀后剥离光阻；8)整体再覆盖第三SiN层，将欧姆合金顶部的光阻打开；蚀刻合金顶部的SiSiN，形成via孔；9)在Via上蒸镀金属；10)整体沉积SiSiN，作为顶部钝化层，在pad上开孔作为输入/输出端。

Description

一种基于PHEMT的霍尔电阻的制作方法
技术领域
本发明涉及一种基于PHEMT的霍尔电阻的制作方法。
背景技术
霍尔效应集成电路广泛应用于自动化、医学，和电子器件中。PHEMT(假晶高电子迁移率晶体管)结构由GaAs buffer、InGaAs channel、AlGaAs spacer、Δ-dopping、AlGaAs沟道，和GaAs帽构成。生成的GaAs-InGaAs-AlGaAs二维电子气，可以在霍尔器件中提供较高的灵敏度、能检测到较低的场强，以及获得较宽的工作频段。其较大的温漂，和较差的片电阻均匀性，是不能量产的主要原因。
先前技术：虽然蒸镀Au-Ge-Ni-Au，400°回火，形成欧姆接触的工艺方法可以降低金半接触电阻，但是其缺点是片电阻均匀性差(wafer片内range超过10％)，温漂较大。
现有技术：调试外延片并结合生产工艺设计，可以获得较均匀的片电阻(range5％)和较小的温漂。
发明内容
本发明所要解决的主要技术问题是提供一种基于PHEMT的霍尔电阻的制作方法，制作出的晶体管具在x方向，y方向的电阻具有较高的一致性，并且具有较小的金半接触电阻和较均匀的掺杂。
为了解决上述的技术问题，本发明提供了一种基于PHEMT的霍尔电阻的制作方法，包括如下步骤：
1)准备外延层，所述外延层具有层叠设置的基层、沟道层和帽层，所述沟道层和帽层没有掺杂；
2)在帽层上沉积一层SiN；
3)在SiN层上覆盖光阻，通过黄光工艺，在即将做欧姆合金的位置，打开光阻；
4)在光阻打开的区域将SiN层和帽层进行蚀刻，从而将沟道层暴露在开孔中；
5)对沟道层注入Si；
6)注入Si后，剥离光阻，整体覆盖一层SiN，形成第二SiN层，高温退火；
7)将需要隔断的区域进行离子注入；
8)通过黄光工艺，将Si注入区域的光阻打开；
9)将光阻打开区域的SiSiN蚀刻掉；
10)蒸镀欧姆合金金属，剥离光阻，回火形成欧姆合金；
11)整体覆盖第三SiN层，将欧姆合金顶部的SiSiN蚀刻掉，形成Via孔；
12)在Via孔上蒸镀金属做金属连线；
13)整体做顶层钝化，在pad上开孔作为输入/输出端。
在一较佳实施例中：所述蒸镀金属的材质由下至上依次为Au-Ge-Ni-Au-Ti；厚度为1600-3000A。
在一较佳实施例中：所述离子注入的离子为He，注入能量的范围为100-200Kev，注入剂量为2-10E13atom/cm2。
在一较佳实施例中：所述金属连线通过欧姆合金上的Via孔蒸镀在其上表面。
在一较佳实施例中：金属连线使用的蒸镀金属由下至上依次为Ti-Pt-Au，蒸镀厚度为1.6-2.8um。
本发明还提供了一种基于PHEMT的霍尔电阻的制作方法，包括如下步骤：
1)准备外延层，所述外延层具有层叠设置的基层、沟道层和帽层，所述沟道层和帽层没有掺杂；
2)在帽层上继续生长一层i-InGaP层和n+GaAs层；
3)在n+GaAs层上进行欧姆金属蒸镀，回火形成欧姆合金；
4)通过黄光工艺，将需要被隔断的区域，光阻打开，在光阻打开的区域，进行离子注入；接着将光阻打开区域的n+GaAs层蚀刻掉，蚀刻后剥离光阻；
5)整体沉积SiN层；
6)通过黄光工艺，将欧姆合金顶层的光阻打开，蚀刻掉没有光阻覆盖的SiSiN，形成Via孔；
7)在Via孔上蒸镀金属做金属连线；
8)整体做顶层钝化，在pad上开孔作为输入/输出端。
在一较佳实施例中：所述i-InGaP层的厚度为20-300A；n+GaAs层的厚度为100-1000A，掺杂浓度为0.5-8.5E18/cm3。
在一较佳实施例中：所述离子注入的离子为He，注入能量的范围为100-200Kev，注入剂量为2-10E13atom/cm2。
在一较佳实施例中：SiN层的厚度为200-1000A。
在一较佳实施例中：所述金属连线通过欧姆合金上的Via孔蒸镀在其上表面。
在一较佳实施例中：金属连线使用的蒸镀金属由下至上依次为Ti-Pt-Au，蒸镀厚度为1.6-2.8um。
相较于现有技术，本发明的技术方案具备以下有益效果：
本发明提供了一种基于PHEMT的霍尔电阻的制作方法，制作出的晶体管具在x方向，y方向的电阻具有较高的一致性，并且具有较小的金半接触电阻和较均匀的掺杂。
具体实施方式
下面结合具体实施例进一步阐述说明。
实施例1
一种基于PHEMT的霍尔电阻的制作方法，包括如下步骤：
1)准备外延层，所述外延层具有层叠设置的基层、沟道层和帽层，所述沟道层和帽层没有掺杂；
2)在帽层上沉积一层SiN；厚度200-1000A；
3)在SiN层上覆盖第一钝化层，通过黄光工艺，在即将做欧姆合金的位置，打开光阻；
4)在光阻打开的区域将SiN层和帽层进行蚀刻，从而将沟道层暴露在开孔中；对SiN层蚀刻使用的是c2f6，对帽层蚀刻使用的是磷酸：双氧水：水
5)对沟道层注入Si；
6)注入Si后，剥离光阻，整体覆盖一层SiN，厚度200-1000A，形成第二SiN层，高温退火；高温退火的温度为400-800°，时间为10-40min；
7)将需要隔断的区域进行离子注入；所述离子注入的离子为He，注入能量的范围为100-200Kev，注入剂量为2-10E13atom/cm2；
8)通过黄光工艺，将Si注入区域的光阻打开；
9)将光阻打开区域的SiSiN蚀刻掉；
10)蒸镀欧姆合金金属，剥离光阻，回火形成欧姆合金；
11)整体覆盖第三SiN层，厚度200-1000A，将欧姆合金顶部的SiSiN蚀刻掉，形成Via孔；
12)在Via上蒸镀金属做金属连线；所述蒸镀金属的材质由下至上依次为Au-Ge-Ni-Au-Ti；厚度为1600-3000A；
13)整体做顶层钝化，厚度2000-5000A，在pad上开孔作为输入/输出端。
实施例2
一种基于PHEMT的霍尔电阻的制作方法，包括如下步骤：
1)准备外延层，所述外延层具有层叠设置的基层、沟道层和帽层，所述沟道层和帽层没有掺杂；
2)在帽层上继续生长一层i-InGaP层和n+GaAs层；所述i-InGaP层的厚度为20-300A；n+GaAs层的厚度为100-1000A，掺杂浓度为0.5-8.5E18/cm3。
3)在n+GaAs层上进行欧姆金属蒸镀，回火形成欧姆合金；
4)通过黄光工艺，将需要被隔断的区域，光阻打开，在光阻打开的区域，进行离子注入；所述离子注入的离子为He，注入能量的范围为100-200Kev，注入剂量为2-10E13atom/cm2；接着将光阻打开区域的n+GaAs层蚀刻掉，蚀刻后剥离光阻；
5)整体沉积SiN层；厚度为200-1000A；
6)通过黄光工艺，将欧姆合金顶层的光阻打开，蚀刻掉没有光阻覆盖的SiSiN，形成Via孔；
7)在Via孔上蒸镀金属做金属连线；
8)整体做顶层钝化，厚度2000-5000A，在pad上开孔作为输入/输出端。
所述金属连线通过欧姆合金上的Via孔蒸镀在其上表面。金属连线使用的蒸镀金属由下至上依次为Ti-Pt-Au，蒸镀厚度为1.6-2.8um。
以上所述，仅为本发明较佳的具体实施方式，但本发明的设计构思并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，利用此构思对本发明进行非实质性的改动，均属于侵犯本发明保护范围的行为。

Claims (10)

1.一种基于PHEMT的霍尔电阻的制作方法，其特征在于包括如下步骤：
1)准备外延层，所述外延层具有层叠设置的基层、沟道层和帽层，所述沟道层和帽层没有掺杂；
2)在帽层上沉积一层SiN；
3)在SiN层上覆盖光阻，通过黄光工艺，在即将做欧姆合金的位置，打开光阻；
4)在光阻打开的区域将SiN层和帽层进行蚀刻，从而将沟道层暴露在开孔中；
5)对沟道层注入Si；
6)注入Si后，剥离光阻，整体覆盖一层SiN，形成第二SiN层，高温退火；
7)将需要隔断的区域的帽层进行离子注入；
8)通过黄光工艺，将Si注入区域的光阻打开；
9)将光阻打开区域的SiN蚀刻掉；
10)蒸镀欧姆合金金属，剥离光阻，回火形成欧姆合金；
11)整体覆盖第三SiN层，将欧姆合金顶部的SiN蚀刻掉，形成Via孔；
12)在Via孔上蒸镀金属做金属连线；
13)整体做顶层钝化，在pad上开孔作为输入/输出端。
2.根据权利要求1所述的一种基于PHEMT的霍尔电阻的制作方法，其特征在于：所述蒸镀金属的材质由下至上依次为Au-Ge-Ni-Au-Ti；厚度为
Figure FDA0003686341990000011
3.根据权利要求1所述的一种基于PHEMT的霍尔电阻的制作方法，其特征在于：所述离子注入的离子为He，注入能量的范围为100-200Kev，注入剂量为2-10E13atom/cm2。
4.根据权利要求1所述的一种基于PHEMT的霍尔电阻的制作方法，其特征在于：所述金属连线通过欧姆合金上的Via孔蒸镀在其上表面。
5.根据权利要求4所述的一种基于PHEMT的霍尔电阻的制作方法，其特征在于：金属连线使用的蒸镀金属由下至上依次为Ti-Pt-Au，蒸镀厚度为1.6-2.8um。
6.一种基于PHEMT的霍尔电阻的制作方法，其特征在于包括如下步骤：
1)准备外延层，所述外延层具有层叠设置的基层、沟道层和帽层，所述沟道层和帽层没有掺杂；
2)在帽层上继续生长一层i-InGaP层和n+GaAs层；
3)在n+GaAs层上进行欧姆金属蒸镀，回火形成欧姆合金；
4)通过黄光工艺，将需要被隔断的区域，光阻打开，帽层在光阻打开的区域，进行离子注入；接着将光阻打开区域的n+GaAs层蚀刻掉，蚀刻后剥离光阻；
5)整体沉积SiN层；
6)通过黄光工艺，将欧姆合金顶层的光阻打开，蚀刻掉没有光阻覆盖的SiN，形成Via孔；
7)在Via孔上蒸镀金属做金属连线；
8)整体做顶层钝化，在pad上开孔作为输入/输出端。
7.根据权利要求6所述的一种基于PHEMT的霍尔电阻的制作方法，其特征在于：所述i-InGaP层的厚度为
Figure FDA0003686341990000022
n+GaAs层的厚度为
Figure FDA0003686341990000021
掺杂浓度为0.5-8.5E18/cm3。
8.根据权利要求6所述的一种基于PHEMT的霍尔电阻的制作方法，其特征在于：所述离子注入的离子为He，注入能量的范围为100-200Kev，注入剂量为2-10E13atom/cm2。
9.根据权利要求6所述的一种基于PHEMT的霍尔电阻的制作方法，其特征在于：SiN层的厚度为
Figure FDA0003686341990000031
10.根据权利要求6所述的一种基于PHEMT的霍尔电阻的制作方法，其特征在于：所述金属连线通过欧姆合金上的Via孔蒸镀在其上表面；金属连线使用的蒸镀金属由下至上依次为Ti-Pt-Au，蒸镀厚度为1.6-2.8um。
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CN101510583B (zh) * 2009-03-18 2011-05-04 中国计量科学研究院 含有多层二维电子气的量子化霍尔电阻器件及其制作方法
KR20110060681A (ko) * 2009-11-30 2011-06-08 주식회사 아모센스 평면 홀 저항 센서 및 이를 이용한 다축 센서

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