JP4653397B2 - ホール素子の製造方法 - Google Patents

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Description

本発明は、ホール素子の製造方法に関する。より詳細には、ＩｎＡｓなどを活性層とした積層型化合物半導体のホール素子の製造方法に関し、電子移動度とシート抵抗が高く、かつ温度特性に優れた量子井戸型化合物半導体積層体を用いて高感度・低消費電力、かつ温度特性にも優れたホール素子の製造方法に関する。また、ホール素子を用いた携帯機器用途向け各種装置に関する。
一般に、ホール素子は、モータの回転制御や位置検出、磁場検出に用いられており、ブラシレスモータや非接触スイッチ、電流センサなど幅広い分野で利用されている。
近年、携帯電話や携帯情報端末、ノート型パーソナルコンピュータに代表される携帯機器の普及がめざましいが、ホール素子はこうした携帯機器などに組み込まれるデバイス用途に展開されている。また、自動車等の技術分野で幅広く用いられつつある。
例えば、ポインティングデバイスとしてホール素子を使う場合が挙げられる。これは入力部位に取り付けられた磁石の動きを磁気センサで検知することにより、入力方向と移動量を読みとるというデバイスである。この種の構造を有するポインティングデバイスは、入力情報が方向だけのボタン式ポインティングデバイスに対して、方向と量という、より詳細な情報を入力できることが特徴である。
また、携帯機器に取り付けられた蓋の開閉スイッチに使われるセンサとしての用途も挙げられる。すなわち、このセンサは、本体側と蓋のどちらか一方に磁石を配置し、他方にホール素子を配置し、磁石が近づいた時と遠ざかった時の磁場変化で開閉を検知するというものである。このようなホール素子を使用した開閉スイッチは、リードスイッチ等の接点を有する開閉スイッチと比較して、非接触式であるため寿命が半永久的であるという特徴がある。
さらに、方位センサで地磁気を読むためにホール素子を使うという用途も可能である。
携帯機器用途に求められるホール素子の基本特性としては、まず低消費電力であること、高感度であること、そして温度特性が良いことが挙げられる。低消費電力であることは、電力量が限られている携帯機器では最も重要な特性となる。
感度については、高感度であるほど小さな磁場変化をとらえることができるので、磁石とホール素子の配置の仕方や用いる磁石種類を選択する際に自由度が生まれる。温度特性については、温度特性が良いほど回路に温度補正などの余分な機構を加えることなく精度を出すことができるので、回路設計が簡単になり、コストダウンにつながる。
このような技術分野では、消費電力が低く、高感度で、更に、温度特性に優れた磁気センサが要求され、特に、携帯電話等の携帯機器用途の場合には、低消費電力であることが極めて重要である。
一般に、磁気センサを構成するホール素子の主な特性は、材料となる半導体の特性に強く支配される。例えば、感度は半導体材料の電子移動度に比例し、消費電力は入力抵抗の大きな素子ほど小さくなるため、半導体材料のシート抵抗が大きいほど小さくなる。
従来のホール素子には、電子移動度の大きな化合物半導体、特に、ＩｎＡｓ、ＩｎＳｂ、ＧａＡｓ等が好んで用いられてきた。ＩｎＡｓ、ＩｎＳｂ、ＧａＡｓおよびこれらの混晶半導体は、高電子移動度を有し、高感度ホール素子用材料として適しているからである。ＩｎＳｂやＩｎＡｓを材料として構成されるホール素子は、素子の感度は良好である反面、温度特性や消費電力特性が悪いという欠点を有する。また、ＩｎＡｓにＳｉをドーピングすることにより、ホール素子の温度特性が改善可能であることが知られているものの、感度特性や消費電力特性といった他の素子特性は満足できるものではない。更に、ＧａＡｓを材料として構成したホール素子は、温度特性や消費電力特性が良好である反面、素子の感度が低いという欠点を有する。
いずれのホール素子も、携帯機器用途に対して決して使いやすい素子とは言えず、様々な工夫を凝らしてホール素子を使用する必要があった。
このような問題については、特許文献１において、第１の化合物半導体層と、その上に形成された活性層としてのＩｎＡｓ層と、このＩｎＡｓ層の上面に形成された高抵抗の第２の化合物半導体層とで積層体を構成すると、ＩｎＡｓ活性層中に量子井戸型のポテンシャルが形成され、その量子効果の発現によって活性層中を伝導する電子の移動度とシート抵抗が大きくなり、温度特性が良好な積層体の形成が可能であることが記載されている。
また、特許文献２には、ＩｎＡｓ活性層を格子定数が近く禁制帯幅の大きいＡｌＧａＡｓＳｂ層上に形成することにより高電子移動度で、入力抵抗が大きく、温度特性にも優れたホール素子の形成が可能であることが記載されている。
また、非特許文献１では、ＩｎＡｓ上にＡｌＧａＡｓＳｂ層を形成し、ＩｎＡｓ活性層を禁制帯幅の大きな化合物半導体層で挟み込む構造とすることにより、さらに高い電子移動度を達成している。
また、ＩｎＡｓ活性層をＡｌＧａＡｓＳｂ層で挟んだホール素子のデバイス構造に関する技術としては、例えば、特許文献３がある。ここでは、感磁部以外の半導体薄膜をすべて除去し、その感磁部全体を金属電極層の上から保護層で被覆することにより信頼性が向上すると記載されている。また、電極層はＩｎＡｓ層とコンタクトしても良いし、上部ＡｌＧａＡｓＳｂ層とコンタクトしても良いとしている。
しかしながら、このような化合物半導体積層体構造を採用したホール素子の感度や抵抗値を所定の設計範囲内に収めるためには、化合物半導体材料そのものの電子移動度とシート抵抗値を一定の範囲内に再現性良く収めることが要求されるが、これらの物性値をコントロールすることが困難であるために、量子井戸型化合物半導体積層体を用いたホール素子の工業的生産が困難であるという問題があった。
また、前述したホール素子では、不平衡電圧（Ｖｕ）と入出力端子を９０°回転したときの不平衡電圧（ｒＶｕ）の絶対値が一致しないという問題があった。電流センサ等に応用されるリニアホールＩＣでは、９０°回転して得られる出力電圧を加算することによって、Ｖｕキャンセルを行い、磁界に対するホール出力の良好な直線性を実現する。ＶｕとｒＶｕの絶対値が一致することが望ましく、実用的には、ＶｕとｒＶｕの差の絶対値は、０．５ｍＶ以内（駆動電圧３Ｖ）である。したがって、前述したＶｕとｒＶｕの不一致（以後、Ｖｕ＋ｒＶｕバラツキと表記する）は改善されることが求められていた。
さらに、前述したホール素子では、未だ信頼性が十分ではないという問題があった。具体的には、高温高湿環境下で不平衡電圧（Ｖｕ）の値が大きく変動することと、ホール素子をプリント基板などに半田付けすると入力抵抗（Ｒｉｎ）や不平衡電圧（Ｖｕ）の値が大きく変動することである。
図１は、上述した特許文献３に記載されているようなホール素子構造の一例を示す図で、また、図２は、その作製手順を示す図である。図中符号１は基板、２は半導体薄膜、２ａは第一化合物半導体層、２ｂは活性層、２ｃは第二化合物半導体層、２ｄは第三化合物半導体層、３は金属電極層、４は保護層を示している。
このホール素子は、金属電極層をリフトオフ法により形成した後、保護層で全体を被覆しボンディングパッド部を開けて完成する。電極形成にリフトオフ法を用いる理由は、Ｓｂを含む化合物半導体が酸・アルカリに十分な耐性がなく、金属電極層を全面に形成した後、酸・アルカリを用いたエッチングによりパターニングすることが困難であったからである。
特開平１０−２３３５３９号公報（特許第３０６９５４５号） 特開平６−７７５５６号公報（特許第２７９３４４０号） 特開平９−１１６２０７号公報 Ｊ．Ｖａｃ．Ｓｃｉ．Ｔｅｃｈｎｏｌ．Ｂ１６（１９９８）ｐ２６４４
しかしながら、リフトオフ法で形成した金属電極層は、そのパターンの端部に突起（バリ）が残存してしまい、上部に形成する保護層の被覆性を極めて悪くする原因となっていた。そのため、高温高湿などの加速試験を実施すると耐湿性が不十分なＳｂを含む化合物半導体が腐食され、その結果として、不平衡電圧Ｖｕが大きく変動した。
これらの変動があるため従来のホール素子は実用的ではなく、高温高湿環境下および半田付けでの特性変動の小さい、つまり信頼性の高いホール素子が求められていた。
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、量子井戸型化合物半導体積層体の物性制御の再現性を高めることにより、電子移動度とシート抵抗が高く、かつ、温度特性に優れた量子井戸型化合物半導体の積層体の安定供給を可能にし、これにより、高感度で消費電力が低く、かつ、温度特性にも優れたホール素子の工業的提供を可能にするホール素子の製造方法を提供することにある。
本発明の他の目的は、ＩｎＡｓなどを活性層として高感度を実現できる積層型化合物半導体ホール素子において、Ｖｕ＋ｒＶｕバラツキの小さな化合物半導体ホール素子の製造方法を提供することにある。
本発明のさらに他の目的とするところは、ＩｎＡｓなどを活性層として高感度を実現できる積層型の化合物半導体ホール素子において、信頼性の高い化合物半導体ホール素子の製造方法を提供することにある。
本発明のさらに他の目的とするところは、ポインティングデバイスなど携帯機器用途向け各種装置に好適な磁気センサを提供することにある。
消費電力が小さく感度が高いホール素子を作製するためには、高抵抗で移動度の高い半導体薄膜が必要である。また、温度特性が良好なホール素子であるためには、使用温度範囲において活性層にＩｎＳｂのようなバンドギャップの狭い半導体膜ではなく、ホール素子の使用温度範囲で所望の温度特性に収まる半導体を選ぶ必要がある。
一般的に感度と温度特性は相反する特性であり両立しない。したがって、高抵抗、高感度、かつ温度特性の良いホール素子を作製するためには、温度特性の良い種類の半導体を選び、できるだけ結晶性の良い状態で薄い活性層を形成する必要がある。
これまでのホール素子は、基板上に活性層を直接形成していたため、基板と活性層における結晶格子間隔のミスマッチが大きく、活性層を薄くすると結晶性が悪くなり、移動度が小さくなってしまうという問題があった。
高抵抗かつ高移動度という特性を両立させるためには、活性層を、この活性層と格子定数が近く高抵抗の緩衝層を挟むような多層構造にすることによって、基板と活性層の格子不整合を緩和するようにすればよい。こうした多層構造にすることよって、活性層の結晶性を保ったまま薄くすることができる。
感磁部をこうした多層構造の膜で形成することによって、これまで得られなかった高抵抗、高感度、かつ温度特性が良好という携帯機器向けに有効な特性を兼ね備えた理想的なホール素子を作製することができる。そうしたホール素子を携帯機器用途に使用することによって機器の設計を容易に行うことができる。
本発明者らは、活性層の上下に配置された禁制帯幅の大きな化合物半導体層と金属電極層が接すると活性層以外に微弱電流が流れ、その電流量および電流経路が４箇所の端子ごとに微妙に異なることが原因で、Ｖｕ＋ｒＶｕバラツキが大きくなることを明らかにした。これにより、化合物半導体層全面（表面および側面）が保護層で被覆され、金属電極層が化合物半導体層と接触することなく活性層のみと接触するような素子構造とすることが、Ｖｕ＋ｒＶｕバラツキの小さなホール素子の作成に有効であることを見出した。
また、本発明者らは、従来の素子構造では半導体薄膜を保護層で被覆性良く完全にカバーすることができず、酸化されやすいＳｂを含む化合物半導体層が湿気で腐食され特性変動が大きくなることを明らかにして、該化合物半導体層の露出面すべて、つまり表面および側面を直接保護層で被覆することが、高温高湿環境下で特性変動の小さな素子を作製することに有効であることを見出した。
さらに、ホール素子を形成するプロセス中にＯ２アッシングなどの工程で、キャップ層であるＧａＡｓＳｂ層表面に酸化などの損傷が起こりキャップ層と保護層との界面状態が不安定になるため、高温（半田付けなど）において素子の特性変動が大きくなることを明らかにし、Ｓｂを含まないＩｎＧａＡｓをキャップ層とすることと、半導体薄膜形成後、まず保護層を形成しパターニングされた保護層をマスクとして感磁部を形成することにより半導体薄膜の最表面の損傷を抑制することが、キャップ層と保護層との界面状態を安定化し半田耐熱性の高いホール素子を作製することに有効であることを見出した。
本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、Ｉｎ Ｘ１ Ｇａ １−Ｘ１ Ａｓ Ｙ１ Ｓｂ １−Ｙ１ （０≦Ｘ１≦１、０≦Ｙ１≦１）からなる活性層の上下に、該活性層より大きな禁制帯幅を有する化合物半導体層を配置した半導体薄膜を形成する工程と、金属電極層を形成する領域の上部の化合物半導体層をエッチングして前記活性層を露出する工程と、次いで、前記活性層が露出された前記半導体薄膜をすべて覆うように第一保護層を形成する工程と、さらに、パターンニングした前記第一保護層をマスクとして用いて前記半導体薄膜の感磁部及び電極接触部以外をエッチングするエッチング工程と、前記エッチング工程で露出した基板と前記半導体薄膜の側面及び前記第一保護層を第二保護層で被覆し、前記活性層のみに接触する前記金属電極層を形成する工程とを有することを特徴とする。
また、請求項２に記載の発明は、ホール素子の製造方法であって、ＩｎＸ１Ｇａ１−Ｘ１ＡｓＹ１Ｓｂ１−Ｙ１（０≦Ｘ１≦１、０≦Ｙ１≦１）からなる活性層の上下に、該活性層より大きな禁制帯幅を有するＳｂを含む化合物半導体層を配置した半導体薄膜を形成する工程と、前記半導体薄膜の形成工程の後に第一保護層を形成する工程と、パターニングされた前記第一保護層をマスクとして用いて前記半導体薄膜の感磁部及び電極接触部以外をエッチング工程で除去する工程と、エッチング工程で露出した基板と前記半導体薄膜及び前記第一保護層を第二保護層で被覆する工程と、前記第二保護層、前記第一保護層及び上部化合物半導体層をエッチング工程により除去して金属電極層と接触する前記活性層を露出させる工程と、エッチング工程で露出した前記半導体薄膜及び前記第二保護層を第三保護層で被覆する工程と、前記第三保護層をパターニングして前記活性層を露出する工程と、前記金属電極層を形成する工程とを有することを特徴とする。
また、請求項３に記載の発明は、請求項１又は２に記載の発明において、前記第一保護層がＳｉＯ２で、前記第二保護層がＳｉ３Ｎ４であることを特徴とする。
また、請求項４に記載の発明は、請求項１又は２に記載の発明において、前記半導体薄膜が、ＧａＡｓ又はＳｉの基板上に形成され、前記活性層が、ＩｎＡｓで、前記化合物半導体層が、ＡｌＺ１Ｇａ１−Ｚ１ＡｓＹ２Ｓｂ１−Ｙ２（０≦Ｚ１≦１、０≦Ｙ２≦０．３）であることを特徴とする。
本発明によれば、電子移動度とシート抵抗が高く、かつ温度特性に優れた量子井戸型化合物半導体積層体を用いて高感度・低消費電力、かつ温度特性にも優れたホール素子の製造方法を提供することができる。
以下に、図面を参照して本発明の実施の形態について説明する。
図３は、本発明の化合物半導体積層構造体の構成例を説明するための図で、図中符号１１は基板、１２は第１の化合物半導体層、１３は化合物半導体で構成した活性層、１４は第２の化合物半導体層を示しており、これらの化合物薄膜１２〜１４が基板１１上に順次積層されている。なお、第２の化合物半導体層１４表面の酸化による劣化を防止等するために、必要に応じて第２の化合物半導体層１４上に第３の化合物半導体層を備える構成としても良い。
ここで、第１の化合物半導体層１２及び第２の化合物半導体層１４は、共に３種以上の元素で構成される多元系化合物半導体層であり、具体的には、Ｓｂを構成元素として含み、かつ、Ａｌ、Ｇａ、Ｉｎ、Ａｓ、及び、Ｐのグループから選択された２種以上の元素で構成される高抵抗の化合物半導体層であり、特に、 ＡｌＺＧａ１−ＺＡｓＹＳｂ１−Ｙで表記される組成の化合物半導体であることが好ましい。また、その組成比は、０．０≦Ｚ≦１．０、０．０≦Ｙ≦０．３であることが好ましく、より好ましくは、０．４≦Ｚ≦１．０、０．０≦Ｙ≦０．１５であり、更に好ましくは、０．４５≦Ｚ≦１．０、０．０≦Ｙ≦０．１２である。
第１の化合物半導体層１２の厚みは、通常は１５０ｎｍ〜１μｍであり、３００ｎｍ〜７００ｎｍの範囲内にあることが好ましい。実際の素子化プロセスを考えた場合、第１の化合物半導体層１２の厚みが薄い方がプロセスは容易であり、工業的に大きなメリットとなるためである。また、第２の化合物半導体層１４の厚みは、通常は５ｎｍ〜１００ｎｍであり、３０ｎｍ〜７０ｎｍの範囲内にあることが好ましい。
これら第１及び第２の化合物半導体層１２、１４の抵抗値は、活性層１３の抵抗値に対して、少なくとも５倍以上であることが必要であり、好ましくは、１００倍以上、より好ましくは、１０００倍以上の抵抗値に設計される。また、これらの層１２、１４のバンドギャップは、活性層１３のバンドギャップよりも広いことが必要で、通常は、活性層１３のバンドギャップの数倍以上とされる。
活性層１３を構成する化合物半導体としては、ＩｎｘＧａ１−ｘＡｓｙＳｂ１−ｙ（０．８≦ｘ≦１．０、０．８≦ｙ≦１．０）やＩｎＡｓが好ましい例であり、ＩｎｘＧａ１−ｘＡｓｙＳｂ１−ｙを用いる場合の組成は、０．８８≦ｘ≦１．０、かつ、０．８２≦ｙ≦１．０であることが好ましく、０．９≦ｘ≦１．０、かつ、０．９≦ｙ≦１．０であることがより好ましい。
また、活性層１３の厚みは、３０ｎｍより厚く１００ｎｍより薄く設定され、好ましくは、３５ｎｍ以上９０ｎｍ以下であり、更に好ましくは、４０ｎｍ以上７０ｎｍ以下である。これは、活性層１３の厚さが薄くなると、第１及び第２の化合物半導体層１２、１４のＳｂ組成変動に起因する電子移動度及びシート抵抗の変動が大きくなって工業的に製造することが困難になる一方、厚くなりすぎると、電子移動度自体が低下するとともに、第１及び第２の化合物半導体層１２、１４のＳｂ組成変動に起因する電子移動度及びシート抵抗の変動が大きくなって工業的に製造することが困難になるためである。
第１及び第２の化合物半導体層１２、１４の格子定数は、活性層１３の格子定数に対する格子定数差が０．０％〜１．２％になるように設定され、好ましくは、０．１％〜１．０％であり、より好ましくは、０．２％〜０．９％の範囲とされる。ここで、これらの化合物半導体結晶の各々の格子定数は、いわゆる「べガード則」によって層を構成する元素組成に依存するから、相互の格子定数差が最適になるように各々の層の組成が決定されることとなる。なお、第１及び第２の化合物半導体層１２、１４の格子定数が、活性層１３の格子定数に対して大きすぎたり小さすぎると、第１及び第２の化合物半導体層１２、１４内でのＳｂの組成変動によって、電子移動度等の特性が大きく変動してしまうことになる。
第２の化合物半導体層１４の上に第３の化合物半導体層を備える構成とする場合には、その材料としては、ＧａＡｓやＧａＡｓＳｂ等が好ましい。特に、ＧａＡｓを用いた場合には、本発明の化合物半導体積層構造体を素子化した際に、素子特性のばらつきが小さくなる傾向がある。この場合のＧａＡｓ層の厚さは、通常は０．５ｎｍ〜５０ｎｍであり、好ましくは３ｎｍ〜３０ｎｍ、より好ましくは６ｎｍ〜１５ｎｍである。
ここで、基板１１についての制限は特にないが、その上に積層させる化合物半導体層１２の格子定数等を考慮して選択され、例えば、ＧａＡｓ、ＧａＰ、ＩｎＰ、ＩｎＳｂ等の化合物半導体ウエハやＳｉウエハ等は好ましい例である。また、結晶を成長させる面方位としては、（１００）、（１１１）、（１１０）等が好ましい。
図３に示した構成の化合物半導体積層構造体では、電子移動度やシート抵抗といった電気特性が安定して得られることとなる。これは、このような構成の化合物半導体積層構造体においては、上述したように、各層の層厚と格子定数（すなわち組成）が互いに最適化された関係にあるために、第１及び第２の化合物半導体層中に必ず含まれることとなるＳｂの組成変動がある場合でも、それが電気特性を劇的に変化させることがないためである。
すなわち、本発明者の検討によれば、従来の量子井戸型化合物半導体積層構造体で、再現性の高い、電子移動度やシート抵抗を得ることが困難であった原因は、第１及び第２の化合物半導体層に必ず含まれることとなるＳｂの制御が困難であるために生じたＳｂ組成変動が、電子移動度などの特性を劇的に変化させてしまうためであり、安定した特性を得るためには、Ｓｂ組成変動が電気特性に及ぼす影響を低減させる構造を採用することが必要である。
また、上述した特許文献１及び２では、量子効果を有するホールセンサを形成するためには、ＩｎＡｓ等のセンサ層の厚さとして２０ｎｍ以下が好ましいとされているが、本発明者は、センサ層（活性層）の厚さを２０ｎｍより厚く設計し、更に、第１及び第２の化合物半導体層の格子定数を、活性層の格子定数の０．０％〜１．２％の範囲となるようにすることにより、化合物半導体層のＳｂ組成変動によって生じる電子移動度及びシート抵抗の変動が抑制されることを見いだして本発明の化合物半導体積層構造体を構成しているのである。
図３に示した構成の化合物半導体積層構造体において、活性層１３の厚み、及び、第１及び第２の化合物半導体層１２、１４と活性層１３の格子定数の差（格子不整合度）の夫々に最適値があるのは、以下の理由によるものと考えられる。
すなわち、化合物半導体層は、層中のＳｂ組成が大きい方が、結晶性が良好になる傾向が実験的に確認されているが、層中のＳｂ組成が大きくなると活性層１３を構成している結晶との間の格子不整合度も大きくなる。このとき、活性層１３の層厚が薄い場合には、１％程度の格子不整合度の影響は受けずに、化合物半導体層中のＳｂ組成の上昇に伴って活性層中１３の電子移動度も大きくなり、その結果、シート抵抗も小さくなって特性のばらつきが大きくなってしまう。
一方、活性層１３の層厚が厚い場合には、格子不整合が１％程度でも影響を受け、化合物半導体層中のＳｂ組成が増すにつれて結晶に応力が加わり、電子移動度が低下し、結果として、活性層１３中の電子移動度は化合物半導体層中のＳｂ組成によらずほぼ一定となり、シート抵抗も一定の範囲に収まることとなる。また、活性層１３の層厚が２０ｎｍ以下と極めて薄い場合には、Ｓｂ組成変動や膜厚変動等の影響が顕著に現れるようになるため、再現性の高い電気特性が得られなくなる。
なお、第１の化合物半導体層１２の厚みは、上述した特許文献１及び２においては量子効果を得るために１μｍとすることが好ましいと記載されているが、本発明においてそのような厚い層を必要としないのは、活性層１３の層厚が厚く設定されているためであると考えられる。
上述した構成の本発明の化合物半導体積層構造体を用いて磁気センサを構成すれば、高感度・高入力抵抗で、かつ、温度特性の良好な磁気センサが、安定的に、再現性良く作製可能である。また、そのような磁気センサは、従来の構成の磁気センサと比較して低消費電力であるため、携帯電話等の携帯機器用途に適している。
図４は、図３に示した構成の化合物半導体積層構造体を用いて構成した本発明の磁気センサの構成例を説明するための図で、図中符号２１は基板、２２は第１の化合物半導体層、２３は化合物半導体で構成した活性層、２４は第２の化合物半導体層、２５は第３の化合物半導体層を示している。これら２２〜２５に示した化合物半導体層の組成や膜厚等のパラメータは、図３を用いて上述した内容と同様である。なお、２２から２５で構成される積層体を「半導体薄膜」と称する。更に、２６は金属電極層、２７は保護層を示している。
金属電極層２６は、通常はオーミック電極であり、センサ層（活性層２３）に対してオーミックコンタクトであることが好ましく、その材質は、ＡｕＧｅ／Ｎｉ／Ａｕなどの公知の多層電極でも良いし、単層の金属でも良い。例えば、活性層がＩｎＡｓであればＴｉ／Ａｕなど、ＧａＡｓであればＡｕＧｅ／Ｎｉ／Ａｕなどがよく用いられる。また、保護層２７を構成する材料としては、ＳｉＮ、ＳｉＯ２などが好ましく、これらは単一層であっても多層であっても構わない。なお、本発明の磁気センサには、ホール素子や磁気抵抗素子などが含まれる。
次に、本発明を不平衡電圧の改善という観点で説明する。
図４において、第１の化合物半導体層２２および第２の化合物半導体層２４の禁制帯幅は、活性層２３より大きい。金属電極層２６は、第１の化合物半導体層２２、第２の化合物半導体層２４および第３の化合物半導体層２５とは保護層２７により電気的に隔離されており、半導体薄膜とは活性層２３のみと接触している。そのため、活性層２３に安定して電流を流すことができる。従来のホール素子は、金属電極層２６が活性層２３以外に、第１の化合物半導体層２２、第２の化合物半導体層２４および第３の化合物半導体層２５とも接触している。この点が本発明と従来のものとの相違点である。
つまり、ＩｎＸ１Ｇａ１−Ｘ１ＡｓＹ１Ｓｂ１−Ｙ１（０≦Ｘ１≦１、０≦Ｙ１≦１）からなる活性層２３の上下に、この活性層２３より大きな禁制帯幅を有する化合物半導体層２２、２４、２５を配置した半導体薄膜２２〜２５と、金属電極層２６および保護層２７からなるホール素子において、金属電極層２６が半導体薄膜２２〜２５とは活性層２３のみで接触し、この接触面以外の半導体薄膜２２〜２５の上面および側面のすべてが保護層２７で直接被覆されている。
また、第１の化合物半導体層２２、第２の化合物半導体層２４および第３の化合物半導体層２５の上面および側面すべてが、保護層２７により直接被覆されているので、これら化合物半導体層が大気中の水分に曝されることはない。
活性層２３の材料には、高電子移動度を有する化合物半導体が用いられる。本発明の活性層としては、ＩｎＸ１Ｇａ１−Ｘ１ＡｓＹ１Ｓｂ１−Ｙ１（０≦Ｘ１≦１、０≦Ｙ１≦１）で表される化合物半導体層であれば特に限定されるものではないが、素子感度、素子消費電力および温度特性を総合的に判断するとＩｎＡｓが好ましい。
また、所望の素子抵抗を得るために、必要に応じて活性層にＳｉ、Ｓｎなどをドーピングしても良い。第１の化合物半導体層２２と第２の化合物半導体層２４は、活性層２３より禁制帯幅が大きければ特に限定されるものではなく、またそれぞれが異なる材料であっても良い。
活性層を化合物半導体層で挟み込む構造で高電子移動度が実現されるのは、活性層内の電子が閉じこめられ２次元的に電子が動くためである。伝導帯上端の差が大きいほど電子を効率よく閉じこめることができ、活性層と化合物半導体層の禁制帯幅の差を大きくとれる組み合わせにすることが、本発明のホール素子として適している。
具体的には、禁制帯幅の差は０．３ｅＶ以上が好ましく、０．７ｅＶ以上がより好ましい。十分な禁制帯幅の差を得るためにも、ＩｎＡｓ（禁制帯幅：０．３６ｅＶ）は活性層として適しており、その場合の化合物半導体層の材料としては、ＡｌＧａＡｓＳｂが適している。表１に示すように、ＡｌＧａＡｓＳｂはその組成比により広い範囲の禁制帯幅（０．７２〜２．１３ｅＶ）を有しており、ＩｎＡｓとの格子整合性を考慮すると化合物半導体層としてはＡｌＺ１Ｇａ１−Ｚ１ＡｓＹ２Ｓｂ１−Ｙ２（０≦Ｚ１≦１、０≦Ｙ２≦０．３）が好ましい。
Figure 0004653397
この組成範囲のＡｌＧａＡｓＳｂは、基板材料として一般的なＧａＡｓおよびＳｉとは格子定数が大きく異なるが、この基板上に形成すると初期段階で格子緩和した後、ＡｌＧａＡｓＳｂ特有の格子定数で高品質薄膜が形成されることが知られており、第１の化合物半導体層材料として適している。
また、半導体薄膜がＧａＡｓまたはＳｉの基板上に形成され、活性層がＩｎＡｓで、化合物半導体層がＡｌＺ１Ｇａ１−Ｚ１ＡｓＹ２Ｓｂ１−Ｙ２（０≦Ｚ１≦１、０≦Ｙ２≦０．３）であることが好ましい。
ＡｌＧａＡｓＳｂは、ＧａＡｓ系と比較して酸化されやすく、金属電極層が形成された界面には酸素が残存し界面制御が困難であるため、電流経路は不安定となる。したがって、ＡｌＧａＡｓＳｂ層を有するホール素子において、本発明の効果は特に大きくなる。また、表面酸化を軽減するため、第２の化合物半導体層としてのＡｌＧａＡｓＳｂ層上に、第３の化合物半導体層としてのＧａＡｓＳｂ層などを形成している。
図５は、化合物半導体ホール素子の他の実施の形態を説明するための断面構造図で、図中符号３１は基板、３２は第１の化合物半導体層、３３は活性層、３４は第２の化合物半導体層、３５は第３の化合物半導体層、３６は金属電極層、３７は保護層を示しており、第１の化合物半導体層３２および第２の化合物半導体層３４の禁制帯幅は、活性層３３より大きい。本発明における第３の化合物半導体層３５はＩｎＧａＡｓであるのに対し、従来のホール素子における第３の化合物半導体層はＧａＡｓＳｂである。この点が本発明と従来のものとの相違点である。
つまり、本発明は、ＩｎＸ１Ｇａ１−Ｘ１ＡｓＹ１Ｓｂ１−Ｙ１（０≦Ｘ１≦１、０≦Ｙ１≦１）からなる活性層３３の上下に、この活性層３３より大きな禁制帯幅を有するＳｂを含む化合物半導体層３２、３４およびキャップ層としての化合物半導体層３５を配置した半導体薄膜３２〜３５と、金属電極層３６および保護層３７からなるホール素子において、化合物半導体層３４の上にＩｎＸ２Ｇａ１−Ｘ２Ａｓ（０≦Ｘ２≦１）からなるキャップ層として働く第３の化合物半導体層３５を具備することを特徴としている。
活性層３２としてＩｎＡｓ、第１の化合物半導体層３２および第２の化合物半導体層３３としてＡｌＧａＡｓＳｂを用いたホール素子では、表面酸化防止を目的としてキャップ層としての第３の化合物半導体層３５を形成している。第３の化合物半導体層３５の材料には、酸化されにくい化合物半導体が用いられる。キャップ層としては、ＩｎＸ２Ｇａ１−Ｘ２Ａｓ（０≦Ｘ２≦１）で表される化合物半導体層であれば特に限定されるものではないが、酸化されにくく、また禁制帯幅が大きく高抵抗であるのでＧａＡｓが好ましい。
図６は、本発明の化合物半導体ホール素子の製造方法を示す工程図で、この製造方法により図４に示すホール素子を作製することができる。具体的な製造工程については後述する。金属電極層２６が半導体薄膜２２〜２５とは活性層２３のみで接触し、この接触面以外の半導体薄膜の上面と側面のすべてが保護層２７で直接被覆される素子構造を実現する方法としては、金属電極層２６と接触する活性層２３をエッチングにより露出させ、金属電極層２６を形成する前に保護層２７で被覆すれば特に限定されるものではないが、エッチングにより露出した化合物半導体の側面が以降の工程で損傷を受けないように、エッチング工程の直後に保護層２７で被覆することが好ましい。
また、半導体薄膜表面のプロセスによる損傷を軽減するためには、図７に示す工程図（作製されるホール素子の断面図は図８に示す）に示されるように（なお、具体的は製造工程については後述する）、半導体薄膜形成後、まず前述のエッチング工程を行い、次いで第一保護層４７で被覆し、この第一保護層４７を感磁部形成のためのマスクとして用い、感磁部形成後、第二保護層４８で被覆することがより好ましい。なお、図中符号４１は基板、４２は第１の化合物半導体層、４３は活性層、４４は第２の化合物半導体層、４５は第３の化合物半導体層、４６は金属電極層を示している。
ホール素子の半田耐熱性を向上するためには、前述したＩｎＧａＡｓキャップ層（第３の化合物半導体層）とは別の方法として、図９に示す製造方法がある。なお、具体的は製造工程については後述する。
図１０は、図９に示す製造方法により作製されるホール素子の断面構造図である。図中符号５１は基板、５２〜５５は半導体薄膜、５２は第１の化合物半導体層、５３は活性層、５４は第２の化合物半導体層、５５は第３の化合物半導体層、５６は金属電極層、５７は第一保護層、５８は第二保護層を示している。
半導体薄膜の表面がレジスト塗布、Ｏ２アッシング等のプロセスに全く曝されないように、半導体薄膜を形成した後、まず最初に、第一保護層５７を形成することが特徴である。
この製造方法によれば、第３の化合物半導体層５５がＧａＡｓＳｂの場合においても十分に高い半田耐熱性を確保することができるが、ＩｎＧａＡｓキャップ層と組み合わせることによりさらに高い信頼性を実現することができる。
図１１及び図１２は、その具体的な製造方法を示す工程図である。なお、具体的は製造工程については後述する。これら製造方法により作成されるホール素子の断面構造図は、それぞれ図１３及び図１４に示してある。図中符号６１，７１は基板、６２、７２は第１の化合物半導体層、６３、７３は活性層、６４、７４は第２の化合物半導体層、６５、７５は第３の化合物半導体層、６６、７６は金属電極層、６７，７７は第一保護層、６８、７８は第二保護層、７９は第三保護層を示している。
つまり、図１０においては、ＩｎＸ１Ｇａ１−Ｘ１ＡｓＹ１Ｓｂ１−Ｙ１（０≦Ｘ１≦１、０≦Ｙ１≦１）からなる活性層５３の上下に、この活性層５３より大きな禁制帯幅を有するＳｂを含む化合物半導体層５２、５４とキャップ層としての化合物半導体層５５を配置した半導体薄膜を形成する。半導体薄膜の形成後、まず、第一保護層５７を形成し、パターニングされたこの第一保護層５７をマスクとして用いて半導体薄膜の感磁部および電極接触部以外をエッチングで除去する。次いで、エッチング工程で露出した基板５１と半導体薄膜および第一保護層５７を第二保護層５８で被覆する。ついで、第二保護層５８をパターニングして金属電極層５６を形成する。
また、図１３においては、ＩｎＸ１Ｇａ１−Ｘ１ＡｓＹ１Ｓｂ１−Ｙ１（０≦Ｘ１≦１、０≦Ｙ１≦１）からなる活性層６３の上下に、この活性層６３より大きな禁制帯幅を有するＳｂを含む化合物半導体層６２、６４とキャップ層としての化合物半導体層６５を配置した半導体薄膜を形成する。半導体薄膜の形成後、まず、第一保護層６７を形成し、パターニングされたこの第一保護層６７をマスクとして用いて半導体薄膜の感磁部および電極接触部以外をエッチングで除去する。第一保護層６７およびキャップ層を含む上部化合物半導体層６４、６５をエッチング工程により除去し、金属電極層６６と接触する活性層６３を露出させた後、エッチング工程で露出した基板６１と半導体薄膜および第一保護層６７を第二保護層６８で被覆する。ついで、第二保護層６８をパターニングして金属電極層６６を形成する。
さらに、図１４においては、ＩｎＸ１Ｇａ１−Ｘ１ＡｓＹ１Ｓｂ１−Ｙ１（０≦Ｘ１≦１、０≦Ｙ１≦１）からなる活性層７３の上下に、この活性層６３より大きな禁制帯幅を有するＳｂを含む化合物半導体層７２、７４とキャップ層としての化合物半導体層７５を配置した半導体薄膜を形成する。半導体薄膜の形成後、まず、第一保護層７７を形成し、パターニングされたこの第一保護層７７をマスクとして用いて半導体薄膜の感磁部および電極接触部以外をエッチング工程で除去する。エッチング工程で露出した基板７１と半導体薄膜および第一保護層７７を第二保護層７８で被覆する。第二保護層７８、第一保護層７７およびキャップ層を含む上部化合物半導体層７４、７５をエッチング工程により除去し金属電極層７６と接触する活性層７３を露出させた後、エッチング工程で露出した半導体薄膜および第二保護層７８を第三保護層７９で被覆する。ついで、第三保護層７９をパターニングして金属電極層７６を形成する。
保護層材料としては、特に限定されるものではないが、感磁部形成工程をイオンミリング法などの物理的エッチングにより実施する場合、第一保護層もエッチングされるので十分に厚い必要があり、厚くしても剥離しにくいＳｉＯ２が好ましく、また第二保護層としては耐湿性の点からＳｉ３Ｎ４が好ましい。
活性層表面を露出させる方法としては、特に限定されるものではないが、ＩｎＡｓなどの活性層はエッチングされずＳｂを含む化合物半導体層がエッチングされるエッチング液を用い選択エッチングを行うと、ＩｎＡｓ表面でエッチングが停止しプロセスの制御が容易である。キャップ層がＩｎＧａＡｓである場合は、イオンミリング法などの物理的エッチングにより少なくともキャップ層を除去した後、前述した選択エッチングで活性層表面を露出させることができる。この選択エッチング後に活性層表面部分をさらにエッチングすることは、高温高湿試験および半田耐熱試験における不平衡電圧の変動をより小さくする効果がある。このエッチング方法としては特に限定されるものではない。また、エッチング量としては特に限定されるものではないが、活性層の厚さの２分の１以下が好ましい。
図１５は、ＩｎＡｓ多層構造を感磁部に持つホール素子と、単層のＩｎＳｂ、ＩｎＡｓ、ＧａＡｓを感磁部に持つホール素子の抵抗温度特性を示す図である。
ＩｎＳｂは抵抗の温度変化が非常に大きく指数的に変化するのに対してＩｎＡｓ多層膜、単層ＩｎＡｓ、ＧａＡｓのホール素子は変化が小さく直線的である。温度変化が小さいだけではなく直線的な変化であることは、より精度を必要して回路設計時に温度補正をかける場合、補正がしやすいというメリットがある。
図１６は、温度特性が良好なＩｎＡｓ、ＧａＡｓ、及び上述したＩｎＡｓ多層構造を感磁部に持つホール素子の入力抵抗Ｒと感度Ｖｈの特性を示す図である。
入力抵抗Ｒ×感度Ｖｈという値が大きいほど高抵抗で高感度のホール素子であり、携帯機器用途向けに適していることを示している。単層のＩｎＡｓおよびＧａＡｓのホール素子に比べて上述したＩｎＡｓ多層構造からなるホール素子は４倍以上の値を示している。
入力抵抗Ｒ×感度Ｖｈは２０［Ω・Ｖ］（１Ｖ・５０ｍＴ）以上であれば携帯機器用途向けに適しているといえるが、３０［Ω・Ｖ］（１Ｖ・５０ｍＴ）以上が好ましく、３５［Ω・Ｖ］（１Ｖ・５０ｍＴ）以上がより好ましい。
活性層の厚みは、３０ｎｍより厚く１００ｎｍより薄ければ特に限定されないが、３５ｎｍより厚く１００ｎｍより薄いのが好ましく、４０ｎｍ以上厚く７０ｎｍより薄いのがより好ましい。
基板は特に限定しないがＧａＡｓを使用した。また、活性層を挟んだ緩衝層は、Ａｌ，Ｇａ，Ｉｎ，Ａｓ及びＰの５種のうち少なくとも２種の元素とＳｂとで構成されている。活性層に感度と温度特性のバランスの取れたＩｎＡｓを選び、上下に形成される半導体薄膜としてＩｎＡｓと格子定数の近いＡｌＧａＡｓＳｂを選び、基板にＡｌＧａＡｓＳｂ、ＩｎＡｓ、ＡｌＧａＡｓＳｂの順に分子線エピタキシー法（ＭＢＥ法）で成膜した。場合によって最表面に酸化防止などを目的としたＧａＡｓなどの保護層を設けても良い。
つまり、携帯機器向けに好適なホール素子は、基板と活性層と緩衝層と保護層とから構成され、活性層は、基板上に、膜厚が３０ｎｍより大きく１００ｎｍより小さいＩｎｘＧａ１−ｘＡｓｙＳｂ１−ｙ（０≦ｘ≦１、０≦ｙ≦１）層として形成されていて、活性層を化合物半導体である緩衝層で挟んだ多層構造を有する感磁部を備えている。
これは活性層の厚さが薄くなると緩衝層のＳｂ組成変動に起因する電子移動度およびシート抵抗の変動が大きくなって工業的に製造することが困難になる一方、厚くなりすぎると電子移動度自体が低下するとともに緩衝層のＳｂ組成変動に起因する電子移動度およびシート抵抗の変動が大きくなって工業的に製造することが困難になるためである。
多層構造からなるホール素子は、各膜の組成を変えることで特性をコントロールすることができるため、用途によって最適な素子を設計することが可能という利点もある。
このように多層構造からなるホール素子は、抵抗や感度、温度特性という基本特性がトータルで優れたホール素子であり、携帯機器用途に非常に有効である。こうしたホール素子を携帯機器用のデバイスに使用すれば、デバイスの消費電力を抑えることができ、また感度が高いため設計の自由度が高くなり、デバイスのコストダウンにもつながる。
［実施例１］
直径２インチのＧａＡｓ基板上に分子線エピタキシー（ＭＢＥ）法により、第１の化合物半導体層として６００ｎｍのＡｌ０．５５Ｇａ０．４５ＡｓＳｂ、活性層として５０ｎｍのＩｎＡｓ、第２の化合物半導体層として６０ｎｍのＡｌ０．５５Ｇａ０．４５ＡｓＳｂ、第３の化合物半導体層として６ｎｍのＧａＡｓＳｂを順次成膜した。
Ｓｂの組成は、Ｇｅ（２２０）単結晶を用いた４結晶法による高分解能Ｘ線回折法で求めた精密な格子定数を基にべガード則から算出し、電子移動度等の電気特性は、ｖａｎ ｄｅｒ Ｐａｕｗ法によるホール効果の測定から評価した。
表２は、そのようにして求めた格子定数差と、電子移動度及びシート抵抗をＳｂの組成毎に纏めたものである。
Figure 0004653397
この表２から判るように、第２、及び、第２の化合物半導体層中のＳｂ組成（Ｓｂｘ＝Ｓｂ／（Ｓｂ+Ａｓ））を０．８８５〜１．０００まで変化させても電気特性は安定しており、Ｓｂ組成変動が電気特性に及ぼす影響が小さいことが確認できた。すなわち、幅広いＳｂｘ＝０．８８５〜１．００の範囲で、電子移動度は、平均値±９％の範囲に入っており、シート抵抗も平均値±３１％の範囲に入っている。
現在市販されているホール素子のスペックは様々であるが、例えば、抵抗については中心値±４０％、感度については中心値±４５％程度であるが、本実施例の積層構造体は、感度に比例する電子移動度、抵抗に比例するシート抵抗のいずれもこの範囲内にあり、これらの値のばらつきは小さいと判断できる。
なお、通常の工業的製造においては、Ｓｂｘは中心値±０．０４程度の範囲内で運転が可能である。Ｓｂｘ＝０．９０２〜０．９８３の範囲でみると、電子移動度は平均値±８％の範囲、シート抵抗も平均値±２０％の範囲に入り、工業的に高い収率で化合物半導体積層構造体の生産が可能なことが確認できた。
［比較例１］
直径２インチのＧａＡｓ基板上に、分子線エピタキシー（ＭＢＥ）法により、第１の化合物半導体層として６００ｎｍのＡｌ０．５５Ｇａ０．４５ＡｓＳｂ、活性層として１５ｎｍのＩｎＡｓ、第２の化合物半導体層として６０ｎｍのＡｌ０．５５Ｇａ０．４５ＡｓＳｂ、第３の化合物半導体層として６ｎｍのＧａＡｓＳｂを順次成膜した。
Ｓｂの組成は、Ｇｅ（２２０）単結晶を用いた４結晶法による高分解能Ｘ線回折法で求めた精密な格子定数を基にべガード則から算出し、電子移動度等の電気特性は、ｖａｎ ｄｅｒ Ｐａｕｗ法によるホール効果の測定から評価した。
表３は、そのようにして求めた格子定数差と、電子移動度及びシート抵抗をＳｂの組成毎に纏めたものである。
Figure 0004653397
第１及び第２の化合物半導体層中のＳｂｘの変化に従い、電気特性は大きく変動しており、Ｓｂｘ＝０．８９０〜１．００の範囲でみると、電子移動度は平均値±３２％の範囲、シート抵抗は平均値±８２％の範囲となり、市販のホール素子のスペックを大幅に逸脱している。
通常の工業的製造においては、Ｓｂｘは中心値±０．０４程度の範囲内で運転が可能である。しかし、Ｓｂｘ＝０．８９０〜０．９６７の範囲においてさえも、電子移動度は平均値±１８％の範囲、シート抵抗は平均値±６３％の範囲となり、工業的生産が困難であることが確認できる。
図１７及び図１８は、電子移動度及びシート抵抗の格子定数差依存性の評価結果を、実施例１の評価結果と併せて示した図で、図１７は電子移動度の格子定数差依存性を示しており、図１８はシート抵抗の格子定数差依存性を示している。
これらの図から判るように、実施例１ではＳｂｘの変化に対して両特性の変化は小さい一方、比較例１では著しく大きいことが理解できる。また、実施例１で得られたシート抵抗を、特許第３０６９５４５号公報および特許第２７９３４４０号公報に記載の最高値（２８０Ω、２１０００ｃｍ２／Ｖｓ）と比較すると、Ｓｂｘ＝０．９１８〜０．９８３の広い範囲において同等若しくはそれ以上の電子移動度であり、かつ、シート抵抗は１６％〜７０％程大きく、低消費電力であり、携帯電話等の携帯機器用途に適していることが確認された。
［実施例２］
直径２インチのＧａＡｓ基板上に、分子線エピタキシー（ＭＢＥ）法により、第１の化合物半導体層として６００ｎｍのＡｌ０．５５Ｇａ０．４５ＡｓＳｂ、活性層として７０ｎｍのＩｎＡｓ、第２の化合物半導体層として６０ｎｍのＡｌ０．５５Ｇａ０．４５ＡｓＳｂ、第３の化合物半導体層として６ｎｍのＧａＡｓＳｂを順次成膜した。
Ｓｂの組成は、Ｇｅ（２２０）単結晶を用いた４結晶法による高分解能Ｘ線回折法で求めた精密な格子定数を基にべガード則から算出し、電子移動度等の電気特性は、ｖａｎ ｄｅｒ Ｐａｕｗ法によるホール効果の測定から評価した。
表４は、そのようにして求めた格子定数差と、電子移動度及びシート抵抗をＳｂの組成毎に纏めたものである。
Figure 0004653397
この表４に示すように、Ｓｂｘが変わっても、特性変化が小さいことが確認できた。幅広いＳｂｘ＝０．８８６〜０．９９９の範囲で、電子移動度は平均値±１１％の範囲に入っており、シート抵抗も平均値±２８％の範囲に入っている。市販のホール素子のスペックでは、抵抗は中心値±４０％、感度は中心値±４５％程度であるが、感度に比例する電子移動度、及び、抵抗に比例するシート抵抗のいずれもこの範囲内にあり、これらのばらつきは小さいと判断できる。
Ｓｂｘ＝０．９０１〜０．９８０の範囲でみると、電子移動度は平均値±９％以下の範囲に入っており、シート抵抗も平均値±２０％の範囲内となり、工業的に高い収率で化合物半導体積層構造体の生産が可能なことが確認できた。
［実施例３］
直径２インチのＧａＡｓ基板上に、分子線エピタキシー（ＭＢＥ）法により、第１の化合物半導体層として６００ｎｍのＡｌ０．５５Ｇａ０．４５ＡｓＳｂ、活性層として３５ｎｍのＩｎＡｓ、第２の化合物半導体層として６０ｎｍのＡｌ０．５５Ｇａ０．４５ＡｓＳｂ、第３の化合物半導体層として６ｎｍのＧａＡｓＳｂを順次成膜した。
Ｓｂの組成は、Ｇｅ（２２０）単結晶を用いた４結晶法による高分解能Ｘ線回折法で求めた精密な格子定数を基にべガード則から算出し、電子移動度等の電気特性は、ｖａｎ ｄｅｒ Ｐａｕｗ法によるホール効果の測定から評価した。
表５は、そのようにして求めた格子定数差と、電子移動度及びシート抵抗をＳｂの組成毎に纏めたものである。
Figure 0004653397
この表５に示すように、Ｓｂｘが変わっても特性変化が小さいことが確認できた。幅広いＳｂｘ＝０．８９２〜１．００の範囲で、電子移動度は平均値±１４％の範囲に入っており、シート抵抗は平均値±４８％の範囲に入っている。市販のホール素子のスペックでは、抵抗は中心値±４０％、感度は中心値±４５％程度である。本実施例の積層構造体は、感度に比例する電子移動度はスペック内であるが、抵抗に比例するシート抵抗は僅かにスペックの範囲を超えている。
Ｓｂｘ＝０．９０４〜０．９８０の範囲でみると、電子移動度は平均値±１０％範囲に入っており、シート抵抗も平均値±３６％の範囲にあるから、市販のホール素子のスペックにあり、工業的生産が可能なことが確認できた。
［実施例４］
直径２インチのＧａＡｓ基板上に、分子線エピタキシー（ＭＢＥ）法により、第１の化合物半導体層として６００ｎｍのＡｌ０．４５Ｇａ０．５５ＡｓＳｂ、活性層として５０ｎｍのＩｎＡｓ、第２の化合物半導体層として６０ｎｍのＡｌ０．４５Ｇａ０．５５ＡｓＳｂ、第３の化合物半導体層として６ｎｍのＧａＡｓＳｂを順次成膜した。
Ｓｂの組成は、Ｇｅ（２２０）単結晶を用いた４結晶法による高分解能Ｘ線回折法で求めた精密な格子定数を基にべガード則から算出し、電子移動度等の電気特性は、ｖａｎ ｄｅｒ Ｐａｕｗ法によるホール効果の測定から評価した。
表６は、そのようにして求めた格子定数差と、電子移動度及びシート抵抗をＳｂの組成毎に纏めたものである。
Figure 0004653397
この表６から判るように、Ｓｂｘが変わっても特性変化は小さく、幅広いＳｂｘ＝０．８８８〜１．００の範囲内で、電子移動度は平均値±９％の範囲に入っており、シート抵抗も平均値±３０％の範囲に入っている。市販のホール素子のスペックでは、抵抗は中心値±４０％、感度は中心値±４５％程度であるが、感度に比例する電子移動度と抵抗に比例するシート抵抗のいずれもこの範囲内にあり、これらのばらつきは小さいと判断できる。
Ｓｂｘ＝０．８９７−０．９８４の範囲でみると、電子移動度は平均値±８％以下の範囲に入っており、シート抵抗も平均値±２２％の範囲内となり、工業的に、高い収率で化合物半導体積層構造体の生産が可能なことが確認できた。
［実施例５］
直径２インチのＧａＡｓ基板上に、分子線エピタキシー（ＭＢＥ）法により、第１の化合物半導体層として６００ｎｍのＡｌ０．６５Ｇａ０．３５ＡｓＳｂ、活性層として５０ｎｍのＩｎＡｓ、第２の化合物半導体層として６０ｎｍのＡｌ０．６５Ｇａ０．３５ＡｓＳｂ、第３の化合物半導体層として６ｎｍのＧａＡｓＳｂを順次形成した。
Ｓｂの組成は、Ｇｅ（２２０）単結晶を用いた４結晶法による高分解能Ｘ線回折法で求めた精密な格子定数を基にべガード則から算出し、電子移動度等の電気特性は、ｖａｎ ｄｅｒ Ｐａｕｗ法によるホール効果の測定から評価した。
表７は、そのようにして求めた格子定数差と、電子移動度及びシート抵抗をＳｂの組成毎に纏めたものである。
Figure 0004653397
この表７から判るように、Ｓｂｘが変わっても特性変化が小さく、幅広いＳｂｘ＝０．８８６〜１．００の範囲で、電子移動度は平均値±１０％の範囲に入っており、シート抵抗も平均値±３４％の範囲に入っている。市販のホール素子のスペックでは、抵抗は中心値±４０％、感度は中心値±４５％程度であるが、感度に比例する電子移動度、及び、抵抗に比例するシート抵抗のいずれもこの範囲内にあり、ばらつきは小さいと判断できる。
Ｓｂｘ＝０．９０２〜０．９８８の範囲でみると、電子移動度は平均値±８％以下の範囲に入っており、シート抵抗も平均値±２８％の範囲内となり、工業的に、高い収率で化合物半導体積層構造体の生産が可能なことが確認できた。
［実施例６］
直径２インチのＧａＡｓ基板上に、分子線エピタキシー（ＭＢＥ）法により、第１の化合物半導体層として６００ｎｍのＡｌ０．６５Ｇａ０．３５ＡｓＳｂ、活性層として５０ｎｍのＩｎ０．９７Ｇａ０．０３Ａｓ０．９８Ｓｂ０．０２、第２の化合物半導体層として６０ｎｍのＡｌ０．６５Ｇａ０．３５ＡｓＳｂ、第３の化合物半導体層として６ｎｍのＧａＡｓＳｂを順次成膜した。
Ｓｂの組成は、Ｇｅ（２２０）単結晶を用いた４結晶法による高分解能Ｘ線回折法で求めた精密な格子定数を基にべガード則から算出し、電子移動度等の電気特性は、ｖａｎ ｄｅｒ Ｐａｕｗ法によるホール効果の測定から評価した。
表８は、そのようにして求めた格子定数差と、電子移動度及びシート抵抗をＳｂの組成毎に纏めたものである。
Figure 0004653397
この表８から判るように、Ｓｂｘが変わっても、特性変化は小さく、幅広いＳｂｘ＝０．９０５〜０．９９２の範囲で、電子移動度は平均値±８％の範囲に入っており、シート抵抗も平均値±２５％の範囲に入っている。市販のホール素子のスペックでは、抵抗は中心値±４０％、感度は中心値±４５％程度であるが、感度に比例する電子移動度、及び、抵抗に比例するシート抵抗のいずれもこの範囲内にあり、ばらつきは小さいと判断できる。
Ｓｂｘ＝０．９０５〜０．９８０の範囲でみると、電子移動度は平均値±８％以下の範囲に入っており、シート抵抗も平均値±２２％の範囲内となり、工業的に、高い収率で化合物半導体積層構造体の生産が可能なことが確認できた。
［実施例７］
次に、実施例１で形成した積層基板上に、フォトリソグラフィー法を用いて、図４と同様な磁気センサであるホール素子を形成し、ホール素子特性を測定した。電極は、真空蒸着法によりＴｉ層１００ｎｍ、Ａｕ層６００ｎｍを連続蒸着して用いた。ホール素子のチップサイズは３６０μｍ×３６０μｍであり、感磁部の長さ（対向した電極間長）が９５μｍ、幅が３５μｍである。このホール素子に、５０ｍＴの磁場中で３Ｖの入力電圧を加えてホール素子の感度を測定した。測定は基板中央の素子で実行した。
表９は、このようにして測定した感度と入力抵抗の格子定数差毎に纏めたものである。
Figure 0004653397
この表９にあるように、Ｓｂｘ＝０．８８５〜１．００の範囲で、感度は平均で１１１ｍＶ、入力抵抗は８９１オームであった。この感度は、通常のＧａＡｓを用いたホール素子の２倍以上の感度であり、素子抵抗も特許第２７９３４４０号公報で記載されている例と同等以上であり、高感度かつ低消費電力素子であることが確認された。また、温度特性についても特許第２７９３４４０号公報に記載された素子と同等レベルであることが確認できた。
感度のばらつきは平均値±１１％の範囲に入っており、シート抵抗も平均値±３４％の範囲に入っている。市販のホール素子のスペックでは、抵抗は中心値±４０％、感度は中心値±４５％程度であるが、感度に比例する電子移動度、及び、抵抗に比例するシート抵抗のいずれもこの範囲内にあり、ばらつきは小さいと判断できる。
Ｓｂｘ＝０．９０２〜０．９８３の範囲でみると、感度は平均値±７％の範囲に入っており、入力抵抗も平均値±１９％の範囲内にあり、工業的に高い収率で量子井戸型ホールセンサの生産が可能なことが確認できた。また、本実施例の磁気センサは低消費電力であり、携帯電話等の携帯機器用途に適していることが確認された。
［比較例２］
表１０は、比較例１で形成した積層体を用いて実施例７と同様にホール素子を形成し、同条件でホール素子特性を測定した結果を纏めたものである。
Figure 0004653397
この表１０から判るように、Ｓｂｘ＝０．８９０〜１．００の範囲で、感度の平均値は１１６ｍＶ、入力抵抗の平均値は１２７３オームであり、感度のばらつきは平均±３５％の範囲、入力抵抗のばらつきは平均値±８４％の範囲となり、市販のホール素子のスペックを大幅に逸脱している。
通常の工業的製造においては、Ｓｂｘは中心値±０．０４程度の範囲内で運転が可能であるから、Ｓｂｘ＝０．８８８−０．９６７の範囲においても、感度は平均値±２４％の範囲、入力抵抗は平均値±６２％の範囲となり、工業的生産が困難である事が確認できた。なお、面内での抵抗分布および感度分布は実施例７と比べて著しく悪い傾向を示した。
［実施例８］
表１１は、実施例２〜６で形成した積層体を用いて、実施例７と同様にホール素子を形成し、同条件でホール素子特性を測定した結果（感度、及び入力抵抗、並びにこれらのばらつき）を纏めたものである。
Figure 0004653397
これらのいずれのホール素子においても、市販のホール素子のスペックをほぼ満たしており、工業的に高い収率で量子井戸型ホールセンサの生産が可能なことが確認できた。また、これらの素子の感度は、通常のＧａＡｓを用いたホール素子の２倍以上の感度であり、高感度、かつ、低消費電力素子であることが確認された。
［実施例９］
直径２インチのＧａＡｓ基板上に、分子線エピタキシー（ＭＢＥ）法により、第１の化合物半導体層として６００ｎｍのＡｌ０．５５Ｇａ０．４５ＡｓＳｂ、活性層として５０ｎｍのＩｎＡｓ、第２の化合物半導体層として６０ｎｍのＡｌ０．５５Ｇａ０．４５ＡｓＳｂ、第３の化合物半導体層として6ｎｍのＧａＡｓを順次成膜した。
Ｓｂの組成は、Ｇｅ（２２０）単結晶を用いた４結晶法による高分解能Ｘ線回折法で求めた精密な格子定数を基にべガード則から算出し、電子移動度等の電気特性は、ｖａｎ ｄｅｒ Ｐａｕｗ法によるホール効果の測定から評価した。
表１２は、そのようにして求めた格子定数差と、電子移動度及びシート抵抗をＳｂの組成毎に纏めたものである。
Figure 0004653397
この表１２から判るように、第１及び第２の化合物半導体層中のＳｂ組成が変わっても特性変化は小さく、幅広いＳｂｘ＝０．８８６〜１．００の範囲で、電子移動度は平均値±９％の範囲に入っており、シート抵抗も平均値±３１％の範囲に入っている。感度に比例する電子移動度、及び、抵抗に比例するシート抵抗のいずれのばらつきも市販のホール素子の感度、及び、入力抵抗のばらつきの範囲内であり、ばらつきは小さいと判断できる。
通常の工業的製造においては、Ｓｂｘは中心値±０．０４程度の範囲内で運転が可能であるから、Ｓｂｘ＝０．９０４〜０．９８４の範囲でみると、電子移動度は平均値±８％の範囲に入っており、シート抵抗も平均値±２０％の範囲内にあり、工業的に高い収率で化合物半導体積層構造体の生産が可能なことが確認されるとともに、第３の化合物半導体層をＧａＡｓＳｂで構成した場合の積層構造体と同等の結果が得られた。
［実施例１０］
表１３は、実施例７と同様に、フォトリソグラフィー法を用いて図４と同様な磁気センサ（ホール素子）を形成してホール素子特性を測定した結果を纏めたものである。
Figure 0004653397
この表１３にあるように、Ｓｂｘ＝０．８８６〜１．００の範囲で、感度は平均で１１１ｍＶ、入力抵抗は８９７オームであった。この感度は、通常のＧａＡｓを用いたホール素子の２倍以上の感度であり、高感度で低消費電力素子であることが確認された。
感度のばらつきは±９％の範囲に入っており、シート抵抗も平均値±３２％の範囲に入っている。この結果は、第３の化合物半導体層をＧａＡｓＳｂで構成した場合（実施例７）に比べて良好である。市販のホール素子のスペックでは、抵抗は中心値±４０％、感度は中心値±４５％程度であるが、感度に比例する電子移動度、及び、抵抗に比例するシート抵抗のいずれもこの範囲内にあり、ばらつきは小さい判断とできる。
なお、通常の工業的製造においては、Ｓｂｘは中心値±０．０４程度の範囲内で運転が可能であるから、Ｓｂｘ＝０．９０２〜０．９８３の範囲でみると、感度は平均値±８％の範囲に入っており、入力抵抗も平均値±２０％の範囲に入り、第３の化合物半導体層をＧａＡｓＳｂで構成した場合に比べてばらつきが小さくなっており、工業的に高い収率で量子井戸型ホールセンサの生産が可能なことが確認できた。
［実施例１１］
図４に示す化合物半導体ホール素子を以下の工程により作製した。
まず、半導体薄膜の作製手順について説明する。
直径２インチのＧａＡｓ基板１上に分子線エピタキシー（ＭＢＥ）法により、第１の化合物半導体層として５００ｎｍのＡｌ０．５７Ｇａ０．４３Ａｓ０．０４Ｓｂ０．９６、活性層として５０ｎｍのＩｎＡｓ、第２の化合物半導体層として５０ｎｍのＡｌ０．５７Ｇａ０．４３Ａｓ０．０４Ｓｂ０．９６、第３の化合物半導体層として５ｎｍのＧａＡｓ０．０２Ｓｂ０．９８を順次成膜することにより半導体薄膜を形成した。
Ａｌ０．５７Ｇａ０．４３Ａｓ０．０４Ｓｂ０．９６の禁制帯幅は、およそ１．２ｅＶであり、ＩｎＡｓの０．３６ｅＶと比較して十分大きな値である。半導体薄膜２の電気特性をｖａｎ ｄｅｒ Ｐａｕｗ法を用いて測定したところ、電子移動度が２２０００ｃｍ２／Ｖｓ、シート抵抗が３６０Ω、シート電子濃度が７．９×１０１１ｃｍ−２であった。
次に、ウェハプロセスについて説明する。
まず、ＩｎＡｓ層を露出させるためのレジストパターンをフォトリソグラフィー法を用いて形成した。不要なＧａＡｓ０．０２Ｓｂ０．９８層とＡｌ０．５７Ｇａ０．４３Ａｓ０．０４Ｓｂ０．９６層のエッチングは、アルカリ性のレジスト現像液を用いてレジスト現像から連続して行い、その後レジストを除去した。ＩｎＡｓ層は現像液でエッチングされないため、ＩｎＡｓ層表面でエッチングは停止する。
次に、感磁部の形状をしたレジストパターンを形成し、これをマスクとしてイオンミリング法によりＧａＡｓ基板までメサエッチングを行い感磁部を形成した後、レジストを除去した。次に、ウェハ全面にプラズマＣＶＤ法を用いて、保護層としてのＳｉ３Ｎ４を３００ｎｍ形成した。金属電極層がＩｎＡｓ層と接触する部分とパッド部分が開口部となっているレジストパターンをこのＳｉ３Ｎ４層上に形成した後、ＣＦ４とＯ２の混合ガスを用いた反応性イオンエッチング法によりＳｉ３Ｎ４層の不要部分をエッチングした。
その後、レジストを除去し、さらに、真空蒸着法によりＴｉ層１００ｎｍ、Ａｕ層６００ｎｍを連続蒸着し、通常のリフトオフ法により金属電極層のパターンを形成した。最後に、ウェハにＡｒ雰囲気中で２５０℃、２時間のアニールを施して化合物半導体ホール素子を製作した。
このような方法でウェハ上に多数製作した化合物半導体ホール素子の感磁部の長さ（対向した電極間長）は９５μｍ、幅は３５μｍである。５０ｍＴの磁場中で３Ｖの入力電圧を加えてホール素子の感度を測定したところ、１２０ｍＶの出力電圧が得られた。
ウェハ内に製作した１３５００個のホール素子の入力抵抗Ｒｉｎ、不平衡電圧Ｖｕおよび９０°回転した不平衡電圧ｒＶｕをオートプローバ（自動測定器）により測定した。Ｒｉｎの測定は入力電流０．１ｍＡで、ＶｕおよびｒＶｕの測定は入力電圧３Ｖで行った。Ｒｉｎの平均値は８２０Ωであった。また、Ｖｕ＋ｒＶｕバラツキは、図１９Ａに示される分布を有し、σ＝０．１８ｍＶと小さく、また０．５ｍＶを越える素子はなかった。
［比較例３］
図１に示す従来の化合物半導体ホール素子を以下の工程により作製した。半導体薄膜の層構成および作製手順は、上述した実施例１と同じである。
ウェハプロセスの手順について以下に説明する。
まず、感磁部の形状をしたレジストパターンを、フォトリソグラフィー法を用いて形成し、これをマスクとしてイオンミリング法によりＧａＡｓ基板までメサエッチングを行い感磁部を形成した後、レジストを除去した。
次いで、ＩｎＡｓ層を露出させるためのレジストパターンをフォトリソグラフィー法を用いて形成した。不要なＧａＡｓ０．０２Ｓｂ０．９８層とＡｌ０．５７Ｇａ０．４３Ａｓ０．０４Ｓｂ０．９６層のエッチングは、アルカリ性のレジスト現像液を用いてレジスト現像から連続して行い、その後、レジストを除去した。ＩｎＡｓ層は現像液でエッチングされないため、ＩｎＡｓ層表面でエッチングは停止する。
次に、真空蒸着法によりＴｉ層１００ｎｍ、Ａｕ層６００ｎｍを連続蒸着し、通常のリフトオフ法により金属電極層３のパターンを形成した。その後、ウェハ全面にプラズマＣＶＤ法を用いて、保護層４としてのＳｉ３Ｎ４を３００ｎｍ形成した。パッド部分が開口部となっているレジストパターンを該Ｓｉ３Ｎ４層上に形成した後、ＣＦ４とＯ２の混合ガスを用いた反応性イオンエッチング法によりＳｉ３Ｎ４層の不要部分をエッチングした。レジストを除去した後、ウェハにＡｒ雰囲気中で２５０℃、２時間のアニールを施してホール素子を製作した。
このような方法でウェハ上に多数製作した化合物半導体ホール素子の感磁部の長さ（対向した電極間長）は９５μｍ、幅は３５μｍである。感度は実施例１と同じ１２０ｍＶが得られた。
ウェハ内に製作した１３５００個のホール素子の入力抵抗Ｒｉｎ、不平衡電圧Ｖｕおよび９０°回転した不平衡電圧ｒＶｕの測定を実施例１と同様に行った。Ｒｉｎの平均値は８２０Ωと実施例１と同じであった。Ｖｕ＋ｒＶｕバラツキは、図１９Ｂ示される分布を有し、σ＝０．７６ｍＶと実施例１１と比較して極めて大きく、０．５ｍＶを越える素子が多かった。
［実施例１２］
上述した実施例１１と層構成の異なる半導体薄膜で、図４に示す化合物半導体ホール素子を作製する工程について以下に説明する。
まず、半導体薄膜の作製手順について説明する。
直径２インチのＧａＡｓ基板１上に分子線エピタキシー（ＭＢＥ）法により、第１の化合物半導体層として５００ｎｍのＡｌ０．５０Ｇａ０．５０Ａｓ、活性層として５０ｎｍのＩｎ０．０５Ｇａ０．９５Ａｓ、第２の化合物半導体層として５０ｎｍのＡｌ０．５０Ｇａ０．５０Ａｓ、第３の化合物半導体層として１０ｎｍのＧａＡｓを順次成膜することにより半導体薄膜を形成した。
第２の化合物半導体層のＡｌ０．５０Ｇａ０．５０Ａｓは、活性層側から１０ｎｍがノンドープ層で、第３の化合物半導体層側の４０ｎｍをＳｉドープ層とした。Ａｌ０．５０Ｇａ０．５０Ａｓの禁制帯幅はおよそ１．８ｅＶであり、Ｉｎ０．０５Ｇａ０．９５Ａｓの１．４ｅＶと比較して十分大きな値である。半導体薄膜の電気特性を、ｖａｎ ｄｅｒ Ｐａｕｗ法を用いて測定したところ、電子移動度が７５００ｃｍ２／Ｖｓ、シート抵抗が１２００Ω、シート電子濃度が７．０×１０１１ｃｍ−２であった。
次に、ウェハプロセスについて説明する。
まず、Ｉｎ０．０５Ｇａ０．９５Ａｓ層を露出させるためのレジストパターンをフォトリソグラフィー法を用いて形成した。不要なＧａＡｓ層とＡｌ０．５０Ｇａ０．５０Ａｓ層のエッチングはイオンミリング法により行い、Ｉｎ０．０５Ｇａ０．９５Ａｓ層の途中でエッチングを停止した。その後、レジストを除去した。
次いで、感磁部の形状をしたレジストパターンを形成し、これをマスクとしてイオンミリング法によりＧａＡｓ基板までメサエッチングを行い感磁部を形成した後、レジストを除去した。次に、ウェハ全面にプラズマＣＶＤ法を用いて、保護層４としてのＳｉ３Ｎ４を３００ｎｍ形成した。金属電極層がＩｎ０．０５Ｇａ０．９５Ａｓ層と接触する部分とパッド部分が開口部となっているレジストパターンを該Ｓｉ３Ｎ４層上に形成した後、ＣＦ４とＯ２の混合ガスを用いた反応性イオンエッチング法によりＳｉ３Ｎ４層の不要部分をエッチングした。
その後、レジストを除去し、さらに、真空蒸着法によりＡｕＧｅ層２５０ｎｍ、Ｎｉ層５０ｎｍ、Ａｕ層３５０ｎｍを連続蒸着し、通常のリフトオフ法により金属電極層３のパターンを形成した。最後に、ウェハにＮ２雰囲気中で４００℃、５分間のアニールを施してホール素子を製作した。
このような方法でウェハ上に多数製作したホール素子の感磁部の長さ（対向した電極間長）は８０μｍ、幅は４０μｍである。５０ｍＴの磁場中で３Ｖの入力電圧を加えてホール素子の感度を測定したところ、５０ｍＶの出力電圧が得られた。
ウェハ内に製作した１３５００個のホール素子の入力抵抗Ｒｉｎ、不平衡電圧Ｖｕおよび９０°回転した不平衡電圧ｒＶｕの測定を実施例１１と同様に行った。Ｒｉｎの平均値は２０００Ωであった。また、Ｖｕ＋ｒＶｕバラツキは、σ＝０．１５ｍＶと小さく、また０．５ｍＶを越える素子はなかった。
［比較例４］
上述した実施例１２と層構成の同じ半導体薄膜で、図１に示す化合物半導体ホール素子を作製する工程について以下に説明する。半導体薄膜の作製手順は実施例１２と同じである。ウェハプロセスの手順を以下に説明する。
まず、感磁部の形状をしたレジストパターンを、フォトリソグラフィー法を用いて形成し、これをマスクとしてイオンミリング法によりＧａＡｓ基板までメサエッチングを行い感磁部を形成した後、レジストを除去した。次いで、Ｉｎ０．０５Ｇａ０．９５Ａｓ層を露出させるためのレジストパターンを、フォトリソグラフィー法を用いて形成した。不要なＧａＡｓ層とＡｌ０．５０Ｇａ０．５０Ａｓ層のエッチングは、イオンミリング法により行い、Ｉｎ０．０５Ｇａ０．９５Ａｓ層の途中でエッチングを停止した。その後、レジストを除去した。
次に、真空蒸着法によりＡｕＧｅ層２５０ｎｍ、Ｎｉ層５０ｎｍ、Ａｕ層３５０ｎｍを連続蒸着し、通常のリフトオフ法により金属電極層３のパターンを形成した。次いで、ウェハにＮ２雰囲気中で４００℃、５分間のアニールを施した後、ウェハ全面にプラズマＣＶＤ法を用いて、保護層４としてのＳｉ３Ｎ４を３００ｎｍ形成した。パッド部分が開口部となっているレジストパターンをこのＳｉ３Ｎ４層上に形成した後、ＣＦ４とＯ２の混合ガスを用いた反応性イオンエッチング法によりＳｉ３Ｎ４層の不要部分をエッチングし、最後にレジストを除去した。
このような方法でウェハ上に多数製作したホール素子の感磁部の長さ（対向した電極間長）は８０μｍ、幅は４０μｍである。感度は実施例２と同じ５０ｍＶが得られた。
ウェハ内に製作した１３５００個のホール素子の入力抵抗Ｒｉｎ、不平衡電圧Ｖｕおよび９０°回転した不平衡電圧ｒＶｕの測定を実施例１１と同様に行った。Ｒｉｎの平均値は２０００Ωと実施例２と同じであった。Ｖｕ＋ｒＶｕバラツキは、σ＝０．３０ｍＶと実施例２と比較して大きく、０．５ｍＶを越える素子が確認された。
［実施例１３］
図４に示す化合物半導体ホール素子を以下の工程により作製した。
まず、半導体薄膜の作製手順を説明する。直径２インチのＧａＡｓ基板上に分子線エピタキシー（ＭＢＥ）法により、第１の化合物半導体層として５００ｎｍのＡｌ０．５７Ｇａ０．４３Ａｓ０．０４Ｓｂ０．９６、活性層として５０ｎｍのＩｎＡｓ、第２の化合物半導体層として５０ｎｍのＡｌ０．５７Ｇａ０．４３Ａｓ０．０４Ｓｂ０．９６、第３の化合物半導体層として１０ｎｍのＧａＡｓ０．０２Ｓｂ０．９８を順次成膜することにより半導体薄膜を形成した。
Ａｌ０．５７Ｇａ０．４３Ａｓ０．０４Ｓｂ０．９６の禁制帯幅はおよそ１．２ｅＶであり、ＩｎＡｓの０．３６ｅＶと比較して十分大きな値である。半導体薄膜の電気特性を、ｖａｎ ｄｅｒ Ｐａｕｗ法を用いて測定したところ、電子移動度が２２０００ｃｍ２／Ｖｓ、シート抵抗が３６０Ω、シート電子濃度が７．９×１０１１ｃｍ−２であった。
次に、図６に示す工程図に基づきウェハプロセスについて説明する。
まず、感磁部（電極接触部を含む）の形状をしたレジストパターンを形成し（Ｓ６０１）、これをマスクとしてイオンミリング法によりＧａＡｓ基板までメサエッチングを行い感磁部を形成した後（Ｓ６０２）、レジストを除去した（Ｓ６０３）。
次に、金属電極層がＩｎＡｓ層と接触する部分よりわずかに大きい領域が開口部となっているレジストパターンを半導体薄膜上に形成した後（Ｓ６０４）、不要なＧａＡｓ０．０２Ｓｂ０．９８層とＡｌ０．５７Ｇａ０．４３Ａｓ０．０４Ｓｂ０．９６層のエッチングをＨＣｌ系エッチング液で行い（Ｓ６０５）、その後レジストを除去した（Ｓ６０６）。ＩｎＡｓ層はエッチングされないエッチング液を用いたためＩｎＡｓ層表面でエッチングは停止する。
次に、ウェハ全面にプラズマＣＶＤ法を用いて、保護層としてのＳｉ３Ｎ４を３００ｎｍ形成した（Ｓ６０７）。金属電極層がＩｎＡｓ層と接触する部分とパッド部分が開口部となっているレジストパターンをこのＳｉ３Ｎ４層上に形成した後（Ｓ６０８）、ＣＦ４とＯ２の混合ガスを用いた反応性イオンエッチング法によりＳｉ３Ｎ４層の不要部分をエッチングした（Ｓ６０９）。その後レジストを除去し（Ｓ６１０）、さらに真空蒸着法によりＴｉ層１００ｎｍ、Ａｕ層６００ｎｍを連続蒸着し、通常のリフトオフ法により金属電極層１３のパターンを形成した（Ｓ６１１，Ｓ６１２）。最後に、ウェハにＡｒ雰囲気中で２５０℃、２時間のアニールを施してホール素子を製作した。
このような方法でウェハ上に多数製作したホール素子の感磁部の長さ（対向した電極間長）は９５μｍ、幅は３５μｍである。これらホール素子を、ダンシング、ダイボンド、ワイヤボンド、ついでトランスファーモールドを行い、エポキシ樹脂でモールドされたホール素子を製作した。
上述した方法で作製されたホール素子の感度を、５０ｍＴの磁場中で３Ｖの入力電圧を加えて測定したところ、１２０ｍＶの出力電圧が得られた。また、ホール素子を高温高湿環境下（１２１℃、９９％、２気圧）で１００時間放置させ、その前後での不平衡電圧変動ΔＶｕ（ｍＶ）を調べた。さらに、ホール素子を３５０℃に加熱された半田槽に５秒間ディップさせ、その前後での不平衡電圧変動ΔＶｕ（ｍＶ）および入力抵抗変動ΔＲｉｎ（％）〔抵抗変動をディップ前の抵抗値で割ったもの〕を調べた。Ｒｉｎの測定は入力電流０．１ｍＡで、Ｖｕの測定は入力電圧３Ｖで行った。５０素子における測定結果をΔＶｕは標準偏差で、ΔＲｉｎは平均値で評価し、その結果を以下の表１４に示した。いずれの値も後述比較例と比較して小さい値であった。特に、高温高湿試験におけるΔＶｕは大きく改善されており、金属電極層と接触する活性層以外を保護層で直接被覆した効果である。
Figure 0004653397
［比較例５］
図１に示すホール素子を以下の工程により作製した。
半導体薄膜２の層構成および作製手順は実施例１３と同じである。図２に示す工程図に基づきウェハプロセスについて説明する。まず、感磁部（電極接触部を含む）の形状をしたレジストパターンを、フォトリソグラフィー法を用いて形成し（Ｓ２０１）、これをマスクとしてイオンミリング法によりＧａＡｓ基板１までメサエッチングを行い感磁部を形成した後（Ｓ２０２）、レジストを除去した（Ｓ２０３）。
次いで、ＩｎＡｓ層２ｂを露出させるためのレジストパターンを、フォトリソグラフィー法を用いて形成した（Ｓ２０４）。不要なＧａＡｓ０．０２Ｓｂ０．９８層２ｄとＡｌ０．５７Ｇａ０．４３Ａｓ０．０４Ｓｂ０．９６層２ｃのエッチングをＨＣｌ系エッチング液で行い（Ｓ２０５）、その後レジストを除去した（Ｓ２０６）。ＩｎＡｓ層はエッチングされないエッチング液を用いたためＩｎＡｓ層表面でエッチングは停止する。
次に、真空蒸着法によりＴｉ層１００ｎｍ、Ａｕ層６００ｎｍを連続蒸着し、通常のリフトオフ法により金属電極層３のパターンを形成した（Ｓ２０７）。その後、ウェハ全面にプラズマＣＶＤ法を用いて、保護層４としてのＳｉ３Ｎ４を３００ｎｍ形成した（Ｓ２０８）。パッド部分が開口部となっているレジストパターンをこのＳｉ３Ｎ４層上に形成した後（Ｓ２０９）、ＣＦ４とＯ２の混合ガスを用いた反応性イオンエッチング法によりＳｉ３Ｎ４層の不要部分をエッチングした（Ｓ２１０）。レジストを除去した後、ウェハにＡｒ雰囲気中で２５０℃、２時間のアニールを施してホール素子を製作した。
このような方法でウェハ上に多数製作したホール素子の感磁部の長さ（対向した電極間長）は９５μｍ、幅は３５μｍである。これらホール素子を、ダンシング、ダイボンド、ワイヤボンド、ついでトランスファーモールドを行い、エポキシ樹脂でモールドされたホール素子を製作した。
上述した方法で作製されたホール素子の感度を、５０ｍＴの磁場中で３Ｖの入力電圧を加えて測定したところ、１２０ｍＶの出力電圧が得られた。また、ホール素子の不平衡電圧変動ΔＶｕと入力抵抗変動ΔＲｉｎの測定を実施例１１と同様な条件で行った。５０素子における測定結果をΔＶｕは標準偏差で、ΔＲｉｎは平均値で評価し、その結果を表１４に示す。いずれの値も極めて大きく十分な信頼性が得られなかった。
［比較例６］
図５に示すホール素子を以下の工程により作製した。
半導体薄膜の層構成および作製手順は実施例１３と同じである。図２０に示す工程図に基づきウェハプロセスについて説明する。まず、感磁部（電極接触部を含む）の形状をしたレジストパターンを形成し（Ｓ２００１）、これをマスクとしてイオンミリング法によりＧａＡｓ基板２１までメサエッチングを行い感磁部を形成した後（Ｓ２００２）、レジストを除去した（Ｓ２００３）。
次に、ウェハ全面にプラズマＣＶＤ法を用いて、保護層としてのＳｉ３Ｎ４を３００ｎｍ形成した（Ｓ２００４）。金属電極層がＩｎＡｓ層と接触する部分とパッド部分が開口部となっているレジストパターンをこのＳｉ３Ｎ４層上に形成した後（Ｓ２００５）、ＣＦ４とＯ２の混合ガスを用いた反応性イオンエッチング法によりＳｉ３Ｎ４層の不要部分をエッチングし（Ｓ２００６）、次いでレジストを除去した（Ｓ２００７）。
次に、不要なＧａＡｓ０．０２Ｓｂ０．９８層２２ｄとＡｌ０．５７Ｇａ０．４３Ａｓ０．０４Ｓｂ０．９６層をＨＣｌ系エッチング液でエッチングして金属電極層と接触するＩｎＡｓ表面を露出させた（Ｓ２００８）。さらに、真空蒸着法によりＴｉ層１００ｎｍ、Ａｕ層６００ｎｍを連続蒸着し、通常のリフトオフ法により金属電極層２３のパターンを形成した（Ｓ２００９，Ｓ２０１０）。最後に、ウェハにＡｒ雰囲気中で２５０℃、２時間のアニールを施してホール素子を製作した。
このような方法でウェハ上に多数製作したホール素子の感磁部の長さ（対向した電極間長）は９５μｍ、幅は３５μｍである。これらホール素子を、ダンシング、ダイボンド、ワイヤボンド、ついでトランスファーモールドを行い、エポキシ樹脂でモールドされたホール素子を製作した。
上述した方法で作製されたホール素子の感度を、５０ｍＴの磁場中で３Ｖの入力電圧を加えて測定したところ、１２０ｍＶの出力電圧が得られた。また、ホール素子の不平衡電圧変動ΔＶｕと入力抵抗変動ΔＲｉｎの測定を実施例１１と同様な条件で行った。５０素子における測定結果をΔＶｕは標準偏差で、ΔＲｉｎは平均値で評価し、その結果を表２に示す。いずれの値も極めて大きく十分な信頼性が得られなかった。
［実施例１４］
図５に示すホール素子を以下の工程により作製した。
まず、半導体薄膜の作製手順を説明する。直径２インチのＧａＡｓ基板上に分子線エピタキシー（ＭＢＥ）法により、第１の化合物半導体層として５００ｎｍのＡｌ０．５７Ｇａ０．４３Ａｓ０．０４Ｓｂ０．９６、活性層として５０ｎｍのＩｎＡｓ、第２の化合物半導体層として５０ｎｍのＡｌ０．５７Ｇａ０．４３Ａｓ０．０４Ｓｂ０．９６、第３の化合物半導体層として１０ｎｍのＧａＡｓを順次成膜することにより半導体薄膜を形成した。Ａｌ０．５７Ｇａ０．４３Ａｓ０．０４Ｓｂ０．９６の禁制帯幅はおよそ１．２ｅＶであり、ＩｎＡｓの０．３６ｅＶと比較して十分大きな値である。半導体薄膜２の電気特性を、ｖａｎ ｄｅｒ Ｐａｕｗ法を用いて測定したところ、電子移動度が２２０００ｃｍ２／Ｖｓ、シート抵抗が３８０Ω、シート電子濃度が７．５×１０１１ｃｍ−２であった。
次に、図２０に示す工程図に基づきウェハプロセスについて説明する。
まず、感磁部（電極接触部を含む）の形状をしたレジストパターンを形成し（Ｓ２００１）、これをマスクとしてイオンミリング法によりＧａＡｓ基板までメサエッチングを行い感磁部を形成した後（Ｓ２００２）、レジストを除去した（Ｓ２００３）。
次に、ウェハ全面にプラズマＣＶＤ法を用いて、保護層としてのＳｉ３Ｎ４を３００ｎｍ形成した（Ｓ２００４）。金属電極層がＩｎＡｓ層と接触する部分とパッド部分が開口部となっているレジストパターンをこのＳｉ３Ｎ４層上に形成した後（Ｓ２００５）、ＣＦ４とＯ２の混合ガスを用いた反応性イオンエッチング法によりＳｉ３Ｎ４層の不要部分をエッチングし（Ｓ２００６）、次いでレジストを除去した（Ｓ２００７）。
次に、不要なＧａＡｓ層と一部のＡｌ０．５７Ｇａ０．４３Ａｓ０．０４Ｓｂ０．９６層をイオンミリング法で、残りのＡｌ０．５７Ｇａ０．４３Ａｓ０．０４Ｓｂ０．９６層をＨＣｌ系エッチング液でエッチングして金属電極層と接触するＩｎＡｓ表面を露出させた（Ｓ２００８）。さらに、真空蒸着法によりＴｉ層１００ｎｍ、Ａｕ層６００ｎｍを連続蒸着し、通常のリフトオフ法により金属電極層のパターンを形成した（Ｓ２００９，Ｓ２０１０）。最後に、ウェハにＡｒ雰囲気中で２５０℃、２時間のアニールを施してホール素子を製作した。
このような方法でウェハ上に多数製作したホール素子の感磁部の長さ（対向した電極間長）は９５μｍ、幅は３５μｍである。これらホール素子を、ダンシング、ダイボンド、ワイヤボンド、ついでトランスファーモールドを行い、エポキシ樹脂でモールドされたホール素子を製作した。
上述した方法で作製されたホール素子の感度を、５０ｍＴの磁場中で３Ｖの入力電圧を加えて測定したところ、１２０ｍＶの出力電圧が得られた。また、ホール素子の不平衡電圧変動ΔＶｕと入力抵抗変動ΔＲｉｎの測定を実施例１３と同様な条件で行った。５０素子における測定結果をΔＶｕは標準偏差で、ΔＲｉｎは平均値で評価し、その結果を表１４に示す。いずれの値も比較例６の第３の化合物半導体層がＧａＡｓＳｂの場合と比較して小さく、特に半田耐熱試験における改善が顕著であった。
［実施例１５］
実施例１４と同じ層構成の半導体薄膜で、図４に示すホール素子を作製する工程を以下に説明する。
半導体薄膜の作製手順は実施例１４２と同じである。ウェハプロセスは図６に示す工程図に基づき実施した。まず、感磁部（電極接触部を含む）の形状をしたレジストパターンを形成し（Ｓ６０１）、これをマスクとしてイオンミリング法によりＧａＡｓ基板までメサエッチングを行い感磁部を形成した後（Ｓ６０２）、レジストを除去した（Ｓ６０３）。
次に、金属電極層がＩｎＡｓ層と接触する部分よりわずかに大きい領域が開口部となっているレジストパターンを半導体薄膜上に形成した後（Ｓ６０４）、不要なＧａＡｓ層と一部のＡｌ０．５７Ｇａ０．４３Ａｓ０．０４Ｓｂ０．９６層をイオンミリング法で、残りのＡｌ０．５７Ｇａ０．４３Ａｓ０．０４Ｓｂ０．９６層をＨＣｌ系エッチング液でエッチングして金属電極層と接触するＩｎＡｓ表面を露出させた（Ｓ６０５，Ｓ６０６）。
次に、ウェハ全面にプラズマＣＶＤ法を用いて、保護層としてのＳｉ３Ｎ４を３００ｎｍ形成した（Ｓ６０７）。金属電極層がＩｎＡｓ層と接触する部分とパッド部分が開口部となっているレジストパターンをこのＳｉ３Ｎ４層上に形成した後（Ｓ６０８）、ＣＦ４とＯ２の混合ガスを用いた反応性イオンエッチング法によりＳｉ３Ｎ４層の不要部分をエッチングした（Ｓ６０９）。
その後レジストを除去し（Ｓ６１０）、さらに、真空蒸着法によりＴｉ層１００ｎｍ、Ａｕ層６００ｎｍを連続蒸着し、通常のリフトオフ法により金属電極層のパターンを形成した（Ｓ６１１，Ｓ６１２）。最後に、ウェハにＡｒ雰囲気中で２５０℃、２時間のアニールを施してホール素子を製作した。
このような方法でウェハ上に多数製作したホール素子の感磁部の長さ（対向した電極間長）は９５μｍ、幅は３５μｍである。これらホール素子を、ダンシング、ダイボンド、ワイヤボンド、ついでトランスファーモールドを行い、エポキシ樹脂でモールドされたホール素子を製作した。
上述した方法で作製されたホール素子の感度を、５０ｍＴの磁場中で３Ｖの入力電圧を加えて測定したところ、１２０ｍＶの出力電圧が得られた。また、ホール素子の不平衡電圧変動ΔＶｕと入力抵抗変動ΔＲｉｎの測定を実施例１３と同様な条件で行った。５０素子における測定結果をΔＶｕは標準偏差で、ΔＲｉｎは平均値で評価し、その結果を表１４に示す。いずれの値も比較例の場合と比較して極めて小さく改善が顕著であった。
［実施例１６］
実施例１３と同じ層構成の半導体薄膜で、図８に示すホール素子を作製する工程を以下に説明する。
半導体薄膜の作製手順は実施例１３と同じである。ウェハプロセスは図７に示す工程図に基づき実施した。まず、金属電極層がＩｎＡｓ層と接触する部分よりわずかに大きい領域が開口部となっているレジストパターンを半導体薄膜上に形成した後（Ｓ７０１）、不要なＧａＡｓ０．０２Ｓｂ０．９８層とＡｌ０．５７Ｇａ０．４３Ａｓ０．０４Ｓｂ０．９６層をＨＣｌ系エッチング液でエッチングして金属電極層と接触するＩｎＡｓ表面を露出させた（Ｓ７０２，Ｓ７０３）。
次に、ウェハ全面にプラズマＣＶＤ法を用いて第一保護層４７としてのＳｉＯ２を５００ｎｍ形成した（Ｓ７０４）。次に、感磁部（電極接触部を含む）の形状をしたレジストパターンを形成した後（Ｓ７０５）、ＣＦ４とＯ２の混合ガスを用いた反応性イオンエッチング法によりＳｉＯ２層の不要部分をエッチングし、次いでレジストを除去することによりハードマスクを形成した（Ｓ７０６）。このハードマスクを用いてイオンミリング法によりＧａＡｓ基板４１までメサエッチングを行い感磁部を形成した（Ｓ７０７，Ｓ７０８）。イオンミリングにより半導体薄膜をエッチングする際、ハードマスクのＳｉＯ２層もエッチングされ残り膜厚はおよそ１００ｎｍであった。
次いで、ウェハ全面にプラズマＣＶＤ法を用いて、第二保護層４８としてのＳｉ３Ｎ４を３００ｎｍ形成した（Ｓ７０９）。金属電極層がＩｎＡｓ層と接触する部分とパッド部分が開口部となっているレジストパターンをこのＳｉ３Ｎ４層上に形成した後（Ｓ７１０）、ＣＦ４とＯ２の混合ガスを用いた反応性イオンエッチング法によりＳｉ３Ｎ４層およびＳｉＯ２層の不要部分をエッチングし（Ｓ７１１）、次いでレジストを除去した（Ｓ７１２）。
さらに、真空蒸着法によりＴｉ層１００ｎｍ、Ａｕ層６００ｎｍを連続蒸着し、通常のリフトオフ法により金属電極層３３のパターンを形成した（Ｓ７１３，Ｓ７１４）。最後に、ウェハにＡｒ雰囲気中で２５０℃、２時間のアニールを施してホール素子を製作した。
このような方法でウェハ上に多数製作したホール素子の感磁部の長さ（対向した電極間長）は９５μｍ、幅は３５μｍである。これらホール素子を、ダンシング、ダイボンド、ワイヤボンド、ついでトランスファーモールドを行い、エポキシ樹脂でモールドされたホール素子を製作した。
上述した方法で作製されたホール素子の感度を、５０ｍＴの磁場中で３Ｖの入力電圧を加えて測定したところ、１２０ｍＶの出力電圧が得られた。また、ホール素子の不平衡電圧変動ΔＶｕと入力抵抗変動ΔＲｉｎの測定を実施例１３と同様な条件で行った。５０素子における測定結果をΔＶｕは標準偏差で、ΔＲｉｎは平均値で評価し、その結果を表１４に示す。いずれの値も比較例の場合と比較して極めて小さく、顕著な改善が見られた。
［実施例１７］
実施例１４と同じ層構成の半導体薄膜で、図８に示すホール素子を作製する工程を以下に説明する。
半導体薄膜の作製手順は実施例１４と同じである。ウェハプロセスは図７に示す工程図に基づき実施した。まず、金属電極層がＩｎＡｓ層４３と接触する部分よりわずかに大きい領域が開口部となっているレジストパターンを半導体薄膜上に形成した後（Ｓ７０１）、不要なＧａＡｓ層４５と一部のＡｌ０．５７Ｇａ０．４３Ａｓ０．０４Ｓｂ０．９６層４４をイオンミリング法で、残りのＡｌ０．５７Ｇａ０．４３Ａｓ０．０４Ｓｂ０．９６層４４をＨＣｌ系エッチング液でエッチングして金属電極層と接触するＩｎＡｓ表面を露出させた（Ｓ７０２，Ｓ７０３）。
次に、ウェハ全面にプラズマＣＶＤ法を用いて第一保護層４７としてのＳｉＯ２を５００ｎｍ形成した（Ｓ７０４）。次に、感磁部（電極接触部を含む）の形状をしたレジストパターンを形成した後（Ｓ７０５）、ＣＦ４とＯ２の混合ガスを用いた反応性イオンエッチング法によりＳｉＯ２層の不要部分をエッチングし、次いでレジストを除去することによりハードマスクを形成した（Ｓ７０６）。このハードマスクを用いてイオンミリング法によりＧａＡｓ基板４１までメサエッチングを行い感磁部を形成した（Ｓ７０７，Ｓ７０８）。イオンミリングにより半導体薄膜をエッチングする際、ハードマスクのＳｉＯ２層もエッチングされ残り膜厚はおよそ１００ｎｍであった。
次いで、ウェハ全面にプラズマＣＶＤ法を用いて、第二保護層４８としてのＳｉ３Ｎ４を３００ｎｍ形成した（Ｓ７０９）。金属電極層がＩｎＡｓ層と接触する部分とパッド部分が開口部となっているレジストパターンをこのＳｉ３Ｎ４層上に形成した後（Ｓ７１０）、ＣＦ４とＯ２の混合ガスを用いた反応性イオンエッチング法によりＳｉ３Ｎ４層およびＳｉＯ２層の不要部分をエッチングし（Ｓ７１１）、次いでレジストを除去した（Ｓ７１２）。
さらに、真空蒸着法によりＴｉ層１００ｎｍ、Ａｕ層６００ｎｍを連続蒸着し、通常のリフトオフ法により金属電極層３３のパターンを形成した（Ｓ７１３，Ｓ７１４）。最後に、ウェハにＡｒ雰囲気中で２５０℃、２時間のアニールを施してホール素子を製作した。
このような方法でウェハ上に多数製作したホール素子の感磁部の長さ（対向した電極間長）は９５μｍ、幅は３５μｍである。これらホール素子を、ダンシング、ダイボンド、ワイヤボンド、ついでトランスファーモールドを行い、エポキシ樹脂でモールドされたホール素子を製作した。
上述した方法で作製されたホール素子の感度を、５０ｍＴの磁場中で３Ｖの入力電圧を加えて測定したところ、１２０ｍＶの出力電圧が得られた。また、ホール素子の不平衡電圧変動ΔＶｕと入力抵抗変動ΔＲｉｎの測定を実施例１３と同様な条件で行った。５０素子における測定結果をΔＶｕは標準偏差で、ΔＲｉｎは平均値で評価し、その結果を表１４に示す。いずれの値も比較例の場合と比較して極めて小さく、顕著な改善が見られた。
［実施例１８］
実施例１３と同じ層構成の半導体薄膜を用いて、図１０に示すホール素子を作製する工程を以下に説明する。
半導体薄膜の作製手順は実施例１３と同じである。ウェハプロセスは図９に示す工程図に基づき実施した。まず、ウェハ全面にプラズマＣＶＤ法を用いて第一保護層５７としてのＳｉＯ２を５００ｎｍ形成した（Ｓ９０１）。次に、感磁部（電極接触部を含む）の形状をしたレジストパターンを形成した後（Ｓ９０２）、ＣＦ４とＯ２の混合ガスを用いた反応性イオンエッチング法によりＳｉＯ２層の不要部分をエッチングし、次いでレジストを除去することによりハードマスクを形成した（Ｓ９０３）。このハードマスクを用いてイオンミリング法によりＧａＡｓ基板５１までメサエッチングを行い感磁部を形成した（Ｓ９０４，Ｓ９０５）。イオンミリングにより半導体薄膜をエッチングする際、ハードマスクのＳｉＯ２層もエッチングされ残り膜厚はおよそ１００ｎｍであった。
次に、ウェハ全面にプラズマＣＶＤ法を用いて、第二保護層５８としてのＳｉ３Ｎ４を３００ｎｍ形成した（Ｓ９０６）。金属電極層がＩｎＡｓ層と接触する部分とパッド部分が開口部となっているレジストパターンをこのＳｉ３Ｎ４層上に形成した後（Ｓ９０７）、ＣＦ４とＯ２の混合ガスを用いた反応性イオンエッチング法によりＳｉ３Ｎ４層およびＳｉＯ２層の不要部分をエッチングし（Ｓ９０８）、次いでレジストを除去した（Ｓ９０９）。その後、不要なＧａＡｓ０．０２Ｓｂ０．９８層４２ｄとＡｌ０．５７Ｇａ０．４３Ａｓ０．０４Ｓｂ０．９６層４２ｃをＨＣｌ系エッチング液でエッチングして金属電極層と接触するＩｎＡｓ表面を露出させた（Ｓ９１０）。
さらに、真空蒸着法によりＴｉ層１００ｎｍ、Ａｕ層６００ｎｍを連続蒸着し、通常のリフトオフ法により金属電極層５６のパターンを形成した（Ｓ９１１，Ｓ９１２）。最後に、ウェハにＡｒ雰囲気中で２５０℃、２時間のアニールを施してホール素子を製作した。
このような方法でウェハ上に多数製作したホール素子の感磁部の長さ（対向した電極間長）は９５μｍ、幅は３５μｍである。これらホール素子を、ダンシング、ダイボンド、ワイヤボンド、ついでトランスファーモールドを行い、エポキシ樹脂でモールドされたホール素子を製作した。
上述した方法で作製されたホール素子の感度を、５０ｍＴの磁場中で３Ｖの入力電圧を加えて測定したところ、１２０ｍＶの出力電圧が得られた。また、ホール素子の不平衡電圧変動ΔＶｕと入力抵抗変動ΔＲｉｎの測定を実施例１３と同様な条件で行った。５０素子における測定結果をΔＶｕは標準偏差で、ΔＲｉｎは平均値で評価し、その結果を表１４に示す。いずれの値も比較例の場合と比較して極めて小さかった。
［実施例１９］
実施例１３と同じ層構成の半導体薄膜を用いて、図１３に示すホール素子を作製する工程を以下に説明する。
半導体薄膜の作製手順は実施例１３と同じである。ウェハプロセスは図１１に示す工程図に基づき実施した。まず、ウェハ全面にプラズマＣＶＤ法を用いて第一保護層６７としてのＳｉＯ２を５００ｎｍ形成した（Ｓ１１０１）。次に、感磁部（電極接触部を含む）の形状をしたレジストパターンを形成した後（Ｓ１１０２）、ＣＦ４とＯ２の混合ガスを用いた反応性イオンエッチング法によりＳｉＯ２層の不要部分をエッチングし、次いでレジストを除去することによりハードマスクを形成した（Ｓ１１０３）。このハードマスクを用いてイオンミリング法によりＧａＡｓ基板５１までメサエッチングを行い感磁部を形成した（Ｓ１１０４，Ｓ１１０５）。イオンミリングにより半導体薄膜をエッチングする際、ハードマスクのＳｉＯ２層もエッチングされ残り膜厚はおよそ１００ｎｍであった。
次に、金属電極層がＩｎＡｓ層と接触する部分よりわずかに大きい領域が開口部となっているレジストパターンを該ＳｉＯ２層上に形成した後（Ｓ１１０６）、ＣＦ４とＯ２の混合ガスを用いた反応性イオンエッチング法によりＳｉＯ２層の不要部分をエッチングし（Ｓ１１０７）、次いでレジストを除去した（Ｓ１１０８）。その後、不要なＧａＡｓ０．０２Ｓｂ０．９８層５２ｄとＡｌ０．５７Ｇａ０．４３Ａｓ０．０４Ｓｂ０．９６層５２ｃをＨＣｌ系エッチング液でエッチングして金属電極層と接触するＩｎＡｓ表面を露出させた（Ｓ１１０９）。
次に、ウェハ全面にプラズマＣＶＤ法を用いて、第二保護層６８のＳｉ３Ｎ４を３００ｎｍ形成した（Ｓ１１１０）。金属電極層がＩｎＡｓ層と接触する部分とパッド部分が開口部となっているレジストパターンをこのＳｉ３Ｎ４層上に形成した後（Ｓ１１１１）、ＣＦ４とＯ２の混合ガスを用いた反応性イオンエッチング法によりＳｉ３Ｎ４層およびＳｉＯ２層の不要部分をエッチングし（Ｓ１１１２）、次いでレジストを除去した（Ｓ１１１３）。
さらに、真空蒸着法によりＴｉ層１００ｎｍ、Ａｕ層６００ｎｍを連続蒸着し、通常のリフトオフ法により金属電極層５３のパターンを形成した（Ｓ１１１４，Ｓ１１１５）。最後に、ウェハにＡｒ雰囲気中で２５０℃、２時間のアニールを施してホール素子を製作した。
このような方法でウェハ上に多数製作したホール素子の感磁部の長さ（対向した電極間長）は９５μｍ、幅は３５μｍである。これらホール素子を、ダンシング、ダイボンド、ワイヤボンド、ついでトランスファーモールドを行い、エポキシ樹脂でモールドされたホール素子を製作した。
上述した方法で作製されたホール素子の感度を、５０ｍＴの磁場中で３Ｖの入力電圧を加えて測定したところ、１２０ｍＶの出力電圧が得られた。また、ホール素子の不平衡電圧変動ΔＶｕと入力抵抗変動ΔＲｉｎの測定を実施例１３と同様な条件で行った。５０素子における測定結果をΔＶｕは標準偏差で、ΔＲｉｎは平均値で評価し、その結果を表１４に示す。いずれの値も比較例の場合と比較して極めて小さかった。
［実施例２０］
実施例１３と同じ層構成の半導体薄膜を用いて、図１４に示すホール素子を作製する工程を以下に説明する。
半導体薄膜の作製手順は実施例１３と同じである。ウェハプロセスは図１２に示す工程図に基づき実施した。まず、ウェハ全面にプラズマＣＶＤ法を用いて第一保護層７７としてのＳｉＯ２を５００ｎｍ形成した（Ｓ１２０１）。次に、感磁部（電極接触部を含む）の形状をしたレジストパターンを形成した後（Ｓ１２０２）、ＣＦ４とＯ２の混合ガスを用いた反応性イオンエッチング法によりＳｉＯ２層の不要部分をエッチングし、次いでレジストを除去することによりハードマスクを形成した（Ｓ１２０３）。このハードマスクを用いてイオンミリング法によりＧａＡｓ基板６１までメサエッチングを行い感磁部を形成した（Ｓ１２０４，Ｓ１２０５）。イオンミリングにより半導体薄膜をエッチングする際、ハードマスクのＳｉＯ２層もエッチングされ残り膜厚はおよそ１００ｎｍであった。
次に、ウェハ全面にプラズマＣＶＤ法を用いて、第二保護層７８としてのＳｉ３Ｎ４を１００ｎｍ形成した（Ｓ１２０６）。金属電極層がＩｎＡｓ層と接触する部分よりわずかに大きい領域が開口部となっているレジストパターンをこのＳｉ３Ｎ４層上に形成した後（Ｓ１２０７）、ＣＦ４とＯ２の混合ガスを用いた反応性イオンエッチング法によりＳｉ３Ｎ４層およびＳｉＯ２層の不要部分をエッチングし（Ｓ１２０８）、次いでレジストを除去した（Ｓ１２０９）。その後、不要なＧａＡｓ０．０２Ｓｂ０．９８層７５とＡｌ０．５７Ｇａ０．４３Ａｓ０．０４Ｓｂ０．９６層７４をＨＣｌ系エッチング液でエッチングして金属電極層と接触するＩｎＡｓ表面を露出させた（Ｓ１２１０）。
次いで、ウェハ全面にプラズマＣＶＤ法を用いて、第三保護層７９としてのＳｉ３Ｎ４を２００ｎｍ形成した（Ｓ１２１１）。金属電極層がＩｎＡｓ層と接触する部分とパッド部分が開口部となっているレジストパターンをこのＳｉ３Ｎ４層上に形成した後（Ｓ１２１２）、ＣＦ４とＯ２の混合ガスを用いた反応性イオンエッチング法によりＳｉ３Ｎ４層の不要部分をエッチングし、次いでレジストを除去した（Ｓ１２１３）。
さらに、真空蒸着法によりＴｉ層１００ｎｍ、Ａｕ層６００ｎｍを連続蒸着し、通常のリフトオフ法により金属電極層６３のパターンを形成した（Ｓ１２１４，Ｓ１２１５）。最後に、ウェハにＡｒ雰囲気中で２５０℃、２時間のアニールを施してホール素子を製作した。
このような方法でウェハ上に多数製作したホール素子の感磁部の長さ（対向した電極間長）は９５μｍ、幅は３５μｍである。これらホール素子を、ダンシング、ダイボンド、ワイヤボンド、ついでトランスファーモールドを行い、エポキシ樹脂でモールドされたホール素子を製作した。
上述した方法で作製されたホール素子の感度を、５０ｍＴの磁場中で３Ｖの入力電圧を加えて測定したところ、１２０ｍＶの出力電圧が得られた。また、ホール素子の不平衡電圧変動ΔＶｕと入力抵抗変動ΔＲｉｎの測定を実施例１３と同様な条件で行った。５０素子における測定結果をΔＶｕは標準偏差で、ΔＲｉｎは平均値で評価し、その結果を表１４に示す。いずれの値も比較例の場合と比較して極めて小さかった。
［実施例２１］
実施例１４と同じ層構成の半導体薄膜を用いて、図１４に示すホール素子を作製する工程を以下に説明する。
半導体薄膜の作製手順は実施例１４と同じである。ウェハプロセスは図１２に示す工程図に基づき実施した。まず、ウェハ全面にプラズマＣＶＤ法を用いて第一保護層７７としてのＳｉＯ２を５００ｎｍ形成した（Ｓ１２０１）。次に、感磁部（電極接触部を含む）の形状をしたレジストパターンを形成した後（Ｓ１２０２）、ＣＦ４とＯ２の混合ガスを用いた反応性イオンエッチング法によりＳｉＯ２層の不要部分をエッチングし、次いでレジストを除去することによりハードマスクを形成した（Ｓ１２０３）。このハードマスクを用いてイオンミリング法によりＧａＡｓ基板７１までメサエッチングを行い感磁部を形成した（Ｓ１２０４，Ｓ１２０５）。イオンミリングにより半導体薄膜をエッチングする際、ハードマスクのＳｉＯ２層もエッチングされ残り膜厚はおよそ１００ｎｍであった。
次に、ウェハ全面にプラズマＣＶＤ法を用いて、第二保護層７８としてのＳｉ３Ｎ４を１００ｎｍ形成した（Ｓ１２０６）。金属電極層がＩｎＡｓ層と接触する部分よりわずかに大きい領域が開口部となっているレジストパターンをこのＳｉ３Ｎ４層上に形成した後（Ｓ１２０７）、ＣＦ４とＯ２の混合ガスを用いた反応性イオンエッチング法によりＳｉ３Ｎ４層およびＳｉＯ２層の不要部分をエッチングし（Ｓ１２０８）、次いでレジストを除去した（Ｓ１２０９）。その後、不要なＧａＡｓ層７５と一部のＡｌ０．５７Ｇａ０．４３Ａｓ０．０４Ｓｂ０．９６層７４をイオンミリング法で、残りのＡｌ０．５７Ｇａ０．４３Ａｓ０．０４Ｓｂ０．９６層７４をＨＣｌ系エッチング液でエッチングして金属電極層と接触するＩｎＡｓ表面を露出させた（Ｓ１２１０）。
次いで、ウェハ全面にプラズマＣＶＤ法を用いて、第三保護層７９としてのＳｉ３Ｎ４を２００ｎｍ形成した（Ｓ１２１１）。金属電極層がＩｎＡｓ層と接触する部分とパッド部分が開口部となっているレジストパターンをこのＳｉ３Ｎ４層上に形成した後（Ｓ１２１２）、ＣＦ４とＯ２の混合ガスを用いた反応性イオンエッチング法によりＳｉ３Ｎ４層の不要部分をエッチングし（Ｓ１２１０）、次いでレジストを除去した。
さらに、真空蒸着法によりＴｉ層１００ｎｍ、Ａｕ層６００ｎｍを連続蒸着し、通常のリフトオフ法により金属電極層６３のパターンを形成した（Ｓ１２１４，Ｓ１２１５）。最後に、ウェハにＡｒ雰囲気中で２５０℃、２時間のアニールを施してホール素子を製作した。
このような方法でウェハ上に多数製作したホール素子の感磁部の長さ（対向した電極間長）は９５μｍ、幅は３５μｍである。これらホール素子を、ダンシング、ダイボンド、ワイヤボンド、ついでトランスファーモールドを行い、エポキシ樹脂でモールドされたホール素子を製作した。
上述した方法で作製されたホール素子の感度を、５０ｍＴの磁場中で３Ｖの入力電圧を加えて測定したところ、１２０ｍＶの出力電圧が得られた。また、ホール素子の不平衡電圧変動ΔＶｕと入力抵抗変動ΔＲｉｎの測定を実施例１３と同様な条件で行った。５０素子における測定結果をΔＶｕは標準偏差で、ΔＲｉｎは平均値で評価し、その結果を表１４に示す。いずれの値も比較例の場合と比較して極めて小さかった。
［実施例２２］
ホール素子を使ったポインティングデバイスの簡単なモデルを作製した。
図２１は、ホール素子を使った簡単なポインティングデバイスの模式図で、図中符号１４１はホール素子、１４２はフェライト磁石、１４３はプリント基板を示している。
図２１に示すように、プリント基板１４３上に２つのホール素子１４１、１４１を６ｍｍ離して配置し、フェライト磁石１４２をプリント基板１４３から１．５ｍｍの高さに取り付けた。フェライト磁石１４２は、プリント基板１４３と平行で２つのホール素子１４１、１４１を結ぶ線上で動かすことができる。この線上にＸ軸を取り、フェライト磁石１４２と２つのホール素子１４１、１４１それぞれとの距離が等しいときのフェライト磁石１４２の位置を原点とする。このとき２つのホール素子１４１、１４１の出力差でフェライト磁石１４２の位置を知ることができる。
ホール素子は、感磁部が上述したＩｎＡｓ多層膜構造のホール素子を用いた場合と、ＧａＡｓのホール素子を用いた場合について測定した。
図２２は、フェライト磁石の位置による２つのホール素子の出力差を測定した結果を示す図である。
入力抵抗Ｒ×感度Ｖｈの値は、ＩｎＡｓ多層構造のホール素子が３５［Ω・Ｖ］、ＧａＡｓのホール素子が８［Ω・Ｖ］である。ＩｎＡｓ多層構造の素子は入力抵抗９５０Ω、感度３７ｍＶ（１Ｖ入力、５０ｍＴ）、ＧａＡｓのホール素子は入力抵抗７５０Ω、感度１１ｍＶ（１Ｖ入力、５０ｍＴ）の特性のものを使用し、入力電圧をそれぞれ５Ｖに設定した。
ＩｎＡｓ多層構造のホール素子は、ＧａＡｓホール素子に比べて抵抗は大きいが、ＩｎＡｓ多層構造のホール素子の方が格段に大きな出力差が得られた。これはＩｎＡｓ多層構造のホール素子がＧａＡｓホール素子に比べて消費電力、感度の両面で有利であることを示している。
上述したホール素子を用いて携帯機器用途向け開閉スイッチを作製することもできる。図２３は、ホール素子を用いて携帯機器用途向け開閉スイッチの一例を示す図で、図中符号１６１はホール素子、１６２は磁石、１６３は携帯機器本体、１６４は携帯機器の蓋を示している。ホール素子１６１と磁石１６２とは対向位置に配置されていて、両者の接近又は離反にともなってスイッチ機構として機能する。
また、上述したホール素子を用いて携帯機器用途向け地磁気センサを作製することもできる。図２４は、ホール素子を用いて携帯機器用途向け地磁気センサの一例を示す図で、図中符号１７１はホール素子、１７２は制御用ＩＣを示している。地磁気のＸ、Ｙ、Ｚ方向をホール素子１７１で検出するように構成されている。
なお、図２３及び図２４に示した開閉スイッチ及び地磁気センサは、一例を示したものであり、この構成に限定されることなく、この他の適用例が考えられることは明かである。
さらに、上述した携帯機器用途向けポインティングデバイス、開閉スイッチ、地磁気センサを組み込んで携帯機器を作製することも可能である。
ＩｎＸ１Ｇａ１−Ｘ１ＡｓＹ１Ｓｂ１−Ｙ１（０≦Ｘ１≦１、０≦Ｙ１≦１）からなる活性層の上下に、活性層より大きな禁制帯幅を有する化合物半導体層を配置した半導体薄膜と、金属電極層および保護層からなるホール素子において、金属電極層が半導体薄膜とは活性層のみで接触し、接触面以外の半導体薄膜の上面および側面のすべてが保護層で直接被覆されているので、活性層の上下に配置された禁制帯幅の大きな化合物半導体層全面（表面および側面）が保護層で被覆され、金属電極層が化合物半導体層と接触することなく活性層のみと接触することにより、電流が安定して活性層を流れる素子構造を実現したため、Ｖｕ＋ｒＶｕバラツキの小さな化合物半導体ホール素子を提供することができる。
特に、ＩｎＸ１Ｇａ１−Ｘ１ＡｓＹ１Ｓｂ１−Ｙ１（０≦Ｘ１≦１、０≦Ｙ１≦１）からなる活性層の上下に、活性層より大きな禁制帯幅を有するＳｂを含む化合物半導体層を配置した半導体薄膜を有するホール素子においては、金属電極層が半導体薄膜とは活性層のみで接触し、接触面以外は半導体薄膜の上面と側面のすべてが保護層で直接被覆されているので、活性層の上下に配置された禁制帯幅の大きな化合物半導体層全面（表面および側面）が保護層で被覆される構造を実現し、素子特性の変動が小さく信頼性の高い、特に高温高湿環境下においても特性変動が小さい化合物半導体ホール素子を提供することができる。
化合物半導体の積層構造体を、Ａｌ、Ｇａ、Ｉｎ、Ａｓ及びＰの５種のうちの少なくとも２種の元素とＳｂとで構成した第１及び第２の化合物半導体層と、ＩｎｘＧａ１−ｘＡｓｙＳｂ１−ｙ（０．８≦ｘ≦１．０、０．８≦ｙ≦１．０）で表記される組成の多元系化合物半導体の活性層とを積層させ、第１及び第２の化合物半導体層と活性層との格子定数差が共に０．０〜１．２％の範囲内となるように設定し、かつ、活性層厚を３０〜１００ｎｍの範囲に設定したので、量子井戸型化合物半導体積層体の物性制御の再現性を高めることが可能となり、電子移動度とシート抵抗が高く、かつ、温度特性に優れた量子井戸型化合物半導体の積層体の安定供給を可能にし、これにより、高感度で消費電力が低く、かつ、温度特性にも優れた磁気センサの工業的提供が可能となる。
また、基板上に形成され、膜厚が３０ｎｍより大きく１００ｎｍより小さいＩｎｘＧａ１−ｘＡｓｙＳｂ１−ｙ（０≦ｘ≦１、０≦ｙ≦１）層を活性層とし、活性層を化合物半導体で挟んだ多層構造を有する感磁部を備え、入力抵抗Ｒ×感度Ｖｈが２０［Ω・Ｖ］（入力電圧１Ｖ、印加磁場５０ｍＴ）以上とすることにより、従来に比べてホール素子を用いた携帯機器用デバイス設計が容易になる。
従来構造を有する化合物半導体ホール素子の断面図である。 図１の化合物半導体ホール素子を作製する工程図の一例を示す図である。 本発明の化合物半導体積層構造体の構成例を説明する図である。 本発明の磁気センサの構成例を説明するための図である。 化合物半導体ホール素子の他の実施の形態を説明するための断面構造図である。 図４の化合物半導体ホール素子を作製する工程図の一例を示す図である。 図８の化合物半導体ホール素子を作製する工程図の一例を示す図である。 本発明における化合物半導体ホール素子のさらに他の実施の形態を説明するための断面図である。 図１０の化合物半導体ホール素子を作製する工程図の一例を示す図である。 化合物半導体ホール素子のさらに他の実施の形態を説明するための断面図である。 図１３の化合物半導体ホール素子を作製する工程図の一例を示す図である。 図１４の化合物半導体ホール素子を作製する工程図の一例を示す図である。 化合物半導体ホール素子のさらに他の実施の形態を説明するための断面図である。 化合物半導体ホール素子のさらに他の実施の形態を説明するための断面図である。 ＩｎＡｓ多層構造を感磁部に持つホール素子と、単層のＩｎＳｂ、ＩｎＡｓ、ＧａＡｓを感磁部に持つホール素子の抵抗温度特性を示す図である。 温度特性が良好なＩｎＡｓ、ＧａＡｓ、及びＩｎＡｓ多層構造を感磁部に持つホール素子の入力抵抗Ｒと感度Ｖｈの特性を示す図である。 実施例１及び比較例１に示した化合物半導体積層構造体の、電子移動度の格子定数差依存性を説明するための図である。 実施例１及び比較例１に示した化合物半導体積層構造体の、シート抵抗の格子定数差依存性を説明するための図である。 ｒＶｕ＋Ｖｕバラツキを示すヒストグラムを示す図で、本発明におけるホール素子の場合を示している。 ｒＶｕ＋Ｖｕバラツキを示すヒストグラムを示す図で、従来構造を有するホール素子の場合を示している。 図５の化合物半導体ホール素子を作製する工程図の一例を示す図である。 ホール素子を使った簡単なポインティングデバイスの模式図である。 フェライト磁石の位置による２つのホール素子の出力差を測定した結果を示す図である。 ホール素子を用いて携帯機器用途向け開閉スイッチの一例を示す図である。 ホール素子を用いて携帯機器用途向け地磁気センサの一例を示す図である。
１ 基板
２ 半導体薄膜
２ａ 第一化合物半導体層
２ｂ 活性層
２ｃ 第二化合物半導体層
２ｄ 第三化合物半導体層
３ 金属電極層
４ 保護層
１１，２１，３１，４１，５１，６１，７１ 基板
１２，２２，３２，４２，５２，６２，７２ 第１の化合物半導体層
１３，２３，３３，４３，５３，６３，７３ 活性層
１４，２４，３４，４４，５４，６４，７４ 第２の化合物半導体層
２５，３５，４５，５５，６５，７５ 第３の化合物半導体層
３６，４６，５６，６６，７６ 金属電極層
３７ 保護層
５２〜５５ 半導体薄膜
５７，６７，７７ 第一保護層
５８，６８、７８ 第二保護層
７９ 第三保護層
１６１，１７１ ホール素子
１６２ 磁石
１６３ 携帯機器本体
１６４ 携帯機器の蓋
１７２ 制御用ＩＣ

Claims (4)

  1. ＩｎＸ１Ｇａ１−Ｘ１ＡｓＹ１Ｓｂ１−Ｙ１（０≦Ｘ１≦１、０≦Ｙ１≦１）からなる活性層の上下に、該活性層より大きな禁制帯幅を有する化合物半導体層を配置した半導体薄膜を形成する工程と、
    金属電極層を形成する領域の上部の化合物半導体層をエッチングして前記活性層を露出する工程と、
    次いで、前記活性層が露出された前記半導体薄膜をすべて覆うように第一保護層を形成する工程と、
    さらに、パターンニングした前記第一保護層をマスクとして用いて前記半導体薄膜の感磁部及び電極接触部以外をエッチングするエッチング工程と、
    前記エッチング工程で露出した基板と前記半導体薄膜の側面及び前記第一保護層を第二保護層で被覆し、前記活性層のみに接触する前記金属電極層を形成する工程と
    を有することを特徴とするホール素子の製造方法。
  2. ＩｎＸ１Ｇａ１−Ｘ１ＡｓＹ１Ｓｂ１−Ｙ１（０≦Ｘ１≦１、０≦Ｙ１≦１）からなる活性層の上下に、該活性層より大きな禁制帯幅を有するＳｂを含む化合物半導体層を配置した半導体薄膜を形成する工程と、
    前記半導体薄膜の形成工程の後に第一保護層を形成する工程と、
    パターニングされた前記第一保護層をマスクとして用いて前記半導体薄膜の感磁部及び電極接触部以外をエッチング工程で除去する工程と、
    エッチング工程で露出した基板と前記半導体薄膜及び前記第一保護層を第二保護層で被覆する工程と、
    前記第二保護層、前記第一保護層及び上部化合物半導体層をエッチング工程により除去して金属電極層と接触する前記活性層を露出させる工程と、
    エッチング工程で露出した前記半導体薄膜及び前記第二保護層を第三保護層で被覆する工程と、
    前記第三保護層をパターニングして前記活性層を露出する工程と、
    前記金属電極層を形成する工程と
    を有することを特徴とするホール素子の製造方法。
  3. 前記第一保護層がＳｉＯ２で、前記第二保護層がＳｉ３Ｎ４であることを特徴とする請求項１又は２に記載のホール素子の製造方法。
  4. 前記半導体薄膜が、ＧａＡｓ又はＳｉの基板上に形成され、前記活性層が、ＩｎＡｓで、前記化合物半導体層が、ＡｌＺ１Ｇａ１−Ｚ１ＡｓＹ２Ｓｂ１−Ｙ２（０≦Ｚ１≦１、０≦Ｙ２≦０．３）であることを特徴とする請求項１又は２に記載のホール素子の製造方法。
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