JPH09116207A - ホール素子とその製造方法 - Google Patents
ホール素子とその製造方法Info
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- JPH09116207A JPH09116207A JP7269706A JP26970695A JPH09116207A JP H09116207 A JPH09116207 A JP H09116207A JP 7269706 A JP7269706 A JP 7269706A JP 26970695 A JP26970695 A JP 26970695A JP H09116207 A JPH09116207 A JP H09116207A
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- semiconductor layer
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Abstract
(57)【要約】
【課題】 基板上に形成されたＩｎx Ｇａ1-x Ａｓy Ｓ
ｂ1-y （０．３≦ｘ≦１，０≦ｙ≦１）との格子定数の
違いが±５％以内であり、Ｓｂを含む化合物半導体より
なる第一化合物半導体層、および該第一化合物半導体層
上に形成されたＩｎx Ｇａ1-x Ａｓy Ｓｂ1-y （０．３
≦ｘ≦１，０≦ｙ≦１）層で構成される半導体薄膜を加
工して作られるホール素子の信頼性の向上。 【解決手段】 半導体薄膜はホール素子の入力抵抗部お
よび出力抵抗部以外はすべて除去され、電極はＴｉ、Ｐ
ｔ、Ｍｏ、Ｃｒ、Ｎｂ、Ｐｄ、Ｔａ、Ｖ、Ｗのうち少な
くとも一つよりなる第一金属層、および該第一金属層の
上に第二金属層を有し、ワイヤボンディング部が基板の
上で、ホール素子の表面は少なくとも入力抵抗部および
出力抵抗部はすべて保護膜で隙間無く覆われていること
を特徴とするホール素子。
ｂ1-y （０．３≦ｘ≦１，０≦ｙ≦１）との格子定数の
違いが±５％以内であり、Ｓｂを含む化合物半導体より
なる第一化合物半導体層、および該第一化合物半導体層
上に形成されたＩｎx Ｇａ1-x Ａｓy Ｓｂ1-y （０．３
≦ｘ≦１，０≦ｙ≦１）層で構成される半導体薄膜を加
工して作られるホール素子の信頼性の向上。 【解決手段】 半導体薄膜はホール素子の入力抵抗部お
よび出力抵抗部以外はすべて除去され、電極はＴｉ、Ｐ
ｔ、Ｍｏ、Ｃｒ、Ｎｂ、Ｐｄ、Ｔａ、Ｖ、Ｗのうち少な
くとも一つよりなる第一金属層、および該第一金属層の
上に第二金属層を有し、ワイヤボンディング部が基板の
上で、ホール素子の表面は少なくとも入力抵抗部および
出力抵抗部はすべて保護膜で隙間無く覆われていること
を特徴とするホール素子。
Description
【０００１】
【産業上の利用分野】本発明は、Ｓｂを含む化合物半導
体を用いたホ−ル素子とその製造方法に関するものであ
る。
体を用いたホ−ル素子とその製造方法に関するものであ
る。
【０００２】
【従来の技術】化合物半導体による電界効果トランジス
タやホール素子等の磁気センサは、化合物半導体の高い
電子移動度を利用したデバイスである。しかし、ＩｎＡ
ｓは能動層として十分な電子移動度を持った化合物半導
体であるが、適当な基板と格子整合がとれず化合物半導
体の特性を十分生かすことができなかった。
タやホール素子等の磁気センサは、化合物半導体の高い
電子移動度を利用したデバイスである。しかし、ＩｎＡ
ｓは能動層として十分な電子移動度を持った化合物半導
体であるが、適当な基板と格子整合がとれず化合物半導
体の特性を十分生かすことができなかった。
【０００３】ところが、特開平６−７７５５６号による
と、ＩｎＡｓとの格子定数の違いが±５％以内の格子定
数を持ち、かつＩｎＡｓより大きいバンドギャップエネ
ルギーを持つＡｌx1Ｇａ1-x1Ａｓy1Ｓｂ1-y1からなる高
抵抗の第一化合物半導体層を基板上に成長させ、該第一
化合物半導体層の上にＩｎＡｓ層を成長させ、さらに、
該ＩｎＡｓ層の上に、ＩｎＡｓとの格子定数の違いが±
５％以内でありかつＩｎＡｓより大きいバンドギャップ
エネルギーを持つＡｌx1Ｇａ1-x1Ａｓy1Ｓｂ1- y1からな
る高抵抗の第二化合物半導体層を成長させると、ＩｎＡ
ｓ層を能動層として高い電子移動度を実現できることが
確認されている。
と、ＩｎＡｓとの格子定数の違いが±５％以内の格子定
数を持ち、かつＩｎＡｓより大きいバンドギャップエネ
ルギーを持つＡｌx1Ｇａ1-x1Ａｓy1Ｓｂ1-y1からなる高
抵抗の第一化合物半導体層を基板上に成長させ、該第一
化合物半導体層の上にＩｎＡｓ層を成長させ、さらに、
該ＩｎＡｓ層の上に、ＩｎＡｓとの格子定数の違いが±
５％以内でありかつＩｎＡｓより大きいバンドギャップ
エネルギーを持つＡｌx1Ｇａ1-x1Ａｓy1Ｓｂ1- y1からな
る高抵抗の第二化合物半導体層を成長させると、ＩｎＡ
ｓ層を能動層として高い電子移動度を実現できることが
確認されている。
【０００４】また、デバイスの温度特性を改善するた
め、バンドギャップを広げる目的でＧａを導入したＩｎ
x Ｇａ1-x Ａｓに対しても、Ａｌx1Ｇａ1-x1Ａｓy1Ｓｂ
1-y1は同様の効果を発揮し、高い電子移動度が実現でき
る。さらに、さらなる高電子移動度の実現のため、Ｉｎ
x Ｇａ1-x ＡｓにＳｂを導入したＩｎx Ｇａ1-x Ａｓy
Ｓｂ1-y に対しても、Ａｌx1Ｇａ1-x1Ａｓy1Ｓｂ1- y1は
同様の効果を発揮し、これらの物質の高い電子移動度の
デバイスへの応用が期待されている。
め、バンドギャップを広げる目的でＧａを導入したＩｎ
x Ｇａ1-x Ａｓに対しても、Ａｌx1Ｇａ1-x1Ａｓy1Ｓｂ
1-y1は同様の効果を発揮し、高い電子移動度が実現でき
る。さらに、さらなる高電子移動度の実現のため、Ｉｎ
x Ｇａ1-x ＡｓにＳｂを導入したＩｎx Ｇａ1-x Ａｓy
Ｓｂ1-y に対しても、Ａｌx1Ｇａ1-x1Ａｓy1Ｓｂ1- y1は
同様の効果を発揮し、これらの物質の高い電子移動度の
デバイスへの応用が期待されている。
【０００５】しかしながら、Ａｌx1Ｇａ1-x1Ａｓy1Ｓｂ
1-y1は、ＧａＡｓなどと比較すると酸化に対してきわめ
て弱く、Ａｌx1Ｇａ1-x1Ａｓy1Ｓｂ1-y1層を含む半導体
薄膜を用いた半導体デバイスは、十分な信頼性を得るこ
とが難しいという問題があった。例えば、基板上に成長
させたＩｎＡｓとの格子定数の違いが±５％以内の格子
定数を持ち、かつＩｎＡｓより大きいバンドギャップエ
ネルギーを持つＡｌx1Ｇａ1-x1Ａｓy1Ｓｂ1-y1からなる
高抵抗の第一化合物半導体層と、該第一化合物半導体層
の上に成長させたＩｎＡｓ層と、該ＩｎＡｓ層の上に、
ＩｎＡｓとの格子定数の違いが±５％以内でありかつＩ
ｎＡｓより大きいバンドギャップエネルギーを持つＡｌ
x1Ｇａ1-x1Ａｓy1Ｓｂ1-y1からなる高抵抗の第二化合物
半導体層からなる半導体薄膜を、半導体デバイス（例え
ばホール素子）に加工する場合、メサエッチングを該半
導体薄膜の途中まで行い、ＳｉＮ保護膜を形成した後、
電極形成部のＳｉＮ保護膜をエッチングし、電極をリフ
トオフ法により形成した構造のホール素子では、信頼性
確認のための加速試験において、素子特性が３０％以上
変動する素子が多数発生し、実際の使用に耐えうるだけ
の信頼性を保証するには至らなかった。
1-y1は、ＧａＡｓなどと比較すると酸化に対してきわめ
て弱く、Ａｌx1Ｇａ1-x1Ａｓy1Ｓｂ1-y1層を含む半導体
薄膜を用いた半導体デバイスは、十分な信頼性を得るこ
とが難しいという問題があった。例えば、基板上に成長
させたＩｎＡｓとの格子定数の違いが±５％以内の格子
定数を持ち、かつＩｎＡｓより大きいバンドギャップエ
ネルギーを持つＡｌx1Ｇａ1-x1Ａｓy1Ｓｂ1-y1からなる
高抵抗の第一化合物半導体層と、該第一化合物半導体層
の上に成長させたＩｎＡｓ層と、該ＩｎＡｓ層の上に、
ＩｎＡｓとの格子定数の違いが±５％以内でありかつＩ
ｎＡｓより大きいバンドギャップエネルギーを持つＡｌ
x1Ｇａ1-x1Ａｓy1Ｓｂ1-y1からなる高抵抗の第二化合物
半導体層からなる半導体薄膜を、半導体デバイス（例え
ばホール素子）に加工する場合、メサエッチングを該半
導体薄膜の途中まで行い、ＳｉＮ保護膜を形成した後、
電極形成部のＳｉＮ保護膜をエッチングし、電極をリフ
トオフ法により形成した構造のホール素子では、信頼性
確認のための加速試験において、素子特性が３０％以上
変動する素子が多数発生し、実際の使用に耐えうるだけ
の信頼性を保証するには至らなかった。
【０００６】また、素子組立工程のうち、ワイヤーボン
ディングにおいて、電極金属の剥離が多く発生し、生産
性においても問題があった。
ディングにおいて、電極金属の剥離が多く発生し、生産
性においても問題があった。
【０００７】
【発明が解決しようとする課題】本発明は、Ｓｂを含む
化合物半導体を用いてホール素子を形成する際に、形成
されたホール素子に、家電など通常の用途のみでなく、
高温などの使用が考えられる特殊用途にも対応できる十
分な信頼性を持たせるとともに、十分な生産性も保証
し、さらに、半導体薄膜の能動薄膜の特性をホール素子
特性に十分反映させることができることを目的とする。
化合物半導体を用いてホール素子を形成する際に、形成
されたホール素子に、家電など通常の用途のみでなく、
高温などの使用が考えられる特殊用途にも対応できる十
分な信頼性を持たせるとともに、十分な生産性も保証
し、さらに、半導体薄膜の能動薄膜の特性をホール素子
特性に十分反映させることができることを目的とする。
【０００８】
【課題を解決するための手段】本発明者は、Ｓｂを含む
化合物半導体を用いてホール素子を形成する際の、ホー
ル素子の最適構造の探索に取り組んだ。その結果、Ｓｂ
を含む半導体薄膜をホール素子形成に必要な部分（入力
抵抗部および出力抵抗部）以外は全て基板まで除去し、
ホール素子電極の材料は特定金属によって構成され、ワ
イヤボンディング部が基板の上に形成され、更にホール
素子表面の少なくとも入力抵抗部および出力抵抗部全体
を保護膜で隙間無く覆う構造にする事によって、初めて
十分な信頼性とともに十分な生産性を持つホール素子が
得られることを見いだし、本発明に至った。
化合物半導体を用いてホール素子を形成する際の、ホー
ル素子の最適構造の探索に取り組んだ。その結果、Ｓｂ
を含む半導体薄膜をホール素子形成に必要な部分（入力
抵抗部および出力抵抗部）以外は全て基板まで除去し、
ホール素子電極の材料は特定金属によって構成され、ワ
イヤボンディング部が基板の上に形成され、更にホール
素子表面の少なくとも入力抵抗部および出力抵抗部全体
を保護膜で隙間無く覆う構造にする事によって、初めて
十分な信頼性とともに十分な生産性を持つホール素子が
得られることを見いだし、本発明に至った。
【０００９】つまり、Ｓｂを含んだ化合物半導体層（Ａ
ｌＧａＡｓＳｂ層等）は、Ｓｂを含むことによって、Ｇ
ａＡｓ層等と較べて酸化し易く、その為に弱くなり、一
般的な信頼性レベルが低下することを見いだした。更
に、信頼性上、電極材料が適正な材料に限定されるこ
と、保護膜の位置、構造が限定されることを見いだし、
本発明に至った。
ｌＧａＡｓＳｂ層等）は、Ｓｂを含むことによって、Ｇ
ａＡｓ層等と較べて酸化し易く、その為に弱くなり、一
般的な信頼性レベルが低下することを見いだした。更
に、信頼性上、電極材料が適正な材料に限定されるこ
と、保護膜の位置、構造が限定されることを見いだし、
本発明に至った。
【００１０】本発明のホール素子の構造は、電極構造は
半導体薄膜の上面のコンタクト部より基板上のボンディ
ング部まで特定金属により構成され、さらに少なくとも
入力抵抗部および出力抵抗部すべてを保護膜で隙間無く
完全に覆う構造となっている。即ち本発明は、基板と、
該基板上に形成された高抵抗のＳｂを含む化合物半導体
よりなる第一化合物半導体層と、前記第一化合物半導体
層上に形成されたＩｎ x Ｇａ1-x Ａｓy Ｓｂ1-y （０．
３≦ｘ≦１，０≦ｙ≦１）よりなる能動層としての半導
体層と、からなる半導体薄膜をパターン形成したパター
ン部を備え、前記第一化合物半導体層はバルクＩｎx Ｇ
ａ1-x Ａｓy Ｓｂ1-y （０．３≦ｘ≦１，０≦ｙ≦１）
に対して格子定数の違いが±５％以内であるホール素子
において、前記半導体薄膜は前記パターン部としての入
力抵抗部および出力抵抗部以外はすべて除去され、電極
はＴｉ、Ｐｔ、Ｍｏ、Ｃｒ、Ｎｂ、Ｐｄ、Ｔａ、Ｖ、Ｗ
のうち少なくとも一つよりなる第一金属層と、該第一金
属層の上のＡｕ、Ａｌのうち少なくとも一つよりなる第
二金属層とを有し、ワイヤボンディング部は基板の上に
直接形成され、ホール素子の表面は少なくとも前記入力
抵抗部および出力抵抗部をすべて保護膜で隙間無く覆わ
れていることを特徴とするホール素子である。
半導体薄膜の上面のコンタクト部より基板上のボンディ
ング部まで特定金属により構成され、さらに少なくとも
入力抵抗部および出力抵抗部すべてを保護膜で隙間無く
完全に覆う構造となっている。即ち本発明は、基板と、
該基板上に形成された高抵抗のＳｂを含む化合物半導体
よりなる第一化合物半導体層と、前記第一化合物半導体
層上に形成されたＩｎ x Ｇａ1-x Ａｓy Ｓｂ1-y （０．
３≦ｘ≦１，０≦ｙ≦１）よりなる能動層としての半導
体層と、からなる半導体薄膜をパターン形成したパター
ン部を備え、前記第一化合物半導体層はバルクＩｎx Ｇ
ａ1-x Ａｓy Ｓｂ1-y （０．３≦ｘ≦１，０≦ｙ≦１）
に対して格子定数の違いが±５％以内であるホール素子
において、前記半導体薄膜は前記パターン部としての入
力抵抗部および出力抵抗部以外はすべて除去され、電極
はＴｉ、Ｐｔ、Ｍｏ、Ｃｒ、Ｎｂ、Ｐｄ、Ｔａ、Ｖ、Ｗ
のうち少なくとも一つよりなる第一金属層と、該第一金
属層の上のＡｕ、Ａｌのうち少なくとも一つよりなる第
二金属層とを有し、ワイヤボンディング部は基板の上に
直接形成され、ホール素子の表面は少なくとも前記入力
抵抗部および出力抵抗部をすべて保護膜で隙間無く覆わ
れていることを特徴とするホール素子である。
【００１１】さらに、前記半導体薄膜が、前記第一化合
物半導体層と、前記能動層としての半導体層と、該半導
体層の上に形成された高抵抗のＳｂを含んだ第二化合物
半導体層を備え、該第二化合物半導体層は前記能動層と
しての半導体層に対して格子定数の違いが±５％以内で
ある半導体薄膜であることを特徴とする請求項１記載の
ホール素子である。
物半導体層と、前記能動層としての半導体層と、該半導
体層の上に形成された高抵抗のＳｂを含んだ第二化合物
半導体層を備え、該第二化合物半導体層は前記能動層と
しての半導体層に対して格子定数の違いが±５％以内で
ある半導体薄膜であることを特徴とする請求項１記載の
ホール素子である。
【００１２】更に、基板と、該基板上に形成された高抵
抗のＳｂを含む化合物半導体よりなる第一化合物半導体
層と、前記第一化合物半導体層上に形成されたＩｎx Ｇ
ａ1- x Ａｓy Ｓｂ1-y （０．３≦ｘ≦１，０≦ｙ≦１）
よりなる能動層としての半導体層と、からなる半導体薄
膜をパターン形成したパターン部を備え、前記第一化合
物半導体層はバルクＩｎx Ｇａ1-x Ａｓy Ｓｂ
1-y （０．３≦ｘ≦１，０≦ｙ≦１）に対して格子定数
の違いが±５％以内であるホール素子の製造方法におい
て、前記半導体薄膜を前記パターン部としての入力抵抗
部および出力抵抗部以外をすべて除去し、電極をＴｉ、
Ｐｔ、Ｍｏ、Ｃｒ、Ｎｂ、Ｐｄ、Ｔａ、Ｖ、Ｗのうち少
なくとも一つよりなる第一金属層と該第一金属層の上の
Ａｕ、Ａｌのうち少なくとも一つよりなる第二金属層と
で形成し、ワイヤーボンディング部分を基板の上に形成
し、ホール素子の表面の少なくとも前記入力抵抗部およ
び出力抵抗部のすべてを保護膜で隙間無く覆うことを特
徴とするホール素子の製造方法である。
抗のＳｂを含む化合物半導体よりなる第一化合物半導体
層と、前記第一化合物半導体層上に形成されたＩｎx Ｇ
ａ1- x Ａｓy Ｓｂ1-y （０．３≦ｘ≦１，０≦ｙ≦１）
よりなる能動層としての半導体層と、からなる半導体薄
膜をパターン形成したパターン部を備え、前記第一化合
物半導体層はバルクＩｎx Ｇａ1-x Ａｓy Ｓｂ
1-y （０．３≦ｘ≦１，０≦ｙ≦１）に対して格子定数
の違いが±５％以内であるホール素子の製造方法におい
て、前記半導体薄膜を前記パターン部としての入力抵抗
部および出力抵抗部以外をすべて除去し、電極をＴｉ、
Ｐｔ、Ｍｏ、Ｃｒ、Ｎｂ、Ｐｄ、Ｔａ、Ｖ、Ｗのうち少
なくとも一つよりなる第一金属層と該第一金属層の上の
Ａｕ、Ａｌのうち少なくとも一つよりなる第二金属層と
で形成し、ワイヤーボンディング部分を基板の上に形成
し、ホール素子の表面の少なくとも前記入力抵抗部およ
び出力抵抗部のすべてを保護膜で隙間無く覆うことを特
徴とするホール素子の製造方法である。
【００１３】
【発明の実施の形態】以下、本発明を更に詳細に説明す
る。まず、本発明のホール素子の構造について説明す
る。図１は、本発明のホール素子の構造の一例を示して
おり、断面を模式的に示したものである。図１に於い
て、１は電極、１ｂは第一金属層、１ａは第二金属層、
２は保護膜を示している。３は基板、４は半導体薄膜、
４ａは第一化合物半導体層、４ｂはＩｎx Ｇａ1- x Ａｓ
y Ｓｂ1-y 層、４ｃは第二化合物半導体層を示してい
る。
る。まず、本発明のホール素子の構造について説明す
る。図１は、本発明のホール素子の構造の一例を示して
おり、断面を模式的に示したものである。図１に於い
て、１は電極、１ｂは第一金属層、１ａは第二金属層、
２は保護膜を示している。３は基板、４は半導体薄膜、
４ａは第一化合物半導体層、４ｂはＩｎx Ｇａ1- x Ａｓ
y Ｓｂ1-y 層、４ｃは第二化合物半導体層を示してい
る。
【００１４】本発明でいう半導体薄膜は、第一化合物半
導体層、能動層としてのＩｎx Ｇａ 1-x Ａｓy Ｓｂ1-y
層、第二化合物半導体層が基板の上に順に積層されるこ
とによって形成されているが、第二化合物半導体層が無
い場合も含む。前記第一化合物半導体層は、バルクＩｎ
x Ｇａ1-x Ａｓy Ｓｂ1-y （０．３≦ｘ≦１，０≦ｙ≦
１）との格子定数の違いが±５％以内、より好ましくは
±２％以内である化合物半導体である。なぜなら、第一
化合物半導体層がバルクＩｎxＧａ1-x Ａｓy Ｓｂ1-y
と格子定数の違いが±５％以内であれば、第一化合物半
導体層の上に形成される能動層としてのＩｎx Ｇａ1-x
Ａｓy Ｓｂ1-y 層は、バルクのＩｎx Ｇａ1-x Ａｓy Ｓ
ｂ1-y の物性値に近い高い電子移動度の膜となることが
できる。
導体層、能動層としてのＩｎx Ｇａ 1-x Ａｓy Ｓｂ1-y
層、第二化合物半導体層が基板の上に順に積層されるこ
とによって形成されているが、第二化合物半導体層が無
い場合も含む。前記第一化合物半導体層は、バルクＩｎ
x Ｇａ1-x Ａｓy Ｓｂ1-y （０．３≦ｘ≦１，０≦ｙ≦
１）との格子定数の違いが±５％以内、より好ましくは
±２％以内である化合物半導体である。なぜなら、第一
化合物半導体層がバルクＩｎxＧａ1-x Ａｓy Ｓｂ1-y
と格子定数の違いが±５％以内であれば、第一化合物半
導体層の上に形成される能動層としてのＩｎx Ｇａ1-x
Ａｓy Ｓｂ1-y 層は、バルクのＩｎx Ｇａ1-x Ａｓy Ｓ
ｂ1-y の物性値に近い高い電子移動度の膜となることが
できる。
【００１５】第一化合物半導体層の具体的な材料として
は、ＧａＳｂ，ＡｌＳｂ，Ａｌa1Ｇａ1-a1Ｓｂ，ＧａＡ
ｓb1Ｓｂ1-b1，ＡｌＡｓb2Ｓｂ1-b2，Ａｌa2Ｇａ1-a2Ａ
ｓb3Ｓｂ1-b3などが挙げられる。上記の材料の具体的な
組成は、能動層としてのＩｎ x Ｇａ1-x Ａｓy Ｓｂ1-y
層がＩｎＡｓで構成されている場合（ｘ＝１、ｙ＝１）
には、材料としては、Ａｌx1Ｇａ1-x1Ａｓy1Ｓｂ
1-y1（０≦ｘ１≦１，０≦ｙ１≦０．７７１＋０．０３
３×ｘ１）などが挙げられ、より好ましい材料として
は、Ａｌx1Ｇａ1-x1Ａｓy1Ｓｂ1-y1（０≦ｘ１≦１，０
≦ｙ１≦０．３５９＋０．０６１×ｘ１）などが挙げら
れる。また、能動層としてのＩｎx Ｇａ1-x Ａｓ y Ｓｂ
1-y 層がＩｎ0.6 Ｇａ0.4 Ａｓで構成されている場合
（ｘ＝０．６、ｙ＝１）には、材料としては、Ａｌx2Ｇ
ａ1-x2Ａｓy2Ｓｂ1-y2（０≦ｘ２≦１，０≦ｙ２≦１）
などが挙げられ、より好ましい材料としては、Ａｌx2Ｇ
ａ1-x2Ａｓy2Ｓｂ1-y2（０≦ｘ２≦１，０．１８３＋
０．０７４×ｘ２≦ｙ２≦０．７１８＋０．０３６×ｘ
２）などが挙げられる。また、能動層としてのＩｎx Ｇ
ａ1-x Ａｓy Ｓｂ1-y 層がＩｎＡｓ0.5 Ｓｂ0.5 で構成
されている場合（ｘ＝１、ｙ＝０．５）には、材料とし
ては、Ａｌx3Ｇａ1-x3Ａｓy3Ｓｂ1-y3（０≦ｘ３≦１，
０≦ｙ３≦０．３１７＋０．０６５×ｘ３）などが挙げ
られる。
は、ＧａＳｂ，ＡｌＳｂ，Ａｌa1Ｇａ1-a1Ｓｂ，ＧａＡ
ｓb1Ｓｂ1-b1，ＡｌＡｓb2Ｓｂ1-b2，Ａｌa2Ｇａ1-a2Ａ
ｓb3Ｓｂ1-b3などが挙げられる。上記の材料の具体的な
組成は、能動層としてのＩｎ x Ｇａ1-x Ａｓy Ｓｂ1-y
層がＩｎＡｓで構成されている場合（ｘ＝１、ｙ＝１）
には、材料としては、Ａｌx1Ｇａ1-x1Ａｓy1Ｓｂ
1-y1（０≦ｘ１≦１，０≦ｙ１≦０．７７１＋０．０３
３×ｘ１）などが挙げられ、より好ましい材料として
は、Ａｌx1Ｇａ1-x1Ａｓy1Ｓｂ1-y1（０≦ｘ１≦１，０
≦ｙ１≦０．３５９＋０．０６１×ｘ１）などが挙げら
れる。また、能動層としてのＩｎx Ｇａ1-x Ａｓ y Ｓｂ
1-y 層がＩｎ0.6 Ｇａ0.4 Ａｓで構成されている場合
（ｘ＝０．６、ｙ＝１）には、材料としては、Ａｌx2Ｇ
ａ1-x2Ａｓy2Ｓｂ1-y2（０≦ｘ２≦１，０≦ｙ２≦１）
などが挙げられ、より好ましい材料としては、Ａｌx2Ｇ
ａ1-x2Ａｓy2Ｓｂ1-y2（０≦ｘ２≦１，０．１８３＋
０．０７４×ｘ２≦ｙ２≦０．７１８＋０．０３６×ｘ
２）などが挙げられる。また、能動層としてのＩｎx Ｇ
ａ1-x Ａｓy Ｓｂ1-y 層がＩｎＡｓ0.5 Ｓｂ0.5 で構成
されている場合（ｘ＝１、ｙ＝０．５）には、材料とし
ては、Ａｌx3Ｇａ1-x3Ａｓy3Ｓｂ1-y3（０≦ｘ３≦１，
０≦ｙ３≦０．３１７＋０．０６５×ｘ３）などが挙げ
られる。
【００１６】さらに、第一化合物半導体層は、上記の化
合物半導体の数種類からなる多層を形成してもよい。第
一化合物半導体層の厚みは、０．１μｍ以上、１０μｍ
以下であり、好ましくは０．２μｍ以上、５μｍ以下の
範囲である。なお、材料の物性値（格子定数等）は、薄
膜状態と単結晶状態とで異なる場合があり、本願で言う
バルクとは材料の状態が薄膜に対して単結晶単体におけ
る状態を意味する。
合物半導体の数種類からなる多層を形成してもよい。第
一化合物半導体層の厚みは、０．１μｍ以上、１０μｍ
以下であり、好ましくは０．２μｍ以上、５μｍ以下の
範囲である。なお、材料の物性値（格子定数等）は、薄
膜状態と単結晶状態とで異なる場合があり、本願で言う
バルクとは材料の状態が薄膜に対して単結晶単体におけ
る状態を意味する。
【００１７】第二化合物半導体層は、能動層の上に形成
することによって、新たな効果を生じる。つまり、能動
層を第一化合物半導体層と第二化合物半導体層で挟んだ
サンドイッチ構造にすることによって、量子井戸構造と
なり能動層のキャリアが増加し、しかも高い電子移動度
となることが期待できる。第二化合物半導体層は、能動
層としての半導体層に対して格子定数の違いが±５％以
内である化合物半導体よりなる。材料は第一化合物半導
体層の材料に準じ、第一化合物半導体層と同様に多層を
形成してもよい。
することによって、新たな効果を生じる。つまり、能動
層を第一化合物半導体層と第二化合物半導体層で挟んだ
サンドイッチ構造にすることによって、量子井戸構造と
なり能動層のキャリアが増加し、しかも高い電子移動度
となることが期待できる。第二化合物半導体層は、能動
層としての半導体層に対して格子定数の違いが±５％以
内である化合物半導体よりなる。材料は第一化合物半導
体層の材料に準じ、第一化合物半導体層と同様に多層を
形成してもよい。
【００１８】第二化合物半導体層の厚みは、通常第一化
合物半導体層の厚みに準ずるが、好ましい範囲として
は、１μｍ以下、より好ましくは、０．５μｍ以下、さ
らに好ましくは５ｎｍ以上０．１μｍ以下である。な
お、本発明における第二化合物半導体層は、必要のない
場合には形成されない。
合物半導体層の厚みに準ずるが、好ましい範囲として
は、１μｍ以下、より好ましくは、０．５μｍ以下、さ
らに好ましくは５ｎｍ以上０．１μｍ以下である。な
お、本発明における第二化合物半導体層は、必要のない
場合には形成されない。
【００１９】本発明の能動層としてのＩｎx Ｇａ1-x Ａ
ｓy Ｓｂ1-y 層の厚みは、１．４μｍ以下であり、好ま
しくは０．５μｍ以下、より好ましくは５ｎｍ以上０．
１μｍ以下である。能動層としてのＩｎx Ｇａ1-x Ａｓ
y Ｓｂ1-y 層は、抵抗率は６．２×１０-6Ω・ｃｍから
１．５×１０-1Ω・ｃｍであり、第一化合物半導体層ま
たは第二化合物半導体層は、能動層としてのＩｎx Ｇａ
1-x Ａｓy Ｓｂ1-y 層の約１０倍以上高抵抗、好ましく
は約１００倍以上高抵抗、より好ましくは約１０００倍
以上高抵抗であり、能動層としてのＩｎx Ｇａ1-x Ａｓ
y Ｓｂ1-y 層と第一化合物半導体層または第二化合物半
導体層は機能的に全く異なっている。よって第一化合物
半導体層または第二化合物半導体層と、能動層としての
Ｉｎx Ｇａ1-x ＡｓyＳｂ1-y 層とが組成上同一であっ
ても、相対的に高抵抗層としての第一化合物半導体層ま
たは第二化合物半導体層と、導電層としてのＩｎx Ｇａ
1-x Ａｓy Ｓｂ 1-y 層は機能的に異なる。
ｓy Ｓｂ1-y 層の厚みは、１．４μｍ以下であり、好ま
しくは０．５μｍ以下、より好ましくは５ｎｍ以上０．
１μｍ以下である。能動層としてのＩｎx Ｇａ1-x Ａｓ
y Ｓｂ1-y 層は、抵抗率は６．２×１０-6Ω・ｃｍから
１．５×１０-1Ω・ｃｍであり、第一化合物半導体層ま
たは第二化合物半導体層は、能動層としてのＩｎx Ｇａ
1-x Ａｓy Ｓｂ1-y 層の約１０倍以上高抵抗、好ましく
は約１００倍以上高抵抗、より好ましくは約１０００倍
以上高抵抗であり、能動層としてのＩｎx Ｇａ1-x Ａｓ
y Ｓｂ1-y 層と第一化合物半導体層または第二化合物半
導体層は機能的に全く異なっている。よって第一化合物
半導体層または第二化合物半導体層と、能動層としての
Ｉｎx Ｇａ1-x ＡｓyＳｂ1-y 層とが組成上同一であっ
ても、相対的に高抵抗層としての第一化合物半導体層ま
たは第二化合物半導体層と、導電層としてのＩｎx Ｇａ
1-x Ａｓy Ｓｂ 1-y 層は機能的に異なる。
【００２０】また、本発明に用いられる基板は、一般に
単結晶を成長できるものであれば何でもよいが、ＧａＡ
ｓ、ＩｎＰの単結晶の半絶縁基板、Ｓｉ単結晶基板等
は、好ましい例である。次に、本発明のホール素子の製
造方法について説明する。前述の基板の上に半導体薄膜
を形成する工程は、一般に薄膜の単結晶を成長させるこ
とができる工程であれば何でもよく、例として分子線エ
ピタキシー（ＭＢＥ）法や、ガスソースＭＢＥ法、有機
金属化学気相成長（ＭＯＣＶＤ）法、原子層エピタキシ
ー（ＡＬＥ）法等は特に好ましい方法である。
単結晶を成長できるものであれば何でもよいが、ＧａＡ
ｓ、ＩｎＰの単結晶の半絶縁基板、Ｓｉ単結晶基板等
は、好ましい例である。次に、本発明のホール素子の製
造方法について説明する。前述の基板の上に半導体薄膜
を形成する工程は、一般に薄膜の単結晶を成長させるこ
とができる工程であれば何でもよく、例として分子線エ
ピタキシー（ＭＢＥ）法や、ガスソースＭＢＥ法、有機
金属化学気相成長（ＭＯＣＶＤ）法、原子層エピタキシ
ー（ＡＬＥ）法等は特に好ましい方法である。
【００２１】基板の上に半導体薄膜を形成後、通常のフ
ォトリソグラフィー法によって半導体薄膜にメサパター
ンを形成し、メサエッチングを基板が露出するまで行
う。基板までメサエッチングを行うことにより、酸化に
よって激しく劣化するＳｂを含む化合物半導体を、ホー
ル素子形成に必要な部分、つまり入力抵抗部および出力
抵抗部以外は、全て取り去ることができると同時に、電
極のワイヤーボンディング部を半導体薄膜上でなく、基
板上に形成することが可能となる。
ォトリソグラフィー法によって半導体薄膜にメサパター
ンを形成し、メサエッチングを基板が露出するまで行
う。基板までメサエッチングを行うことにより、酸化に
よって激しく劣化するＳｂを含む化合物半導体を、ホー
ル素子形成に必要な部分、つまり入力抵抗部および出力
抵抗部以外は、全て取り去ることができると同時に、電
極のワイヤーボンディング部を半導体薄膜上でなく、基
板上に形成することが可能となる。
【００２２】メサパターンの形成方法としては、一般
に、半導体薄膜上にパターンを形成できる方法なら何で
もよく、該半導体薄膜上にレジストを塗布し、フォトリ
ソグラフィ法等によりレジストをメサパターンに形成す
る方法等があげられる。メサパターン形成後のエッチン
グの方法としては、イオンミリングなどを用いたドライ
エッチング法や、クエン酸、リン酸、硫酸などからなる
酸系のエッチャントを用いたウエットエッチング法など
があげられる。
に、半導体薄膜上にパターンを形成できる方法なら何で
もよく、該半導体薄膜上にレジストを塗布し、フォトリ
ソグラフィ法等によりレジストをメサパターンに形成す
る方法等があげられる。メサパターン形成後のエッチン
グの方法としては、イオンミリングなどを用いたドライ
エッチング法や、クエン酸、リン酸、硫酸などからなる
酸系のエッチャントを用いたウエットエッチング法など
があげられる。
【００２３】本発明のポイントの一つは、少なくとも第
一化合物半導体層と能動層とよりなる半導体薄膜が限定
された部分以外すべて除去されることである。つまり、
半導体薄膜が残る部分は、ホール素子のパターン部分の
中の入力抵抗部分と出力抵抗部分のみである。電極は、
エッチング終了後の半導体薄膜上および基板上に連続し
た金属層により形成される。
一化合物半導体層と能動層とよりなる半導体薄膜が限定
された部分以外すべて除去されることである。つまり、
半導体薄膜が残る部分は、ホール素子のパターン部分の
中の入力抵抗部分と出力抵抗部分のみである。電極は、
エッチング終了後の半導体薄膜上および基板上に連続し
た金属層により形成される。
【００２４】電極は、第一金属層１ｂ、及び該第一金属
層の上に第二金属層１ａを有する構造のオーミック電極
である。第一金属層１ｂは、Ｔｉ，Ｐｔ，Ｍｏ，Ｃｒ，
Ｎｂ，Ｐｄ，Ｔａ，Ｖ，Ｗのうち一種または二種以上の
金属により構成される。これらの金属の融点は、すべて
第二金属層１ａより高く（Ａｕの融点：１０６３℃、Ａ
ｌの融点：６６０℃）、また線膨張率は４．５×１０-6
Ｋ-1から１０．６×１０-6Ｋ-1であり、基板及び半導体
薄膜を構成する材料と近い値を有している。（これらの
半導体の線膨張率は、例えば、ＧａＡｓの線膨張率は
５．７×１０-6Ｋ-1、ＡｌＳｂは４．９×１０-6Ｋ-1、
ＧａＳｂは６．３×１０-6Ｋ-1、ＩｎＡｓは５．２×１
０-6Ｋ-1である。） これらの性質より、電極金属と半導体薄膜の過剰な反応
が十分に抑制されるので、十分な信頼性を有するオーミ
ック電極が形成できると同時に、熱処理をする場合にお
いても、電極金属のはがれも生じない。
層の上に第二金属層１ａを有する構造のオーミック電極
である。第一金属層１ｂは、Ｔｉ，Ｐｔ，Ｍｏ，Ｃｒ，
Ｎｂ，Ｐｄ，Ｔａ，Ｖ，Ｗのうち一種または二種以上の
金属により構成される。これらの金属の融点は、すべて
第二金属層１ａより高く（Ａｕの融点：１０６３℃、Ａ
ｌの融点：６６０℃）、また線膨張率は４．５×１０-6
Ｋ-1から１０．６×１０-6Ｋ-1であり、基板及び半導体
薄膜を構成する材料と近い値を有している。（これらの
半導体の線膨張率は、例えば、ＧａＡｓの線膨張率は
５．７×１０-6Ｋ-1、ＡｌＳｂは４．９×１０-6Ｋ-1、
ＧａＳｂは６．３×１０-6Ｋ-1、ＩｎＡｓは５．２×１
０-6Ｋ-1である。） これらの性質より、電極金属と半導体薄膜の過剰な反応
が十分に抑制されるので、十分な信頼性を有するオーミ
ック電極が形成できると同時に、熱処理をする場合にお
いても、電極金属のはがれも生じない。
【００２５】第一金属層１ｂの材料はこれらの金属を二
つ以上成分として用いた合金でもよい。また、これらの
金属、合金の数種類からなる多層を形成してもよい。第
一金属層１ｂの膜厚は、１ｎｍ以上、１０μｍ以下であ
ると良く、好ましくは５ｎｍ以上、５μｍ以下、より好
ましくは１０ｎｍ以上、１μｍ以下である。本発明に於
ける第二金属層１ａの膜厚は、１ｎｍ以上、１０μｍ以
下であり、好ましくは５ｎｍ以上、５μｍ以下、より好
ましくは１０ｎｍ以上、１μｍ以下である。
つ以上成分として用いた合金でもよい。また、これらの
金属、合金の数種類からなる多層を形成してもよい。第
一金属層１ｂの膜厚は、１ｎｍ以上、１０μｍ以下であ
ると良く、好ましくは５ｎｍ以上、５μｍ以下、より好
ましくは１０ｎｍ以上、１μｍ以下である。本発明に於
ける第二金属層１ａの膜厚は、１ｎｍ以上、１０μｍ以
下であり、好ましくは５ｎｍ以上、５μｍ以下、より好
ましくは１０ｎｍ以上、１μｍ以下である。
【００２６】また、電極１の厚みは、１ｎｍ以上、１５
μｍ以下であり、好ましくは５ｎｍ以上、８μｍ以下、
より好ましくは１０ｎｍ以上、２μｍ以下である。上記
の半導体薄膜上に、電極を形成する工程は、一般に薄膜
を形成できる工程なら何でもよいが、電子線あるいは抵
抗加熱による真空蒸着法、スパッタ法などが好ましい方
法として挙げられる。
μｍ以下であり、好ましくは５ｎｍ以上、８μｍ以下、
より好ましくは１０ｎｍ以上、２μｍ以下である。上記
の半導体薄膜上に、電極を形成する工程は、一般に薄膜
を形成できる工程なら何でもよいが、電子線あるいは抵
抗加熱による真空蒸着法、スパッタ法などが好ましい方
法として挙げられる。
【００２７】更に、電極を所望の形状に加工するが、そ
の工程は、電極金属を基板全面に蒸着後レジストを塗布
し、フォトリソグラフィ法等によりレジストを電極パタ
ーンに形成した後、イオンミリング法等によるエッチン
グ等により所望の形状に加工する方法や、リフトオフ法
等が用いられる。また、電極金属を所望の膜厚に蒸着し
所望の形状に加工した後に、必要に応じ熱処理により電
極と半導体薄膜の接触を取っても良いが、その温度は２
００℃から１０００℃までのどの値でもよく、好ましく
は３００℃から５００℃であり、また、熱処理時間は５
秒から５時間までどの値でもよく、好ましくは１０秒か
ら３０分である。また、熱処理は不活性ガス中で行い、
窒素、アルゴン、ヘリウム等の雰囲気下での熱処理は好
ましい。
の工程は、電極金属を基板全面に蒸着後レジストを塗布
し、フォトリソグラフィ法等によりレジストを電極パタ
ーンに形成した後、イオンミリング法等によるエッチン
グ等により所望の形状に加工する方法や、リフトオフ法
等が用いられる。また、電極金属を所望の膜厚に蒸着し
所望の形状に加工した後に、必要に応じ熱処理により電
極と半導体薄膜の接触を取っても良いが、その温度は２
００℃から１０００℃までのどの値でもよく、好ましく
は３００℃から５００℃であり、また、熱処理時間は５
秒から５時間までどの値でもよく、好ましくは１０秒か
ら３０分である。また、熱処理は不活性ガス中で行い、
窒素、アルゴン、ヘリウム等の雰囲気下での熱処理は好
ましい。
【００２８】また、リフトオフ法により電極を形成する
場合には、レジストにより電極パターンを形成した後、
第二化合物半導体層をエッチングしＩｎx Ｇａ1-x Ａｓ
y Ｓｂ1-y 層を露出させた後、電極金属を蒸着し、Ｉｎ
x Ｇａ1-x Ａｓy Ｓｂ1-y 層と電極のコンタクトを直接
取る方法も用いられる。本発明においては、ホール素子
表面全面に保護膜２を形成し、ダイシング、ワイヤーボ
ンディングに必要な部分の保護膜をエッチングするが、
この方法により、少なくとも入力抵抗部および出力抵抗
部を保護膜で隙間無く完全に覆うことができる。
場合には、レジストにより電極パターンを形成した後、
第二化合物半導体層をエッチングしＩｎx Ｇａ1-x Ａｓ
y Ｓｂ1-y 層を露出させた後、電極金属を蒸着し、Ｉｎ
x Ｇａ1-x Ａｓy Ｓｂ1-y 層と電極のコンタクトを直接
取る方法も用いられる。本発明においては、ホール素子
表面全面に保護膜２を形成し、ダイシング、ワイヤーボ
ンディングに必要な部分の保護膜をエッチングするが、
この方法により、少なくとも入力抵抗部および出力抵抗
部を保護膜で隙間無く完全に覆うことができる。
【００２９】保護膜の材料としては、絶縁物であれば何
でもよいが、ＳｉＮ、ＳｉＯ2 などが好ましい。保護膜
の形成方法としては、薄膜を形成する方法であれば何で
もよいが、プラズマＣＶＤ法、電子線あるいは抵抗加熱
による真空蒸着法、スパッタ法などが好ましい方法とし
て挙げられる。
でもよいが、ＳｉＮ、ＳｉＯ2 などが好ましい。保護膜
の形成方法としては、薄膜を形成する方法であれば何で
もよいが、プラズマＣＶＤ法、電子線あるいは抵抗加熱
による真空蒸着法、スパッタ法などが好ましい方法とし
て挙げられる。
【００３０】また、保護膜の厚みは、０．０１μｍ以
上、２０μｍ以下であり、好ましくは０．１μｍ以上、
１μｍ以下の範囲である。また、保護膜のエッチング方
法としては、フォトリソグラフィ法等によりレジストを
エッチングするパターンに形成した後、反応性イオンエ
ッチング（ＲＩＥ）法、イオンミリング法等により、エ
ッチングする方法などが挙げられる。
上、２０μｍ以下であり、好ましくは０．１μｍ以上、
１μｍ以下の範囲である。また、保護膜のエッチング方
法としては、フォトリソグラフィ法等によりレジストを
エッチングするパターンに形成した後、反応性イオンエ
ッチング（ＲＩＥ）法、イオンミリング法等により、エ
ッチングする方法などが挙げられる。
【００３１】以下に本発明を実施例により具体的に述べ
るが、本発明はこれらの例のみに限定されるものではな
い。
るが、本発明はこれらの例のみに限定されるものではな
い。
【００３２】
【実施例１】基板としての直径２インチのＧａＡｓ基板
の表面にＭＢＥ法により、第一化合物半導体層としての
ノンドープのＡｌ0.65Ｇａ0.35Ａｓ0.14Ｓｂ0.86を６０
０ｎｍ成長させた。この第一化合物半導体層の抵抗率は
１×１０5 Ω・ｃｍ以上である。
の表面にＭＢＥ法により、第一化合物半導体層としての
ノンドープのＡｌ0.65Ｇａ0.35Ａｓ0.14Ｓｂ0.86を６０
０ｎｍ成長させた。この第一化合物半導体層の抵抗率は
１×１０5 Ω・ｃｍ以上である。
【００３３】次に能動層としてのノンドープのＩｎＡｓ
層を１５ｎｍ成長させた。この能動層の抵抗率は６×１
０-4Ω・ｃｍであった。次に第二化合物半導体層として
のノンドープのＡｌ0.65Ｇａ0.35Ａｓ0.14Ｓｂ 0.86を３
５ｎｍ成長させた。次に積層した第二化合物半導体層と
してのノンドープのＧａＡｓ0.08Ｓｂ0.92を５ｎｍ成長
させた。この第二化合物半導体層の抵抗率は能動層の抵
抗率より十分（１０倍以上）大きい値である。
層を１５ｎｍ成長させた。この能動層の抵抗率は６×１
０-4Ω・ｃｍであった。次に第二化合物半導体層として
のノンドープのＡｌ0.65Ｇａ0.35Ａｓ0.14Ｓｂ 0.86を３
５ｎｍ成長させた。次に積層した第二化合物半導体層と
してのノンドープのＧａＡｓ0.08Ｓｂ0.92を５ｎｍ成長
させた。この第二化合物半導体層の抵抗率は能動層の抵
抗率より十分（１０倍以上）大きい値である。
【００３４】この時の、半導体薄膜の電子移動度の値は
２０５００ｃｍ2 ／Ｖｓ、シート抵抗値は３７０Ω、電
子濃度は５．４７×１０17ｃｍ-3であった。この半導体
薄膜を用いてホール素子を作製した。まず、フォトリソ
グラフィー法を用いて、形成された半導体薄膜上に入力
抵抗部および出力抵抗部となる部分を形成するためのレ
ジストパターンを形成した。引き続いて、イオンミリン
グ法によりメサエッチングをＧａＡｓ基板まで行い、不
要部分をエッチングした後、レジストを除去した。次
に、フォトリソグラフィー法により電極パターンを形成
した後、真空蒸着法により、Ｔｉ層を１００ｎｍ、続い
て、Ａｕ層を３００ｎｍ蒸着し、リフトオフ法により、
電極パターンを形成し、熱処理炉を用いて、窒素雰囲気
中で３００℃、１分の熱処理を行い電極のＴｉ層と第二
化合物半導体のノンドープのＡｌ0.65Ｇａ0.35Ａｓ0.14
Ｓｂ0.86とは合金状態になってＩｎＡｓとオーミックコ
ンタクトの電極を形成した。
２０５００ｃｍ2 ／Ｖｓ、シート抵抗値は３７０Ω、電
子濃度は５．４７×１０17ｃｍ-3であった。この半導体
薄膜を用いてホール素子を作製した。まず、フォトリソ
グラフィー法を用いて、形成された半導体薄膜上に入力
抵抗部および出力抵抗部となる部分を形成するためのレ
ジストパターンを形成した。引き続いて、イオンミリン
グ法によりメサエッチングをＧａＡｓ基板まで行い、不
要部分をエッチングした後、レジストを除去した。次
に、フォトリソグラフィー法により電極パターンを形成
した後、真空蒸着法により、Ｔｉ層を１００ｎｍ、続い
て、Ａｕ層を３００ｎｍ蒸着し、リフトオフ法により、
電極パターンを形成し、熱処理炉を用いて、窒素雰囲気
中で３００℃、１分の熱処理を行い電極のＴｉ層と第二
化合物半導体のノンドープのＡｌ0.65Ｇａ0.35Ａｓ0.14
Ｓｂ0.86とは合金状態になってＩｎＡｓとオーミックコ
ンタクトの電極を形成した。
【００３５】そして、ホール素子全面にプラズマＣＶＤ
法により、０．４μｍのＳｉＮ膜を形成した。該ＳｉＮ
膜上にフォトリソグラフィー法により、ワイヤーボンデ
ィングする部分およびダイシング部分が開口部となって
いるレジストパターンを形成し、反応性イオンエッチン
グを使って、以上の部分のＳｉＮをエッチングし、電極
およびＧａＡｓ基板を露出させた。
法により、０．４μｍのＳｉＮ膜を形成した。該ＳｉＮ
膜上にフォトリソグラフィー法により、ワイヤーボンデ
ィングする部分およびダイシング部分が開口部となって
いるレジストパターンを形成し、反応性イオンエッチン
グを使って、以上の部分のＳｉＮをエッチングし、電極
およびＧａＡｓ基板を露出させた。
【００３６】こうして、２インチのウエハ上に多数のホ
ール素子を製作した。図１に製作したホール素子の断面
形状を示す。次に、ダイシングソーにより個々のホール
素子に切断した。この製作したホール素子のチップサイ
ズは０．３６ｍｍ×０．３６ｍｍであった。このホール
素子チップを、ダイボンドし、ワイヤーボンドし、つい
で、トランスファーモールドを行い、エポキシ樹脂によ
るモールドされたホール素子を製作した。
ール素子を製作した。図１に製作したホール素子の断面
形状を示す。次に、ダイシングソーにより個々のホール
素子に切断した。この製作したホール素子のチップサイ
ズは０．３６ｍｍ×０．３６ｍｍであった。このホール
素子チップを、ダイボンドし、ワイヤーボンドし、つい
で、トランスファーモールドを行い、エポキシ樹脂によ
るモールドされたホール素子を製作した。
【００３７】なお、ホール素子製作の工程において、電
極剥離などの不良はワイヤボンディング時発生しなかっ
た。こうして作製したホール素子を、 、８５℃、湿度８５％の中に１ｍＡの入力電流を流し
て１０００時間 、７０℃の中に６．５Ｖの入力電圧をかけて１０００
時間 、１２０℃の中に４．５Ｖの入力電圧をかけて１００
０時間 、１５０℃の中に１０００時間 、１２１℃、２気圧、湿度１００％の中に１００時間 の環境下に置いたところ、その前後の特性の変化率はホ
ール出力電圧、入力抵抗値はすべて０．５％以内であっ
た。この様に本発明のホール素子は、極めて高い信頼性
を持っていると同時に、十分な生産性を実現できるもの
である。
極剥離などの不良はワイヤボンディング時発生しなかっ
た。こうして作製したホール素子を、 、８５℃、湿度８５％の中に１ｍＡの入力電流を流し
て１０００時間 、７０℃の中に６．５Ｖの入力電圧をかけて１０００
時間 、１２０℃の中に４．５Ｖの入力電圧をかけて１００
０時間 、１５０℃の中に１０００時間 、１２１℃、２気圧、湿度１００％の中に１００時間 の環境下に置いたところ、その前後の特性の変化率はホ
ール出力電圧、入力抵抗値はすべて０．５％以内であっ
た。この様に本発明のホール素子は、極めて高い信頼性
を持っていると同時に、十分な生産性を実現できるもの
である。
【００３８】また、このホール素子の特性は、ホ−ル出
力電圧は、定格入力電圧６Ｖに於いて、５００Ｇの磁束
密度を持つ磁界中で２８３ｍＶ、入力抵抗は７６８Ωで
あり、半導体薄膜の特性を十分反映した素子特性であ
る。
力電圧は、定格入力電圧６Ｖに於いて、５００Ｇの磁束
密度を持つ磁界中で２８３ｍＶ、入力抵抗は７６８Ωで
あり、半導体薄膜の特性を十分反映した素子特性であ
る。
【００３９】
【実施例２】実施例２は、実施例１に対して電極のコン
タクトの方法を変えた例である。直径２インチのＧａＡ
ｓ基板の表面にＭＢＥ法により、ノンドープのＡｌ0.65
Ｇａ 0.35Ａｓ0.14Ｓｂ0.86を６００ｎｍ成長させた。次
にノンドープのＩｎＡｓを１５ｎｍ成長させた。次にノ
ンドープのＡｌ0.65Ｇａ0.35Ａｓ0.14Ｓｂ0.86を３５ｎ
ｍ成長させた。次にノンドープのＧａＡｓ0.08Ｓｂ0.92
を５ｎｍ成長させた。この薄膜の電子移動度の値は２０
５００ｃｍ2 ／Ｖｓ、シート抵抗値は３７０Ω、電子濃
度は５．４７×１０17ｃｍ-3であった。つまり、実施例
１と同一の半導体薄膜を使用した。
タクトの方法を変えた例である。直径２インチのＧａＡ
ｓ基板の表面にＭＢＥ法により、ノンドープのＡｌ0.65
Ｇａ 0.35Ａｓ0.14Ｓｂ0.86を６００ｎｍ成長させた。次
にノンドープのＩｎＡｓを１５ｎｍ成長させた。次にノ
ンドープのＡｌ0.65Ｇａ0.35Ａｓ0.14Ｓｂ0.86を３５ｎ
ｍ成長させた。次にノンドープのＧａＡｓ0.08Ｓｂ0.92
を５ｎｍ成長させた。この薄膜の電子移動度の値は２０
５００ｃｍ2 ／Ｖｓ、シート抵抗値は３７０Ω、電子濃
度は５．４７×１０17ｃｍ-3であった。つまり、実施例
１と同一の半導体薄膜を使用した。
【００４０】この半導体薄膜を用いてホール素子を作製
した。まず、フォトリソグラフィー法を用いて、形成さ
れた半導体薄膜上に入力抵抗部および出力抵抗部となる
部分を形成するためのレジストパターンを形成した。引
き続いて、イオンミリング法によりメサエッチングをＧ
ａＡｓ基板まで行い、不要部分をエッチングした後、レ
ジストを除去した。次に、フォトリソグラフィー法によ
り電極パターンを形成した後、クエン酸系エッチャント
を用いてＧａＡｓＳｂ層、上部のＡｌＧａＡｓＳｂ層を
エッチングし、ＩｎＡｓ層を露出させた。
した。まず、フォトリソグラフィー法を用いて、形成さ
れた半導体薄膜上に入力抵抗部および出力抵抗部となる
部分を形成するためのレジストパターンを形成した。引
き続いて、イオンミリング法によりメサエッチングをＧ
ａＡｓ基板まで行い、不要部分をエッチングした後、レ
ジストを除去した。次に、フォトリソグラフィー法によ
り電極パターンを形成した後、クエン酸系エッチャント
を用いてＧａＡｓＳｂ層、上部のＡｌＧａＡｓＳｂ層を
エッチングし、ＩｎＡｓ層を露出させた。
【００４１】そして、真空蒸着法により、Ｔｉ層を１０
０ｎｍ、続いて、Ａｕ層を３００ｎｍ蒸着し、リフトオ
フ法により、電極を形成した。つまり、実施例１に比べ
て電極を直接能動層のＩｎＡｓへ熱処理無しでオーミッ
クコンタクトをとった。そして、ホール素子全面にプラ
ズマＣＶＤ法により、０．４μｍのＳｉＮ膜を形成し
た。該ＳｉＮ膜上にフォトリソグラフィー法により、ワ
イヤーボンディングする部分およびダイシング部分が開
口部となっているレジストパターンを形成し、反応性イ
オンエッチングを使って、以上の部分のＳｉＮをエッチ
ングし、電極およびＧａＡｓ基板を露出させた。
０ｎｍ、続いて、Ａｕ層を３００ｎｍ蒸着し、リフトオ
フ法により、電極を形成した。つまり、実施例１に比べ
て電極を直接能動層のＩｎＡｓへ熱処理無しでオーミッ
クコンタクトをとった。そして、ホール素子全面にプラ
ズマＣＶＤ法により、０．４μｍのＳｉＮ膜を形成し
た。該ＳｉＮ膜上にフォトリソグラフィー法により、ワ
イヤーボンディングする部分およびダイシング部分が開
口部となっているレジストパターンを形成し、反応性イ
オンエッチングを使って、以上の部分のＳｉＮをエッチ
ングし、電極およびＧａＡｓ基板を露出させた。
【００４２】こうして、２インチのウエハ上に多数のホ
ール素子を製作した。図２に製作したホール素子の断面
図を示す。次に、ダイシングソーにより個々のホール素
子に切断した。この製作したホール素子のチップサイズ
は０．３６ｍｍ×０．３６ｍｍであった。このホール素
子チップを、ダイボンドし、ワイヤーボンドし、つい
で、トランスファーモールドを行い、エポキシ樹脂によ
るモールドされたホール素子を製作した。
ール素子を製作した。図２に製作したホール素子の断面
図を示す。次に、ダイシングソーにより個々のホール素
子に切断した。この製作したホール素子のチップサイズ
は０．３６ｍｍ×０．３６ｍｍであった。このホール素
子チップを、ダイボンドし、ワイヤーボンドし、つい
で、トランスファーモールドを行い、エポキシ樹脂によ
るモールドされたホール素子を製作した。
【００４３】なお、ホール素子製作の工程において、ワ
イヤボンディング時、電極剥離などの不良は発生しなか
った。こうして作製したホール素子を、実施例１で示し
たの環境下に置いたところ、その前後の特性
の変化率はホール出力電圧、入力抵抗値はすべて０．５
％以内であった。この様に本発明のホール素子は、極め
て高い信頼性を持っていると同時に、十分な生産性を実
現できるものである。
イヤボンディング時、電極剥離などの不良は発生しなか
った。こうして作製したホール素子を、実施例１で示し
たの環境下に置いたところ、その前後の特性
の変化率はホール出力電圧、入力抵抗値はすべて０．５
％以内であった。この様に本発明のホール素子は、極め
て高い信頼性を持っていると同時に、十分な生産性を実
現できるものである。
【００４４】また、このホール素子の特性は、ホ−ル出
力電圧は、定格入力電圧６Ｖに於いて、５００Ｇの磁束
密度を持つ磁界中で２８３ｍＶ、入力抵抗は７６８Ωで
あり、薄膜の特性を十分反映した素子特性である。
力電圧は、定格入力電圧６Ｖに於いて、５００Ｇの磁束
密度を持つ磁界中で２８３ｍＶ、入力抵抗は７６８Ωで
あり、薄膜の特性を十分反映した素子特性である。
【００４５】
【比較例１】実施例１で作製した半導体薄膜を用いてホ
ール素子を作製した。まず、フォトリソグラフィー法を
用いて、ＧａＡｓ基板上に形成された半導体薄膜上に入
力抵抗部および出力抵抗部となる部分を形成するための
レジストパターンを形成した。引き続いて、イオンミリ
ング法により半導体薄膜途中（第一化合物半導体層の途
中）までメサエッチングした後、レジストを除去した。
ール素子を作製した。まず、フォトリソグラフィー法を
用いて、ＧａＡｓ基板上に形成された半導体薄膜上に入
力抵抗部および出力抵抗部となる部分を形成するための
レジストパターンを形成した。引き続いて、イオンミリ
ング法により半導体薄膜途中（第一化合物半導体層の途
中）までメサエッチングした後、レジストを除去した。
【００４６】次に、ホール素子全面にプラズマＣＶＤ法
により、０．４μｍのＳｉＮ膜を形成した。該膜上にフ
ォトリソグラフィー法により、電極となる部分が開口部
となっているレジストパターンを形成した。次に反応性
イオンエッチングを使って、電極の形成される部分のＳ
ｉＮをエッチングし、さらに、クエン酸系エッチャント
を用いてＧａＡｓＳｂ層、上部のＡｌＧａＡｓＳｂ層を
エッチングし、ＩｎＡｓ層を露出させた。
により、０．４μｍのＳｉＮ膜を形成した。該膜上にフ
ォトリソグラフィー法により、電極となる部分が開口部
となっているレジストパターンを形成した。次に反応性
イオンエッチングを使って、電極の形成される部分のＳ
ｉＮをエッチングし、さらに、クエン酸系エッチャント
を用いてＧａＡｓＳｂ層、上部のＡｌＧａＡｓＳｂ層を
エッチングし、ＩｎＡｓ層を露出させた。
【００４７】そして真空蒸着法により、ＡｕＧｅ層を２
５０ｎｍ、Ｎｉ層を１００ｎｍ、続いて、Ａｕ層を３０
０ｎｍ蒸着し、リフトオフ法により電極を形成した。こ
うして、２インチのウエハ上に多数のホール素子を製作
した。製作したホール素子の断面図を図３に示す。そし
て、ダイシング工程以降、実施例１と同様の工程でモー
ルドされたホール素子を製作した。
５０ｎｍ、Ｎｉ層を１００ｎｍ、続いて、Ａｕ層を３０
０ｎｍ蒸着し、リフトオフ法により電極を形成した。こ
うして、２インチのウエハ上に多数のホール素子を製作
した。製作したホール素子の断面図を図３に示す。そし
て、ダイシング工程以降、実施例１と同様の工程でモー
ルドされたホール素子を製作した。
【００４８】なお、ホール素子製作の工程において、特
に、ワイヤーボンド時に、電極剥離などの不良が多数発
生した。こうして作製したホール素子を、実施例１で示
したの環境下に置くことを試みたところ、
においては２００時間で、においては１５時間
で、ホール出力電圧、入力抵抗値は３０％以上の変化率
を示した。このように、本構造のホール素子は、信頼性
が極めて悪いと同時に、十分な生産性も保証できない。
に、ワイヤーボンド時に、電極剥離などの不良が多数発
生した。こうして作製したホール素子を、実施例１で示
したの環境下に置くことを試みたところ、
においては２００時間で、においては１５時間
で、ホール出力電圧、入力抵抗値は３０％以上の変化率
を示した。このように、本構造のホール素子は、信頼性
が極めて悪いと同時に、十分な生産性も保証できない。
【００４９】つまり、比較例１は、実施例１および実施
例２と比較して、半導体薄膜は基板まで除去されておら
ず電極のボンディング部が基板の上に形成されておら
ず、電極の第一金属がＴｉ等の特定金属でなく、更に、
保護膜がホール素子の表面を隙間無く覆っておらず、保
護膜は電極の所で分離しており保護膜と電極の間に隙間
が生じている構造となっている為に信頼性が悪くなって
いる。
例２と比較して、半導体薄膜は基板まで除去されておら
ず電極のボンディング部が基板の上に形成されておら
ず、電極の第一金属がＴｉ等の特定金属でなく、更に、
保護膜がホール素子の表面を隙間無く覆っておらず、保
護膜は電極の所で分離しており保護膜と電極の間に隙間
が生じている構造となっている為に信頼性が悪くなって
いる。
【００５０】
【比較例２】実施例１で作製した半導体薄膜を用いてホ
ール素子を作製した。まず、フォトリソグラフィー法を
用いて、ＧａＡｓ基板上に形成された半導体薄膜上に入
力抵抗部および出力抵抗部となる部分を形成するための
レジストパターンを形成した。引き続いて、イオンミリ
ング法により半導体薄膜途中（第一化合物半導体層の途
中）までメサエッチングした後、レジストを除去した。
ール素子を作製した。まず、フォトリソグラフィー法を
用いて、ＧａＡｓ基板上に形成された半導体薄膜上に入
力抵抗部および出力抵抗部となる部分を形成するための
レジストパターンを形成した。引き続いて、イオンミリ
ング法により半導体薄膜途中（第一化合物半導体層の途
中）までメサエッチングした後、レジストを除去した。
【００５１】次に、ホール素子全面にプラズマＣＶＤ法
により、０．４μｍのＳｉＮ膜を形成した。該膜上にフ
ォトリソグラフィー法により、電極となる部分が開口部
となっているレジストパターンを形成した。次に反応性
イオンエッチングを使って、電極の形成される部分のＳ
ｉＮをエッチングした。そして真空蒸着法により、Ｔｉ
層を１００ｎｍ、続いて、Ａｕ層を３００ｎｍ蒸着し、
リフトオフ法により、電極パターンを形成し、熱処理炉
を用いて、窒素雰囲気中で３００℃、１分の熱処理を行
い、電極を形成した。
により、０．４μｍのＳｉＮ膜を形成した。該膜上にフ
ォトリソグラフィー法により、電極となる部分が開口部
となっているレジストパターンを形成した。次に反応性
イオンエッチングを使って、電極の形成される部分のＳ
ｉＮをエッチングした。そして真空蒸着法により、Ｔｉ
層を１００ｎｍ、続いて、Ａｕ層を３００ｎｍ蒸着し、
リフトオフ法により、電極パターンを形成し、熱処理炉
を用いて、窒素雰囲気中で３００℃、１分の熱処理を行
い、電極を形成した。
【００５２】こうして、２インチのウエハ上に多数のホ
ール素子を製作した。製作したホール素子の断面図を図
４に示す。そして、ダイシング工程以降、実施例１と同
様の工程でモールドされたホール素子を製作した。な
お、ホール素子製作の工程において、特に、ワイヤーボ
ンド時に、電極剥離などの不良が多数発生した。
ール素子を製作した。製作したホール素子の断面図を図
４に示す。そして、ダイシング工程以降、実施例１と同
様の工程でモールドされたホール素子を製作した。な
お、ホール素子製作の工程において、特に、ワイヤーボ
ンド時に、電極剥離などの不良が多数発生した。
【００５３】こうして作製したホール素子を、実施例１
で示したの環境下に多数置くことを試みたと
ころ、の通電試験において、２００時間で、ホー
ル出力電圧、入力抵抗値が３０％以上の変化率を示す素
子が多数見られた。このように、本構造のホール素子で
は、十分な信頼性は得られないと同時に、十分な生産性
も保証できない。
で示したの環境下に多数置くことを試みたと
ころ、の通電試験において、２００時間で、ホー
ル出力電圧、入力抵抗値が３０％以上の変化率を示す素
子が多数見られた。このように、本構造のホール素子で
は、十分な信頼性は得られないと同時に、十分な生産性
も保証できない。
【００５４】つまり、比較例２は、実施例１および実施
例２と比べると半導体薄膜は基板まで除去されておらず
電極のボンディング部が基板の上に形成されておらず、
更に、保護膜がホール素子の表面を隙間無く覆っておら
ず、保護膜は電極の所で分離しており保護膜と電極の間
に隙間が生じている構造となっている為に信頼性が悪く
なっている。
例２と比べると半導体薄膜は基板まで除去されておらず
電極のボンディング部が基板の上に形成されておらず、
更に、保護膜がホール素子の表面を隙間無く覆っておら
ず、保護膜は電極の所で分離しており保護膜と電極の間
に隙間が生じている構造となっている為に信頼性が悪く
なっている。
【００５５】
【比較例３】実施例１で作製した半導体薄膜を用いてホ
ール素子を作製した。まず、フォトリソグラフィー法を
用いて、形成された半導体薄膜上に入力抵抗部および出
力抵抗部となる部分を形成するためのレジストパターン
を形成した。引き続いて、イオンミリング法によりメサ
エッチングをＧａＡｓ基板まで行い、不要部分をエッチ
ングした後、レジストを除去した。次に、フォトリソグ
ラフィー法により電極パターンを形成した後、クエン酸
系エッチャントを用いて、電極形成部にあるＧａＡｓＳ
ｂ層、上部のＡｌＧａＡｓＳｂ層をエッチングし、Ｉｎ
Ａｓ層を露出させた。
ール素子を作製した。まず、フォトリソグラフィー法を
用いて、形成された半導体薄膜上に入力抵抗部および出
力抵抗部となる部分を形成するためのレジストパターン
を形成した。引き続いて、イオンミリング法によりメサ
エッチングをＧａＡｓ基板まで行い、不要部分をエッチ
ングした後、レジストを除去した。次に、フォトリソグ
ラフィー法により電極パターンを形成した後、クエン酸
系エッチャントを用いて、電極形成部にあるＧａＡｓＳ
ｂ層、上部のＡｌＧａＡｓＳｂ層をエッチングし、Ｉｎ
Ａｓ層を露出させた。
【００５６】そして真空蒸着法により、ＡｕＧｅ層を２
５０ｎｍ、Ｎｉ層を１００ｎｍ、続いて、Ａｕ層を３０
０ｎｍ蒸着し、リフトオフ法により電極を形成した。そ
して、ウエハ全面にプラズマＣＶＤ法により、０．４μ
ｍのＳｉＮ膜を形成した。該ＳｉＮ膜上にフォトリソグ
ラフィー法により、ワイヤーボンディングする部分およ
びダイシング部分が開口部となっているレジストパター
ンを形成し、反応性イオンエッチングを使って、以上の
部分のＳｉＮをエッチングし、電極およびＧａＡｓ基板
を露出させた。
５０ｎｍ、Ｎｉ層を１００ｎｍ、続いて、Ａｕ層を３０
０ｎｍ蒸着し、リフトオフ法により電極を形成した。そ
して、ウエハ全面にプラズマＣＶＤ法により、０．４μ
ｍのＳｉＮ膜を形成した。該ＳｉＮ膜上にフォトリソグ
ラフィー法により、ワイヤーボンディングする部分およ
びダイシング部分が開口部となっているレジストパター
ンを形成し、反応性イオンエッチングを使って、以上の
部分のＳｉＮをエッチングし、電極およびＧａＡｓ基板
を露出させた。
【００５７】こうして、２インチのウエハ上に多数のホ
ール素子を製作した。製作したホール素子の断面図を図
５に示す。そして、ダイシング工程以降、実施例１と同
様の工程でモールドされたホール素子を製作した。な
お、ホール素子製作の工程において、電極剥離などの不
良は、発生しなかった。
ール素子を製作した。製作したホール素子の断面図を図
５に示す。そして、ダイシング工程以降、実施例１と同
様の工程でモールドされたホール素子を製作した。な
お、ホール素子製作の工程において、電極剥離などの不
良は、発生しなかった。
【００５８】こうして作製したホール素子を、実施例１
で示したの環境下に置くことを試みたとこ
ろ、においては５００時間で、においては３
０時間で、ホール出力電圧、入力抵抗値は３０％以上の
変化率を示した。このように、本構造のホール素子は、
生産性は保証できるが、信頼性は極めて悪い。比較例３
は、実施例１と同じように半導体薄膜は基板まで除去し
ボンディング部が基板の上に形成されている為に、ボン
ディング時に電極剥離は発生していない。しかも、保護
膜でホール素子の表面を隙間無く覆っている構造も全く
実施例１と同様である。しかしながら、電極の第一金属
が融点の低いＡｕＧｅ材料で実施例１の融点の高いＴｉ
材料と異なっている為に信頼性が悪くなっている。
で示したの環境下に置くことを試みたとこ
ろ、においては５００時間で、においては３
０時間で、ホール出力電圧、入力抵抗値は３０％以上の
変化率を示した。このように、本構造のホール素子は、
生産性は保証できるが、信頼性は極めて悪い。比較例３
は、実施例１と同じように半導体薄膜は基板まで除去し
ボンディング部が基板の上に形成されている為に、ボン
ディング時に電極剥離は発生していない。しかも、保護
膜でホール素子の表面を隙間無く覆っている構造も全く
実施例１と同様である。しかしながら、電極の第一金属
が融点の低いＡｕＧｅ材料で実施例１の融点の高いＴｉ
材料と異なっている為に信頼性が悪くなっている。
【００５９】
【発明の効果】以上述べたごとく、本発明のホール素子
は、劣化が激しく進むＳｂを含む化合物半導体を含む半
導体薄膜を用いたホ−ル素子において、極めて高い信頼
性を保証できると同時に、高い生産性も保証できるホー
ル素子であり、実用性の大なるデバイスで、産業上の有
効性は計り知れない。
は、劣化が激しく進むＳｂを含む化合物半導体を含む半
導体薄膜を用いたホ−ル素子において、極めて高い信頼
性を保証できると同時に、高い生産性も保証できるホー
ル素子であり、実用性の大なるデバイスで、産業上の有
効性は計り知れない。
【図面の簡単な説明】
【図１】本発明のホール素子断面図である。
【図２】本発明の他の実施例のホール素子の断面図であ
る。
る。
【図３】比較例１のホール素子の断面図である。
【図４】比較例２のホール素子の断面図である。
【図５】比較例３のホール素子の断面図である。
１ 電極金属 １ａ 第二金属層 １ｂ 第一金属層 ２ 保護膜 ３ 半導体薄膜を成長させた基板 ４ 半導体薄膜 ４ａ 第一化合物半導体層 ４ｂ 能動層としてのＩｎx Ｇａ1-x Ａｓy Ｓｂ1-y
層 ４ｃ 第二化合物半導体層
層 ４ｃ 第二化合物半導体層
Claims (3)
- 【請求項１】 基板と、該基板上に形成された高抵抗の
Ｓｂを含む化合物半導体よりなる第一化合物半導体層
と、前記第一化合物半導体層上に形成されたＩｎx Ｇａ
1-x Ａｓy Ｓｂ1-y （０．３≦ｘ≦１，０≦ｙ≦１）よ
りなる能動層としての半導体層と、からなる半導体薄膜
をパターン形成したパターン部を備え、前記第一化合物
半導体層はバルクＩｎx Ｇａ1-x Ａｓy Ｓｂ1-y （０．
３≦ｘ≦１，０≦ｙ≦１）に対して格子定数の違いが±
５％以内であるホール素子において、前記半導体薄膜は
前記パターン部としての入力抵抗部および出力抵抗部以
外はすべて除去され、電極はＴｉ、Ｐｔ、Ｍｏ、Ｃｒ、
Ｎｂ、Ｐｄ、Ｔａ、Ｖ、Ｗのうち少なくとも一つよりな
る第一金属層と該第一金属層の上のＡｕ、Ａｌのうち少
なくとも一つよりなる第二金属層とを有し、ワイヤボン
ディング部は基板の上に直接形成され、ホール素子の表
面は少なくとも前記入力抵抗部および出力抵抗部をすべ
て保護膜で隙間無く覆われていることを特徴とするホー
ル素子。 - 【請求項２】 前記半導体薄膜が、前記第一化合物半導
体層と、前記能動層としての半導体層と、該半導体層の
上に形成された高抵抗のＳｂを含んだ第二化合物半導体
層を備え、該第二化合物半導体層は前記能動層としての
半導体層に対して格子定数の違いが±５％以内である半
導体薄膜であることを特徴とする請求項１記載のホール
素子。 - 【請求項３】 基板と、該基板上に形成された高抵抗の
Ｓｂを含む化合物半導体よりなる第一化合物半導体層
と、前記第一化合物半導体層上に形成されたＩｎx Ｇａ
1-x Ａｓy Ｓｂ1-y （０．３≦ｘ≦１，０≦ｙ≦１）よ
りなる能動層としての半導体層と、からなる半導体薄膜
をパターン形成したパターン部を備え、前記第一化合物
半導体層はバルクＩｎx Ｇａ1-x Ａｓy Ｓｂ1-y （０．
３≦ｘ≦１，０≦ｙ≦１）に対して格子定数の違いが±
５％以内であるホール素子の製造方法において、前記半
導体薄膜を前記パターン部としての入力抵抗部および出
力抵抗部以外をすべて除去し、電極をＴｉ、Ｐｔ、Ｍ
ｏ、Ｃｒ、Ｎｂ、Ｐｄ、Ｔａ、Ｖ、Ｗのうち少なくとも
一つよりなる第一金属層と該第一金属層の上のＡｕ、Ａ
ｌのうち少なくとも一つよりなる第二金属層とで形成
し、ワイヤーボンディング部分を基板の上に形成し、ホ
ール素子の表面の少なくとも前記入力抵抗部および出力
抵抗部のすべてを保護膜で隙間無く覆うことを特徴とす
るホール素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26970695A JP3547234B2 (ja) | 1995-10-18 | 1995-10-18 | ホール素子とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26970695A JP3547234B2 (ja) | 1995-10-18 | 1995-10-18 | ホール素子とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09116207A true JPH09116207A (ja) | 1997-05-02 |
| JP3547234B2 JP3547234B2 (ja) | 2004-07-28 |
Family
ID=17476056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26970695A Expired - Lifetime JP3547234B2 (ja) | 1995-10-18 | 1995-10-18 | ホール素子とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3547234B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000138403A (ja) * | 1998-08-28 | 2000-05-16 | Asahi Chem Ind Co Ltd | 薄膜磁気センサ― |
| WO2003061025A1 (en) * | 2002-01-15 | 2003-07-24 | Asahi Kasei Electronics Co., Ltd. | Compound semiconductor multilayer structure, hall device, and hall device manufacturing method |
| JP2003243646A (ja) * | 2002-02-13 | 2003-08-29 | Asahi Kasei Electronics Co Ltd | 複合半導体素子及びその製造方法 |
| US7372119B2 (en) | 2001-10-01 | 2008-05-13 | Asahi Kasei Microsystems Co., Ltd. | Cross-shaped Hall device having extensions with slits |
| JP2010038887A (ja) * | 2008-08-08 | 2010-02-18 | Asahi Kasei Electronics Co Ltd | 磁気センサおよびその製造方法 |
| US7843190B2 (en) | 2005-12-16 | 2010-11-30 | Asahi Kasei Emd Corporation | Position detection apparatus |
| JP2013149727A (ja) * | 2012-01-18 | 2013-08-01 | Asahi Kasei Electronics Co Ltd | 半導体素子 |
| JP2015035482A (ja) * | 2013-08-08 | 2015-02-19 | 旭化成エレクトロニクス株式会社 | 磁気センサ及び磁気センサの製造方法 |
| JP2016103533A (ja) * | 2014-11-27 | 2016-06-02 | 旭化成エレクトロニクス株式会社 | ホールセンサ及びホールセンサの製造方法 |
-
1995
- 1995-10-18 JP JP26970695A patent/JP3547234B2/ja not_active Expired - Lifetime
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000138403A (ja) * | 1998-08-28 | 2000-05-16 | Asahi Chem Ind Co Ltd | 薄膜磁気センサ― |
| US7372119B2 (en) | 2001-10-01 | 2008-05-13 | Asahi Kasei Microsystems Co., Ltd. | Cross-shaped Hall device having extensions with slits |
| JP4653397B2 (ja) * | 2002-01-15 | 2011-03-16 | 旭化成エレクトロニクス株式会社 | ホール素子の製造方法 |
| JP2010278456A (ja) * | 2002-01-15 | 2010-12-09 | Asahi Kasei Electronics Co Ltd | ホール素子 |
| JPWO2003061025A1 (ja) * | 2002-01-15 | 2005-05-19 | 旭化成電子株式会社 | 化合物半導体積層構造体、ホール素子及びホール素子の製造方法 |
| EP1469531A4 (en) * | 2002-01-15 | 2007-07-18 | Asahi Kasei Denshi Kk | COMPOSED MULTILAYER SEMICONDUCTOR STRUCTURE, HALL SETUP AND MANUFACTURING METHOD FOR A HALL SETUP |
| EP1469531A1 (en) * | 2002-01-15 | 2004-10-20 | Asahi Kasei Electronics Co. Ltd. | Compound semiconductor multilayer structure, hall device, and hall device manufacturing method |
| US7388268B2 (en) | 2002-01-15 | 2008-06-17 | Asahi Kasei Electronics Co., Ltd. | Compound semiconductor multilayer structure, hall device, and hall device manufacturing method |
| WO2003061025A1 (en) * | 2002-01-15 | 2003-07-24 | Asahi Kasei Electronics Co., Ltd. | Compound semiconductor multilayer structure, hall device, and hall device manufacturing method |
| JP2003243646A (ja) * | 2002-02-13 | 2003-08-29 | Asahi Kasei Electronics Co Ltd | 複合半導体素子及びその製造方法 |
| JP4480318B2 (ja) * | 2002-02-13 | 2010-06-16 | 旭化成エレクトロニクス株式会社 | 複合半導体素子及びその製造方法 |
| US7843190B2 (en) | 2005-12-16 | 2010-11-30 | Asahi Kasei Emd Corporation | Position detection apparatus |
| JP2010038887A (ja) * | 2008-08-08 | 2010-02-18 | Asahi Kasei Electronics Co Ltd | 磁気センサおよびその製造方法 |
| JP2013149727A (ja) * | 2012-01-18 | 2013-08-01 | Asahi Kasei Electronics Co Ltd | 半導体素子 |
| JP2015035482A (ja) * | 2013-08-08 | 2015-02-19 | 旭化成エレクトロニクス株式会社 | 磁気センサ及び磁気センサの製造方法 |
| JP2016103533A (ja) * | 2014-11-27 | 2016-06-02 | 旭化成エレクトロニクス株式会社 | ホールセンサ及びホールセンサの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3547234B2 (ja) | 2004-07-28 |
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