JP2003243743A - 化合物半導体ホール素子及びその製造方法 - Google Patents

化合物半導体ホール素子及びその製造方法

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JP2003243743A
JP2003243743A JP2002036018A JP2002036018A JP2003243743A JP 2003243743 A JP2003243743 A JP 2003243743A JP 2002036018 A JP2002036018 A JP 2002036018A JP 2002036018 A JP2002036018 A JP 2002036018A JP 2003243743 A JP2003243743 A JP 2003243743A
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semiconductor thin
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JP2002036018A
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Takayuki Watanabe
隆行 渡辺
Takashi Yoshida
孝志 吉田
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Asahi Kasei Electronics Co Ltd
Original Assignee
Asahi Kasei Electronics Co Ltd
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Abstract

(57)【要約】 【課題】 ＩｎＡｓなどを活性層として高感度で、高温
処理に対して特性変動が小さく、信頼性の高い化合物半
導体ホール素子を提供すること。 【解決手段】 Ｓｂを含む第一化合物半導体層６２ａと
第二化合物半導体層６２ｃの間に、それらより禁制帯幅
の小さな化合物半導体を活性層６２ｂとして配置した。
第一保護層６４ａを形成し、感磁部の形状にパターンニ
ングした第一保護層６４ａをマスクとして感磁部を形成
した後、第一化合物半導体層６２ａ、第二化合物半導体
層６２ｃおよび第三化合物半導体層６２ｄの側面と第一
保護層６４ａを第二保護層６４ｂで被覆する。活性層６
２ｂの一部を露出させ、露出した第二化合物半導体層６
２ｃおよび第三化合物半導体層６２ｄを第三保護層６４
ｃで被覆し、保護層の一部を除去した後、金属電極層６
３を形成する。金属電極層６３が半導体薄膜６２とは活
性層６２ｂのみで接触する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、化合物半導体ホー
ル素子及びその製造方法に関し、より詳細には、ＩｎＡ
ｓなどを活性層とした積層型の化合物半導体ホール素子
及びその製造方法に関する。
【０００２】
【従来の技術】ＩｎＡｓ、ＩｎＳｂ、ＧａＡｓおよびこ
れらの混晶半導体は、高電子移動度を有し、高感度ホー
ル素子用材料として適している。特許第２７９３４４０
号（特開平６−７７５５６号公報）によると、ＩｎＡｓ
活性層を格子定数が近く禁制帯幅の大きいＡｌＧａＡｓ
Ｓｂ層上に形成することにより高電子移動度を実現する
ことができる。
【０００３】また、Ｊ．Ｖａｃ．Ｓｃｉ．Ｔｅｃｈｎｏ
ｌ．Ｂ１６（１９９８）ｐ２６４４では、ＩｎＡｓ上に
さらにＡｌＧａＡｓＳｂ層を形成し、ＩｎＡｓ活性層を
禁制帯幅の大きな化合物半導体層で挟み込む構造とする
ことにより、さらに高い電子移動度を達成している。ま
た、上部ＡｌＧａＡｓＳｂ層の酸化を抑制するために、
格子整合したＧａＡｓＳｂ層をキャップ層として形成し
ている。
【０００４】また、ＩｎＡｓ活性層をＡｌＧａＡｓＳｂ
層で挟んだホール素子のデバイス構造に関する技術とし
ては、例えば、特開平９−１１６２０７号公報がある。
ここでは、感磁部以外の半導体薄膜をすべて除去し、そ
の感磁部全体を金属電極層の上から保護層で被覆するこ
とにより、ホール出力電圧および入力抵抗値の変化率は
小さくなり信頼性が向上すると記載されている。また、
電極層はＩｎＡｓ層とコンタクトしても良いし、上部Ａ
ｌＧａＡｓＳｂ層とコンタクトしても良いとしている。
【０００５】
【発明が解決しようとする課題】しかしながら、前述し
たホール素子では、未だ信頼性が十分ではないという問
題があった。具体的には、高温高湿環境下で不平衡電圧
（Ｖｕ）の値が大きく変動することと、ホール素子をプ
リント基板などに半田付けすると入力抵抗（Ｒｉｎ）や
不平衡電圧（Ｖｕ）の値が大きく変動することである。
【０００６】図７は、特開平９−１１６２０７号公報に
記載されているようなホール素子構造の一例を示す図
で、また、図１４は、その作製手順を示す図である。図
中符号７１は基板、７２は半導体薄膜、７２ａは第一化
合物半導体層、７２ｂは活性層、７２ｃは第二化合物半
導体層、７２ｄは第三化合物半導体層、７３は金属電極
層、７４は保護層を示している。
【０００７】このホール素子は、金属電極層をリフトオ
フ法により形成した後、保護層で全体を被覆しボンディ
ングパッド部を開けて完成する。電極形成にリフトオフ
法を用いる理由は、Ｓｂを含む化合物半導体が酸・アル
カリに十分な耐性がなく、金属電極層を全面に形成した
後、酸・アルカリを用いたエッチングによりパターニン
グすることが困難であったからである。
【０００８】しかしながら、リフトオフ法で形成した金
属電極層は、そのパターンの端部に突起（バリ）が残存
してしまい、上部に形成する保護層の被覆性を極めて悪
くする原因となっていた。そのため、高温高湿などの加
速試験を実施すると耐湿性が不十分なＳｂを含む化合物
半導体が腐食され、その結果として、不平衡電圧Ｖｕが
大きく変動した。
【０００９】このリフトオフ法による電極パターンのバ
リの影響をなくすためには、金属電極層が最上部に配す
る図３の構造を図４の手順で作製することが考えられた
（図３及び図４については後述する）。これにより前述
の構造を有する素子と比較して耐湿性は改善されたが未
だ十分とは言えなかった。また、半田付けに対する耐性
は改善されていなかった。
【００１０】これらの変動があるため従来のホール素子
は実用的ではなく、高温高湿環境下および半田付けでの
特性変動の小さい、つまり信頼性の高いホール素子が求
められていた。
【００１１】本発明は、このような問題に鑑みてなされ
たもので、その目的とするところは、ＩｎＡｓなどを活
性層として高感度を実現できる積層型の化合物半導体ホ
ール素子において、信頼性の高い化合物半導体ホール素
子及びその製造方法を提供することにある。
【００１２】
【課題を解決するための手段】本発明は、このような目
的を達成するために、請求項１に記載の発明は、Ｉｎ
Ｘ１Ｇａ１−Ｘ１ＡｓＹ１Ｓｂ１−Ｙ１（０≦Ｘ１≦
１、０≦Ｙ１≦１）からなる活性層の上下に、該活性層
より大きな禁制帯幅を有するＳｂを含む化合物半導体層
を配置した半導体薄膜と、金属電極層および保護層から
なる化合物半導体ホール素子において、前記金属電極層
が前記半導体薄膜とは前記活性層のみで接触し、該接触
面以外の前記半導体薄膜の上面と側面のすべてが前記保
護層で直接被覆されていることを特徴とする。
【００１３】また、請求項２に記載の発明は、ＩｎＸ１
Ｇａ１−Ｘ１ＡｓＹ１Ｓｂ１−Ｙ１（０≦Ｘ１≦１、０
≦Ｙ１≦１）からなる活性層の上下に、該活性層より大
きな禁制帯幅を有するＳｂを含む化合物半導体層を配置
した半導体薄膜と、金属電極層および保護層からなる化
合物半導体ホール素子において、上部化合物半導体層の
上にＩｎＸ２Ｇａ１−Ｘ２Ａｓ（０≦Ｘ２≦１）からな
るキャップ層を具備することを特徴とする。
【００１４】また、請求項３に記載の発明は、請求項１
に記載の発明において、前記上部化合物半導体層の上に
ＩｎＸ２Ｇａ１−Ｘ２Ａｓ（０≦Ｘ２≦１）からなるキ
ャップ層を具備することを特徴とする。
【００１５】また、請求項４に記載の発明は、請求項
１，２又は３に記載の発明において、前記半導体薄膜が
ＧａＡｓまたはＳｉの基板上に形成され、前記活性層が
ＩｎＡｓで、前記化合物半導体層がＡｌＺ１Ｇａ
１−Ｚ１ＡｓＹ２Ｓｂ１−Ｙ２（０≦Ｚ１≦１、０≦Ｙ
２≦０．３）であることを特徴とする。
【００１６】また、請求項５に記載の発明は、請求項
１，２又は３に記載された化合物半導体ホール素子の製
造方法において、前記金属電極層と接触する前記活性層
をエッチング工程により露出し、次いで前記保護層を形
成する工程を有することを特徴とする。
【００１７】また、請求項６に記載の発明は、請求項５
に記載の発明において、前記半導体薄膜の形成後、まず
前記金属電極層と接触する前記活性層をエッチング工程
により露出し、次いで第一保護層を形成する工程と、パ
ターンニングした該第一保護層をマスクとして用いて前
記半導体薄膜の感磁部および電極接触部以外をエッチン
グ工程で除去した後、エッチング工程で露出した基板と
半導体薄膜の側面および第一保護層を第二保護層で被覆
する工程を有することを特徴とする。
【００１８】また、請求項７に記載の発明は、ＩｎＸ１
Ｇａ１−Ｘ１ＡｓＹ１Ｓｂ１−Ｙ１（０≦Ｘ１≦１、０
≦Ｙ１≦１）からなる活性層の上下に、該活性層より大
きな禁制帯幅を有するＳｂを含む化合物半導体層を配置
した半導体薄膜と、金属電極層および保護層からなる化
合物半導体ホール素子の製造方法において、前記半導体
薄膜の形成後、まず第一保護層を形成し、パターニング
された該第一保護層をマスクとして用いて半導体薄膜の
感磁部および電極接触部以外をエッチングで除去する工
程と、エッチング工程で露出した基板と半導体薄膜およ
び第一保護層を第二保護層で被覆する工程を有すること
を特徴とする。
【００１９】また、請求項８に記載の発明は、請求項
１，２又は３に記載された化合物半導体ホール素子の製
造方法において、前記半導体薄膜の形成後、まず第一保
護層を形成し、パターニングされた該第一保護層をマス
クとして用いて半導体薄膜の感磁部および電極接触部以
外をエッチングで除去する工程と、第一保護層およびキ
ャップ層を含む上部化合物半導体層をエッチング工程に
より除去し前記金属電極層と接触する前記活性層を露出
させた後、エッチング工程で露出した基板と半導体薄膜
および第一保護層を第二保護層で被覆する工程を有する
ことを特徴とする。
【００２０】また、請求項９に記載の発明は、請求項
１，２又は３に記載された化合物半導体ホール素子の製
造方法において、前記半導体薄膜の形成後、まず第一保
護層を形成し、パターニングされた該第一保護層をマス
クとして用いて半導体薄膜の感磁部および電極接触部以
外をエッチング工程で除去した後、エッチング工程で露
出した基板と半導体薄膜および第一保護層を第二保護層
で被覆する工程と、第二保護層と第一保護層およびキャ
ップ層を含む上部化合物半導体層をエッチング工程によ
り除去し前記金属電極層と接触する前記活性層を露出さ
せた後、エッチング工程で露出した半導体薄膜および第
二保護層を第三保護層で被覆する工程を有することを特
徴とする。
【００２１】また、請求項１０に記載の発明は、請求項
６乃至９いずれかに記載された化合物半導体ホール素子
の製造方法において、前記第一保護層がＳｉＯ２で、前
記第二保護層がＳｉ３Ｎ４であることを特徴とする。
【００２２】また、請求項１１に記載の発明は、請求項
５乃至１０いずれかに記載の発明において、前記半導体
薄膜がＧａＡｓまたはＳｉの基板上に形成され、前記活
性層がＩｎＡｓで、前記化合物半導体層がＡｌＺ１Ｇａ
１−Ｚ１ＡｓＹ２Ｓｂ１−Ｙ ２（０≦Ｚ１≦１、０≦Ｙ
２≦０．３）であることを特徴とする。
【００２３】このように、本発明者らは、上記課題を解
決するために鋭意検討を重ねた結果、従来の素子構造で
は半導体薄膜を保護層で被覆性良く完全にカバーするこ
とができず、酸化されやすいＳｂを含む化合物半導体層
が湿気で腐食され特性変動が大きくなることを明らかに
して、該化合物半導体層の露出面すべて、つまり表面お
よび側面を直接保護層で被覆することが、高温高湿環境
下で特性変動の小さな素子を作製することに有効である
ことを見い出した。
【００２４】さらに、ホール素子を形成するプロセス中
にＯ２アッシングなどの工程で、キャップ層であるＧａ
ＡｓＳｂ層表面に酸化などの損傷が起こりキャップ層と
保護層との界面状態が不安定になるため、高温（半田付
けなど）において素子の特性変動が大きくなることを明
らかにし、Ｓｂを含まないＩｎＧａＡｓをキャップ層と
することと、半導体薄膜形成後、まず保護層を形成しパ
ターニングされた保護層をマスクとして感磁部を形成す
ることにより半導体薄膜の最表面の損傷を抑制すること
が、キャップ層と保護層との界面状態を安定化し半田耐
熱性の高いホール素子を作製することに有効であること
を見い出し、本発明をなすに至った。
【００２５】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。図１は、本発明の化合物半
導体ホール素子の一実施例を説明するための断面構造図
で、図中符号１１は基板、１２ａは第一化合物半導体
層、１２ｂは活性層、１２ｃは第二化合物半導体層、１
２ｄは第三化合物半導体層で、第一化合物半導体層１２
ａおよび第二化合物半導体層１２ｃの禁制帯幅は、活性
層１２ｂより大きい。また、第一化合物半導体層１２ａ
から第三化合物半導体層１２ｄで構成される積層体を半
導体薄膜１２と称する。
【００２６】符号１３は金属電極層で、１４は保護層で
ある。金属電極層１３は、第一化合物半導体層１２ａ、
第二化合物半導体層１２ｃおよび第三化合物半導体層１
２ｄとは保護層１４により電気的に隔離されており、半
導体薄膜１２ａ〜１２ｄとは活性層１２ｂとのみ接触し
ている。そのため、活性層１２ｂに安定して電流を流す
ことができる。
【００２７】また、第一化合物半導体層１２ａ、第二化
合物半導体層１２ｃおよび第三化合物半導体層１２ｄの
上面および側面すべてが、保護層１４により直接被覆さ
れているので、これら化合物半導体層が大気中の水分に
曝されることはない。上述した図７に示される従来のホ
ール素子は、金属電極層７３が活性層７２ｂ以外に、第
一化合物半導体層７２ａ、第二化合物半導体層７２ｃお
よび第三化合物半導体層７２ｄとも接触しており、これ
ら化合物半導体層は保護層７４で直接は被覆されていな
い。
【００２８】つまり、本発明は、ＩｎＸ１Ｇａ１−Ｘ１
ＡｓＹ１Ｓｂ１−Ｙ１（０≦Ｘ１≦１、０≦Ｙ１≦１）
からなる活性層１２ｂの上下に、この活性層１２ｂより
大きな禁制帯幅を有するＳｂを含む化合物半導体層１２
ａ、１２ｃとキャップ層としての化合物半導体層１２ｄ
を配置した半導体薄膜１２ａ〜 １２ｄと、金属電極層
１３および保護層１４からなるホール素子において、金
属電極層１３が半導体薄膜１２ａ〜１２ｄとは活性層１
２ｂのみで接触し、この接触面以外の半導体薄膜１２の
上面および側面のすべてが保護層１４で直接被覆されて
いることを特徴としている。
【００２９】活性層１２ｂの材料には、高電子移動度を
有する化合物半導体が用いられる。本発明の活性層とし
ては、ＩｎＸ１Ｇａ１−Ｘ１ＡｓＹ１Ｓｂ１−Ｙ１（０
≦Ｘ１≦１、０≦Ｙ１≦１）で表される化合物半導体層
であれば特に限定されるものではないが、素子感度、素
子消費電力および温度特性を総合的に判断するとＩｎＡ
ｓが好ましい。
【００３０】また、所望の素子抵抗を得るために、必要
に応じて活性層にＳｉ、Ｓｎなどをドーピングしても良
い。活性層１２ｂの下側の化合物半導体層を第一化合物
半導体層１２ａ、上側の化合物半導体層を第二化合物半
導体層１２ｃと称すると、第一化合物半導体層１２ａと
第二化合物半導体層１２ｃは、活性層１２ｂより禁制帯
幅が大きく、且つＳｂを含んでいれば特に限定されるも
のではなく、またそれぞれが異なる材料であっても良
い。
【００３１】また、活性層にキャリアを供給するため
に、必要に応じて化合物半導体層にＳｉ、Ｓｎなどのド
ーピングを行っても良い。活性層を化合物半導体層で挟
み込む構造で高電子移動度が実現されるのは、活性層内
の電子が閉じこめら２次元的に電子が動くためである。
伝導帯上端の差が大きいほど電子を効率よく閉じこめる
ことができ、活性層と化合物半導体層の禁制帯幅の差を
大きくとれる組み合わせにすることが、本発明のホール
素子として適している。
【００３２】具体的には、禁制帯幅の差が、０．３ｅＶ
以上が好ましく、０．７ｅＶ以上がより好ましい。十分
な禁制帯幅の差を得るためにも、ＩｎＡｓ（禁制帯幅：
０．３６ｅＶ）は活性層として適しており、その場合の
化合物半導体層の材料としては、ＡｌＧａＡｓＳｂが適
している。表１に示すように、ＡｌＧａＡｓＳｂはその
組成比により広い範囲の禁制帯幅（０．７２〜２．１３
ｅＶ）を有しており、ＩｎＡｓとの格子整合性を考慮す
ると化合物半導体層としてはＡｌＺ１Ｇａ１− Ｚ１Ａｓ
Ｙ２Ｓｂ１−Ｙ２（０≦Ｚ１≦１、０≦Ｙ２≦０．３）
が好ましい。
【００３３】
【表１】
【００３４】この組成範囲のＡｌＧａＡｓＳｂは、基板
材料として一般的なＧａＡｓおよびＳｉとは格子定数が
大きく異なるが、この基板上に形成すると初期段階で格
子緩和した後、ＡｌＧａＡｓＳｂ特有の格子定数で高品
質薄膜が形成されることが知られており、第一化合物半
導体層材料として適している。
【００３５】図２は、本発明における化合物半導体ホー
ル素子の他の実施例を説明するための断面構造図で、図
中符号２１は基板、２２ａは第一化合物半導体層、２２
ｂは活性層、２２ｃは第二化合物半導体層、２２ｄは第
三化合物半導体層で、第一化合物半導体層２２ａおよび
第二化合物半導体層２２ｃの禁制帯幅は、活性層２２ｂ
より大きい。本発明における第三化合物半導体層２２ｄ
はＩｎＧａＡｓであるのに対し、従来のホール素子にお
ける第三化合物半導体層はＧａＡｓＳｂである。この点
が本発明と従来のものとの相違点である。
【００３６】また、従来のホール素子においては、金属
電極層２３が第二化合物半導体層２２ｃおよび第三化合
物半導体層２２ｄとも接触しており、電極接触部におけ
る第二化合物半導体層２２ｃおよび第三化合物半導体層
２２ｄの側面は、保護層２４で直接は被覆されていな
い。この点が本発明と従来のものとの相違点である。
【００３７】つまり、本発明は、ＩｎＸ１Ｇａ１−Ｘ１
ＡｓＹ１Ｓｂ１−Ｙ１（０≦Ｘ１≦１、０≦Ｙ１≦１）
からなる活性層２２ｂの上下に、この活性層２２ｂより
大きな禁制帯幅を有するＳｂを含む化合物半導体層２２
ａ、２２ｃおよびキャップ層としての化合物半導体層２
２ｄを配置した半導体薄膜２２ａ〜２２ｄと、金属電極
層２３および保護層２４からなるホール素子において、
上部化合物半導体層２２ｃの上にＩｎＸ２Ｇａ１−Ｘ２
Ａｓ（０≦Ｘ２≦１）からなるキャップ層２２ｄを具備
することを特徴としている。
【００３８】活性層２２ｂとしてＩｎＡｓ、第一化合物
半導体層２２ａおよび第二化合物半導体層２２ｃとして
ＡｌＧａＡｓＳｂを用いたホール素子では、表面酸化防
止を目的としてキャップ層としての第三化合物半導体層
２２ｄを形成している。第三化合物半導体層２２ｄの材
料には、酸化されにくい化合物半導体が用いられる。本
発明のキャップ層としては、ＩｎＸ２Ｇａ１−Ｘ２Ａｓ
（０≦Ｘ２≦１）で表される化合物半導体層であれば特
に限定されるものではないが、酸化されにくく、また禁
制帯幅が大きく高抵抗であるのでＧａＡｓが好ましい。
【００３９】また、本発明は、半導体薄膜がＧａＡｓま
たはＳｉの基板上に形成され、活性層がＩｎＡｓで、化
合物半導体層がＡｌＺ１Ｇａ１−Ｚ１ＡｓＹ２Ｓｂ
１−Ｙ２（０≦Ｚ１≦１、０≦Ｙ２≦０．３）であるこ
とを特徴としている。
【００４０】図８は、本発明の化合物半導体ホール素子
の製造方法を示す工程図で、この製造方法により図１に
示すホール素子を作製することができる。金属電極層１
３が半導体薄膜１２ａ〜１２ｄとは活性層１２ｂのみで
接触し、この接触面以外の半導体薄膜の上面と側面のす
べてが保護層１４で直接被覆される素子構造を実現する
方法としては、金属電極層１３と接触する活性層１２ｂ
をエッチングにより露出させ、金属電極層１３を形成す
る前に保護層１４で被覆すれば特に限定されるものでは
ないが、エッチングにより露出したＳｂを含む化合物半
導体の側面が以降の工程で損傷を受けないように、エッ
チング工程の直後に保護層１４で被覆することが好まし
い。
【００４１】また、半導体薄膜表面のプロセスによる損
傷を軽減するためには、図１０の工程図（作製されるホ
ール素子の断面図は図３に示す）に示されるように、半
導体薄膜形成後、まず前述のエッチング工程を行い、次
いで第一保護層３４ａで被覆し、この第一保護層３４ａ
を感磁部形成のためのマスクとして用い、感磁部形成
後、第二保護層３４ｂで被覆することがより好ましい。
【００４２】したがって、本発明は、金属電極層１３が
半導体薄膜１２とはＩｎＸ１Ｇａ１ −Ｘ１ＡｓＹ１Ｓｂ
１−Ｙ１（０≦Ｘ１≦１、０≦Ｙ１≦１）活性層１２ｂ
のみで接触し、この接触面以外の半導体薄膜１２の上面
と側面のすべてが保護層１４で直接被覆されているホー
ル素子の製造方法において、金属電極層１３と接触する
活性層１２ｂをエッチング工程により露出し、次いで保
護層１４を形成する工程を有することを特徴とする。
【００４３】また、本発明は、金属電極層３３が半導体
薄膜３２とはＩｎＸ１Ｇａ１−Ｘ１ＡｓＹ１Ｓｂ
１−Ｙ１（０≦Ｘ１≦１、０≦Ｙ１≦１）活性層３２ｂ
のみで接触し、この接触面以外の半導体薄膜３２の上面
および側面のすべてが保護層３４で直接被覆されている
ホール素子の製造方法において、半導体薄膜３２の形成
後、まず金属電極層３３と接触する活性層３２ｂをエッ
チング工程により露出し、次いで第一保護層３４ａを形
成する工程と、パターンニングしたこの第一保護層３４
ａをマスクとして用いて半導体薄膜３２の感磁部および
電極接触部以外をエッチング工程で除去した後、エッチ
ング工程で露出した基板３１と半導体薄膜３２の側面お
よび第一保護層３４ａを第二保護層３４ｂで被覆する工
程を有することを特徴とする。
【００４４】ホール素子の半田耐熱性を向上するために
は、前述したＩｎＧａＡｓキャップ層（第三化合物半導
体層）とは別の方法として、図１１に示す製造方法があ
る。
【００４５】図４は、図１１に示す製造方法により作製
されるホール素子の断面構造図である。図中符号４１は
基板、４２は半導体薄膜、４２ａは第一化合物半導体
層、４２ｂは活性層、４２ｃは第二化合物半導体層、４
２ｄは第三化合物半導体層、４３は金属電極層、４４は
保護層、４４ａは第一保護層、４４ｂは第二保護層を示
している。
【００４６】半導体薄膜４２の表面がレジスト塗布、Ｏ
２アッシング等のプロセスに全く曝されないように、半
導体薄膜４２を形成した後、まず最初に第一保護層４４
ａを形成することが特徴である。
【００４７】この製造方法によれば、第三化合物半導体
層４２ｄがＧａＡｓＳｂの場合においても十分に高い半
田耐熱性を確保することができるが、ＩｎＧａＡｓキャ
ップ層と組み合わせることによりさらに高い信頼性を実
現することができる。また、極めて高い半田耐熱性と耐
高温高湿性とを両立するためには、請求項１に記載した
素子構造も同時に実現することが好ましい。
【００４８】図１２及び図１３は、その具体的な製造方
法を示す工程図である。これら製造方法により作成され
るホール素子の断面構造図は、それぞれ図５及び図６に
示してある。図中符号５１，６１は基板、５２，６２は
半導体薄膜、５２ａ，６２ａは第一化合物半導体層、５
２ｂ，６２ｂは活性層、５２ｃ，６２ｃは第二化合物半
導体層、５２ｄ，６２ｄは第三化合物半導体層、５３，
６３は金属電極層、５４，６４は保護層、５４ａ，６４
ａは第一保護層、５４ｂ，６４ｂは第二保護層、６４ｃ
は第三保護層を示している。
【００４９】つまり、本発明は、ＩｎＸ１Ｇａ１−Ｘ１
ＡｓＹ１Ｓｂ１−Ｙ１（０≦Ｘ１≦１、０≦Ｙ１≦１）
からなる活性層４２ｂの上下に、この活性層４２ｂより
大きな禁制帯幅を有するＳｂを含む化合物半導体層４２
ａ、４２ｃとキャップ層としての化合物半導体層４２ｄ
を配置した半導体薄膜４２ａ〜 ４２ｄと、金属電極層
４３および保護層４４からなるホール素子の製造方法に
おいて、半導体薄膜４２の形成後、まず第一保護層４４
ａを形成し、パターニングされたこの第一保護層４４ａ
をマスクとして用いて半導体薄膜４２の感磁部および電
極接触部以外をエッチングで除去する工程と、エッチン
グ工程で露出した基板４１と半導体薄膜４２および第一
保護層４４ａを第二保護層４４ｂで被覆する工程を有す
ることを特徴とする。
【００５０】また、本発明は、金属電極層５３が半導体
薄膜５２とはＩｎＸ１Ｇａ１−Ｘ１ＡｓＹ１Ｓｂ
１−Ｙ１（０≦Ｘ１≦１、０≦Ｙ１≦１）活性層５２ｂ
のみで接触し、この接触面以外の半導体薄膜５２の上面
および側面のすべてが保護層５４で直接被覆されている
ホール素子の製造方法において、半導体薄膜５２の形成
後、まず第一保護層５４ａを形成し、パターニングされ
たこの第一保護層５４ａをマスクとして用いて半導体薄
膜５２の感磁部および電極接触部以外をエッチングで除
去する工程と、第一保護層５４ａおよびキャップ層を含
む上部化合物半導体層５２ｄ、５２ｃをエッチング工程
により除去し金属電極層５３と接触する活性層５２ｂを
露出させた後、エッチング工程で露出した基板５１と半
導体薄膜５２および第一保護層５４ａを第二保護層５４
ｂで被覆する工程を有することを特徴とする。
【００５１】さらに、本発明は、金属電極層６３が半導
体薄膜６２とはＩｎＸ１Ｇａ１−Ｘ １ＡｓＹ１Ｓｂ
１−Ｙ１（０≦Ｘ１≦１、０≦Ｙ１≦１）活性層６２ｂ
のみで接触し、この接触面以外の半導体薄膜６２の上面
および側面のすべてが保護層６４で直接被覆されている
ホール素子の製造方法において、半導体薄膜６２の形成
後、まず第一保護層６４ａを形成し、パターニングされ
たこの第一保護層６４ａをマスクとして用いて半導体薄
膜６２の感磁部および電極接触部以外をエッチング工程
で除去した後、エッチング工程で露出した基板６１と半
導体薄膜６２および第一保護層６４ａを第二保護層６４
ｂで被覆する工程と、第二保護層６４ｂ、第一保護層６
４ａおよびキャップ層を含む上部化合物半導体層６２
ｄ、６２ｃをエッチング工程により除去し金属電極層６
３と接触する活性層６２ｂを露出させた後、エッチング
工程で露出した半導体薄膜６２および第二保護層６４ｂ
を第三保護層６４ｃで被覆する工程を有することを特徴
とする。
【００５２】本発明における保護層材料としては、特に
限定されるものではないが、感磁部形成工程をイオンミ
リング法などの物理的エッチングにより実施する場合、
第一保護層もエッチングされるので十分に厚い必要があ
り、厚くしても剥離しにくいＳｉＯ２が好ましく、また
第二保護層としては耐湿性の点からＳｉ３Ｎ４が好まし
い。
【００５３】したがって、本発明は、半導体薄膜の形成
後、まず第一保護層を形成し、パターニングされたこの
第一保護層をマスクとして用いて半導体薄膜の感磁部お
よび電極接触部以外をエッチングで除去する工程を含む
製造方法において、第一保護層がＳｉＯ２であり、第二
保護層がＳｉ３Ｎ４であることを特徴とする。
【００５４】本発明における活性層表面を露出させる方
法としては、特に限定されるものではないが、ＩｎＡｓ
などの活性層はエッチングされずＳｂを含む化合物半導
体層がエッチングされるエッチング液を用い選択エッチ
ングを行うと、ＩｎＡｓ表面でエッチングが停止しプロ
セスの制御が容易である。キャップ層がＩｎＧａＡｓで
ある場合は、イオンミリング法などの物理的エッチング
により少なくともキャップ層を除去した後、前述した選
択エッチングで活性層表面を露出させることができる。
この選択エッチング後に活性層表面部分をさらにエッチ
ングすることは、高温高湿試験および半田耐熱試験にお
ける不平衡電圧の変動をより小さくする効果がある。こ
のエッチング方法としては特に限定されるものではな
い。また、エッチング量としては特に限定されるもので
はないが、活性層の厚さの２分の１以下が好ましい。
【００５５】以下に、本発明の具体的な実施例について
説明する。 ［実施例１］図１に示す化合物半導体ホール素子を以下
の工程により作製した。まず、半導体薄膜の作製手順を
説明する。直径２インチのＧａＡｓ基板１１上に分子線
エピタキシー（ＭＢＥ）法により、第一化合物半導体層
１２ａとして５００ｎｍのＡｌ０．５７Ｇａ０．４３Ａ
ｓ０．０４Ｓｂ０．９６、活性層１２ｂとして５０ｎｍ
のＩｎＡｓ、第二化合物半導体層１２ｃとして５０ｎｍ
のＡｌ０ ．５７Ｇａ０．４３Ａｓ０．０４Ｓ
ｂ０．９６、第三化合物半導体層１２ｄとして１０ｎｍ
のＧａＡｓ０．０２Ｓｂ０．９８を順次成膜することに
より半導体薄膜１２を形成した。
【００５６】Ａｌ０．５７Ｇａ０．４３Ａｓ０．０４Ｓ
ｂ０．９６の禁制帯幅はおよそ１．２ｅＶであり、Ｉｎ
Ａｓの０．３６ｅＶと比較して十分大きな値である。半
導体薄膜１２の電気特性を、ｖａｎ ｄｅｒ Ｐａｕｗ
法を用いて測定したところ、電子移動度が２２０００ｃ
ｍ２／Ｖｓ、シート抵抗が３６０Ω、シート電子濃度が
７．９×１０１１ｃｍ−２であった。
【００５７】次に、図８に示す工程図に基づきウェハプ
ロセスについて説明する。まず、感磁部（電極接触部を
含む）の形状をしたレジストパターンを形成し（Ｓ８０
１）、これをマスクとしてイオンミリング法によりＧａ
Ａｓ基板までメサエッチングを行い感磁部を形成した後
（Ｓ８０２）、レジストを除去した（Ｓ８０３）。
【００５８】次に、金属電極層がＩｎＡｓ層と接触する
部分よりわずかに大きい領域が開口部となっているレジ
ストパターンを半導体薄膜上に形成した後（Ｓ８０
４）、不要なＧａＡｓ０．０２Ｓｂ０．９８層とＡｌ
０．５７Ｇａ０．４３Ａｓ０．０４Ｓｂ０．９６層のエ
ッチングをＨＣｌ系エッチング液で行い（Ｓ８０５）、
その後レジストを除去した（Ｓ８０６）。ＩｎＡｓ層は
エッチングされないエッチング液を用いたためＩｎＡｓ
層表面でエッチングは停止する。
【００５９】次に、ウェハ全面にプラズマＣＶＤ法を用
いて、保護層１４としてのＳｉ３Ｎ ４を３００ｎｍ形成
した（Ｓ８０７）。金属電極層がＩｎＡｓ層と接触する
部分とパッド部分が開口部となっているレジストパター
ンをこのＳｉ３Ｎ４層上に形成した後（Ｓ８０８）、Ｃ
Ｆ４とＯ２の混合ガスを用いた反応性イオンエッチング
法によりＳｉ３Ｎ４層の不要部分をエッチングした（Ｓ
８０９）。その後レジストを除去し（Ｓ８１０）、さら
に真空蒸着法によりＴｉ層１００ｎｍ、Ａｕ層６００ｎ
ｍを連続蒸着し、通常のリフトオフ法により金属電極層
１３のパターンを形成した（Ｓ８１１，Ｓ８１２）。最
後に、ウェハにＡｒ雰囲気中で２５０℃、２時間のアニ
ールを施してホール素子を製作した。
【００６０】このような方法でウェハ上に多数製作した
ホール素子の感磁部の長さ（対向した電極間長）は９５
μｍ、幅は３５μｍである。これらホール素子を、ダン
シング、ダイボンド、ワイヤボンド、ついでトランスフ
ァーモールドを行い、エポキシ樹脂でモールドされたホ
ール素子を製作した。
【００６１】上述した方法で作製されたホール素子の感
度を、５０ｍＴの磁場中で３Ｖの入力電圧を加えて測定
したところ、１２０ｍＶの出力電圧が得られた。また、
ホール素子を高温高湿環境下（１２１℃、９９％、２気
圧）で１００時間放置させ、その前後での不平衡電圧変
動ΔＶｕ（ｍＶ）を調べた。さらに、ホール素子を３５
０℃に加熱された半田槽に５秒間ディップさせ、その前
後での不平衡電圧変動ΔＶｕ（ｍＶ）および入力抵抗変
動ΔＲｉｎ（％）〔抵抗変動をディップ前の抵抗値で割
ったもの〕を調べた。Ｒｉｎの測定は入力電流０．１ｍ
Ａで、Ｖｕの測定は入力電圧３Ｖで行った。５０素子に
おける測定結果をΔＶｕは標準偏差で、ΔＲｉｎは平均
値で評価し、その結果を以下の表２に示した。いずれの
値も後述比較例と比較して小さい値であった。特に、高
温高湿試験におけるΔＶｕは大きく改善されており、金
属電極層と接触する活性層以外を保護層で直接被覆した
効果である。
【００６２】
【表２】
【００６３】［比較例１］図７に示すホール素子を以下
の工程により作製した。半導体薄膜７２の層構成および
作製手順は実施例１と同じである。図１４に示す工程図
に基づきウェハプロセスについて説明する。まず、感磁
部（電極接触部を含む）の形状をしたレジストパターン
を、フォトリソグラフィー法を用いて形成し（Ｓ１４０
１）、これをマスクとしてイオンミリング法によりＧａ
Ａｓ基板７１までメサエッチングを行い感磁部を形成し
た後（Ｓ１４０２）、レジストを除去した（Ｓ１４０
３）。
【００６４】次いで、ＩｎＡｓ層７２ｂを露出させるた
めのレジストパターンをフォトリソグラフィー法を用い
て形成した（Ｓ１４０４）。不要なＧａＡｓ０．０２Ｓ
ｂ０ ．９８層７２ｄとＡｌ０．５７Ｇａ０．４３Ａｓ
０．０４Ｓｂ０．９６層７２ｃのエッチングをＨＣｌ系
エッチング液で行い（Ｓ１４０５）、その後レジストを
除去した（Ｓ１４０６）。ＩｎＡｓ層はエッチングされ
ないエッチング液を用いたためＩｎＡｓ層表面でエッチ
ングは停止する。
【００６５】次に、真空蒸着法によりＴｉ層１００ｎ
ｍ、Ａｕ層６００ｎｍを連続蒸着し、通常のリフトオフ
法により金属電極層７３のパターンを形成した（Ｓ１４
０７）。その後、ウェハ全面にプラズマＣＶＤ法を用い
て、保護層７４としてのＳｉ３Ｎ４を３００ｎｍ形成し
た（Ｓ１４０８）。パッド部分が開口部となっているレ
ジストパターンをこのＳｉ３Ｎ４層上に形成した後（Ｓ
１４０９）、ＣＦ４とＯ ２の混合ガスを用いた反応性イ
オンエッチング法によりＳｉ３Ｎ４層の不要部分をエッ
チングした（Ｓ１４１０）。レジストを除去した後、ウ
ェハにＡｒ雰囲気中で２５０℃、２時間のアニールを施
してホール素子を製作した。
【００６６】このような方法でウェハ上に多数製作した
ホール素子の感磁部の長さ（対向した電極間長）は９５
μｍ、幅は３５μｍである。これらホール素子を、ダン
シング、ダイボンド、ワイヤボンド、ついでトランスフ
ァーモールドを行い、エポキシ樹脂でモールドされたホ
ール素子を製作した。
【００６７】上述した方法で作製されたホール素子の感
度を、５０ｍＴの磁場中で３Ｖの入力電圧を加えて測定
したところ、１２０ｍＶの出力電圧が得られた。また、
ホール素子の不平衡電圧変動ΔＶｕと入力抵抗変動ΔＲ
ｉｎの測定を実施例１と同様な条件で行った。５０素子
における測定結果をΔＶｕは標準偏差で、ΔＲｉｎは平
均値で評価し、その結果を表２に示す。いずれの値も極
めて大きく十分な信頼性が得られなかった。
【００６８】［比較例２］図２に示すホール素子を以下
の工程により作製した。半導体薄膜２２の層構成および
作製手順は実施例１と同じである。図９に示す工程図に
基づきウェハプロセスについて説明する。まず、感磁部
（電極接触部を含む）の形状をしたレジストパターンを
形成し（Ｓ９０１）、これをマスクとしてイオンミリン
グ法によりＧａＡｓ基板２１までメサエッチングを行い
感磁部を形成した後（Ｓ９０２）、レジストを除去した
（Ｓ９０３）。
【００６９】次に、ウェハ全面にプラズマＣＶＤ法を用
いて、保護層２４としてのＳｉ３Ｎ ４を３００ｎｍ形成
した（Ｓ９０４）。金属電極層がＩｎＡｓ層２２ｂと接
触する部分とパッド部分が開口部となっているレジスト
パターンをこのＳｉ３Ｎ４層上に形成した後（Ｓ９０
５）、ＣＦ４とＯ２の混合ガスを用いた反応性イオンエ
ッチング法によりＳｉ３Ｎ４層の不要部分をエッチング
し（Ｓ９０６）、次いでレジストを除去した（Ｓ９０
７）。
【００７０】次に、不要なＧａＡｓ０．０２Ｓｂ
０．９８層２２ｄとＡｌ０．５７Ｇａ０． ４３Ａｓ
０．０４Ｓｂ０．９６層２２ｃをＨＣｌ系エッチング液
でエッチングして金属電極層と接触するＩｎＡｓ表面を
露出させた（Ｓ９０８）。さらに、真空蒸着法によりＴ
ｉ層１００ｎｍ、Ａｕ層６００ｎｍを連続蒸着し、通常
のリフトオフ法により金属電極層２３のパターンを形成
した（Ｓ９０９，Ｓ９１０）。最後に、ウェハにＡｒ雰
囲気中で２５０℃、２時間のアニールを施してホール素
子を製作した。
【００７１】このような方法でウェハ上に多数製作した
ホール素子の感磁部の長さ（対向した電極間長）は９５
μｍ、幅は３５μｍである。これらホール素子を、ダン
シング、ダイボンド、ワイヤボンド、ついでトランスフ
ァーモールドを行い、エポキシ樹脂でモールドされたホ
ール素子を製作した。
【００７２】上述した方法で作製されたホール素子の感
度を、５０ｍＴの磁場中で３Ｖの入力電圧を加えて測定
したところ、１２０ｍＶの出力電圧が得られた。また、
ホール素子の不平衡電圧変動ΔＶｕと入力抵抗変動ΔＲ
ｉｎの測定を実施例１と同様な条件で行った。５０素子
における測定結果をΔＶｕは標準偏差で、ΔＲｉｎは平
均値で評価し、その結果を表２に示す。いずれの値も極
めて大きく十分な信頼性が得られなかった。
【００７３】［実施例２］図２に示すホール素子を以下
の工程により作製した。まず、半導体薄膜の作製手順を
説明する。直径２インチのＧａＡｓ基板２１上に分子線
エピタキシー（ＭＢＥ）法により、第一化合物半導体層
２２ａとして５００ｎｍのＡｌ０．５７Ｇａ０．４３Ａ
ｓ０．０４Ｓｂ０．９６、活性層２２ｂとして５０ｎｍ
のＩｎＡｓ、第二化合物半導体層２２ｃとして５０ｎｍ
のＡｌ０ ．５７Ｇａ０．４３Ａｓ０．０４Ｓ
ｂ０．９６、第三化合物半導体層２２ｄとして１０ｎｍ
のＧａＡｓを順次成膜することにより半導体薄膜２２を
形成した。Ａｌ０．５７Ｇａ０．４３Ａｓ０．０４Ｓｂ
０．９６の禁制帯幅はおよそ１．２ｅＶであり、ＩｎＡ
ｓの０．３６ｅＶと比較して十分大きな値である。半導
体薄膜２の電気特性を、ｖａｎ ｄｅｒ Ｐａｕｗ法を
用いて測定したところ、電子移動度が２２０００ｃｍ２
／Ｖｓ、シート抵抗が３８０Ω、シート電子濃度が７．
５×１０１１ｃｍ−２であった。
【００７４】次に、図９に示す工程図に基づきウェハプ
ロセスについて説明する。まず、感磁部（電極接触部を
含む）の形状をしたレジストパターンを形成し（Ｓ９０
１）、これをマスクとしてイオンミリング法によりＧａ
Ａｓ基板までメサエッチングを行い感磁部を形成した後
（Ｓ９０２）、レジストを除去した（Ｓ９０３）。
【００７５】次に、ウェハ全面にプラズマＣＶＤ法を用
いて、保護層２４としてのＳｉ３Ｎ ４を３００ｎｍ形成
した（Ｓ９０４）。金属電極層がＩｎＡｓ層と接触する
部分とパッド部分が開口部となっているレジストパター
ンをこのＳｉ３Ｎ４層上に形成した後（Ｓ９０５）、Ｃ
Ｆ４とＯ２の混合ガスを用いた反応性イオンエッチング
法によりＳｉ３Ｎ４層の不要部分をエッチングし（Ｓ９
０６）、次いでレジストを除去した（Ｓ９０７）。
【００７６】次に、不要なＧａＡｓ層と一部のＡｌ
０．５７Ｇａ０．４３Ａｓ０．０４Ｓｂ ０．９６層をイ
オンミリング法で、残りのＡｌ０．５７Ｇａ０．４３Ａ
ｓ０．０ ４Ｓｂ０．９６層をＨＣｌ系エッチング液でエ
ッチングして金属電極層と接触するＩｎＡｓ表面を露出
させた（Ｓ９０８）。さらに、真空蒸着法によりＴｉ層
１００ｎｍ、Ａｕ層６００ｎｍを連続蒸着し、通常のリ
フトオフ法により金属電極層２３のパターンを形成した
（Ｓ９０９，Ｓ９１０）。最後に、ウェハにＡｒ雰囲気
中で２５０℃、２時間のアニールを施してホール素子を
製作した。
【００７７】このような方法でウェハ上に多数製作した
ホール素子の感磁部の長さ（対向した電極間長）は９５
μｍ、幅は３５μｍである。これらホール素子を、ダン
シング、ダイボンド、ワイヤボンド、ついでトランスフ
ァーモールドを行い、エポキシ樹脂でモールドされたホ
ール素子を製作した。
【００７８】上述した方法で作製されたホール素子の感
度を、５０ｍＴの磁場中で３Ｖの入力電圧を加えて測定
したところ、１２０ｍＶの出力電圧が得られた。また、
ホール素子の不平衡電圧変動ΔＶｕと入力抵抗変動ΔＲ
ｉｎの測定を実施例１と同様な条件で行った。５０素子
における測定結果をΔＶｕは標準偏差で、ΔＲｉｎは平
均値で評価し、その結果を表２に示す。いずれの値も比
較例２の第三化合物半導体層がＧａＡｓＳｂの場合と比
較して小さく、特に半田耐熱試験における改善が顕著で
あった。
【００７９】［実施例３］実施例２と同じ層構成の半導
体薄膜で、図１に示すホール素子を作製する工程を以下
に説明する。半導体薄膜１２の作製手順は実施例２と同
じである。ウェハプロセスは図８に示す工程図に基づき
実施した。まず、感磁部（電極接触部を含む）の形状を
したレジストパターンを形成し（Ｓ８０１）、これをマ
スクとしてイオンミリング法によりＧａＡｓ基板１１ま
でメサエッチングを行い感磁部を形成した後（Ｓ８０
２）、レジストを除去した（Ｓ８０３）。
【００８０】次に、金属電極層がＩｎＡｓ層１２ｂと接
触する部分よりわずかに大きい領域が開口部となってい
るレジストパターンを半導体薄膜上に形成した後（Ｓ８
０４）、不要なＧａＡｓ層１２ｄと一部のＡｌ０．５７
Ｇａ０．４３Ａｓ０．０４Ｓｂ０．９６層１２ｃをイオ
ンミリング法で、残りのＡｌ０．５７Ｇａ０．４３Ａｓ
０．０４Ｓｂ０．９６層１２ｃをＨＣｌ系エッチング液
でエッチングして金属電極層と接触するＩｎＡｓ表面を
露出させた（Ｓ８０５，Ｓ８０６）。
【００８１】次に、ウェハ全面にプラズマＣＶＤ法を用
いて、保護層１４としてのＳｉ３Ｎ ４を３００ｎｍ形成
した（Ｓ８０７）。金属電極層がＩｎＡｓ層と接触する
部分とパッド部分が開口部となっているレジストパター
ンをこのＳｉ３Ｎ４層上に形成した後（Ｓ８０８）、Ｃ
Ｆ４とＯ２の混合ガスを用いた反応性イオンエッチング
法によりＳｉ３Ｎ４層の不要部分をエッチングした（Ｓ
８０９）。
【００８２】その後レジストを除去し（Ｓ８１０）、さ
らに、真空蒸着法によりＴｉ層１００ｎｍ、Ａｕ層６０
０ｎｍを連続蒸着し、通常のリフトオフ法により金属電
極層１３のパターンを形成した（Ｓ８１１，Ｓ８１
２）。最後に、ウェハにＡｒ雰囲気中で２５０℃、２時
間のアニールを施してホール素子を製作した。
【００８３】このような方法でウェハ上に多数製作した
ホール素子の感磁部の長さ（対向した電極間長）は９５
μｍ、幅は３５μｍである。これらホール素子を、ダン
シング、ダイボンド、ワイヤボンド、ついでトランスフ
ァーモールドを行い、エポキシ樹脂でモールドされたホ
ール素子を製作した。
【００８４】上述した方法で作製されたホール素子の感
度を、５０ｍＴの磁場中で３Ｖの入力電圧を加えて測定
したところ、１２０ｍＶの出力電圧が得られた。また、
ホール素子の不平衡電圧変動ΔＶｕと入力抵抗変動ΔＲ
ｉｎの測定を実施例１と同様な条件で行った。５０素子
における測定結果をΔＶｕは標準偏差で、ΔＲｉｎは平
均値で評価し、その結果を表２に示す。いずれの値も比
較例の場合と比較して極めて小さく改善が顕著であっ
た。
【００８５】［実施例４］実施例１と同じ層構成の半導
体薄膜で、図３に示すホール素子を作製する工程を以下
に説明する。半導体薄膜３２の作製手順は実施例１と同
じである。ウェハプロセスは図１０に示す工程図に基づ
き実施した。まず、金属電極層がＩｎＡｓ層３２ｂと接
触する部分よりわずかに大きい領域が開口部となってい
るレジストパターンを半導体薄膜上に形成した後（Ｓ１
００１）、不要なＧａＡｓ０．０２Ｓｂ０．９８層３２
ｄとＡｌ０．５７Ｇａ０．４３Ａｓ０．０４Ｓｂ
０．９６層３２ｃをＨＣｌ系エッチング液でエッチング
して金属電極層と接触するＩｎＡｓ表面を露出させた
（Ｓ１００２，Ｓ１００３）。
【００８６】次に、ウェハ全面にプラズマＣＶＤ法を用
いて第一保護層３４ａとしてのＳｉＯ２を５００ｎｍ形
成した（Ｓ１００４）。次に、感磁部（電極接触部を含
む）の形状をしたレジストパターンを形成した後（Ｓ１
００５）、ＣＦ４とＯ２の混合ガスを用いた反応性イオ
ンエッチング法によりＳｉＯ２層の不要部分をエッチン
グし、次いでレジストを除去することによりハードマス
クを形成した（Ｓ１００６）。このハードマスクを用い
てイオンミリング法によりＧａＡｓ基板３１までメサエ
ッチングを行い感磁部を形成した（Ｓ１００７，Ｓ１０
０８）。イオンミリングにより半導体薄膜をエッチング
する際、ハードマスクのＳｉＯ２層もエッチングされ残
り膜厚はおよそ１００ｎｍであった。
【００８７】次いで、ウェハ全面にプラズマＣＶＤ法を
用いて、第二保護層３４ｂとしてのＳｉ３Ｎ４を３００
ｎｍ形成した（Ｓ１００９）。金属電極層がＩｎＡｓ層
と接触する部分とパッド部分が開口部となっているレジ
ストパターンをこのＳｉ３Ｎ ４層上に形成した後（Ｓ１
０１０）、ＣＦ４とＯ２の混合ガスを用いた反応性イオ
ンエッチング法によりＳｉ３Ｎ４層およびＳｉＯ２層の
不要部分をエッチングし（Ｓ１０１１）、次いでレジス
トを除去した（Ｓ１０１２）。
【００８８】さらに、真空蒸着法によりＴｉ層１００ｎ
ｍ、Ａｕ層６００ｎｍを連続蒸着し、通常のリフトオフ
法により金属電極層３３のパターンを形成した（Ｓ１０
１３，Ｓ１０１４）。最後に、ウェハにＡｒ雰囲気中で
２５０℃、２時間のアニールを施してホール素子を製作
した。
【００８９】このような方法でウェハ上に多数製作した
ホール素子の感磁部の長さ（対向した電極間長）は９５
μｍ、幅は３５μｍである。これらホール素子を、ダン
シング、ダイボンド、ワイヤボンド、ついでトランスフ
ァーモールドを行い、エポキシ樹脂でモールドされたホ
ール素子を製作した。
【００９０】上述した方法で作製されたホール素子の感
度を、５０ｍＴの磁場中で３Ｖの入力電圧を加えて測定
したところ、１２０ｍＶの出力電圧が得られた。また、
ホール素子の不平衡電圧変動ΔＶｕと入力抵抗変動ΔＲ
ｉｎの測定を実施例１と同様な条件で行った。５０素子
における測定結果をΔＶｕは標準偏差で、ΔＲｉｎは平
均値で評価し、その結果を表２に示す。いずれの値も比
較例の場合と比較して極めて小さく、顕著な改善が見ら
れた。
【００９１】［実施例５］実施例２と同じ層構成の半導
体薄膜で、図３に示すホール素子を作製する工程を以下
に説明する。半導体薄膜３２の作製手順は実施例２と同
じである。ウェハプロセスは図１０に示す工程図に基づ
き実施した。まず、金属電極層がＩｎＡｓ層３２ｂと接
触する部分よりわずかに大きい領域が開口部となってい
るレジストパターンを半導体薄膜上に形成した後（Ｓ１
００１）、不要なＧａＡｓ層３２ｄと一部のＡｌ０．
５７Ｇａ０．４３Ａｓ０．０４Ｓｂ０．９６層３２ｃを
イオンミリング法で、残りのＡｌ０．５７Ｇａ０．４３
Ａｓ０．０４Ｓｂ０．９６層３２ｃをＨＣｌ系エッチン
グ液でエッチングして金属電極層と接触するＩｎＡｓ表
面を露出させた（Ｓ１００２，Ｓ１００３）。
【００９２】次に、ウェハ全面にプラズマＣＶＤ法を用
いて第一保護層３４ａとしてのＳｉＯ２を５００ｎｍ形
成した（Ｓ１００４）。次に、感磁部（電極接触部を含
む）の形状をしたレジストパターンを形成した後（Ｓ１
００５）、ＣＦ４とＯ２の混合ガスを用いた反応性イオ
ンエッチング法によりＳｉＯ２層の不要部分をエッチン
グし、次いでレジストを除去することによりハードマス
クを形成した（Ｓ１００６）。このハードマスクを用い
てイオンミリング法によりＧａＡｓ基板３１までメサエ
ッチングを行い感磁部を形成した（Ｓ１００７，Ｓ１０
０８）。イオンミリングにより半導体薄膜をエッチング
する際、ハードマスクのＳｉＯ２層もエッチングされ残
り膜厚はおよそ１００ｎｍであった。
【００９３】次いで、ウェハ全面にプラズマＣＶＤ法を
用いて、第二保護層３４ｂとしてのＳｉ３Ｎ４を３００
ｎｍ形成した（Ｓ１００９）。金属電極層がＩｎＡｓ層
と接触する部分とパッド部分が開口部となっているレジ
ストパターンをこのＳｉ３Ｎ ４層上に形成した後（Ｓ１
０１０）、ＣＦ４とＯ２の混合ガスを用いた反応性イオ
ンエッチング法によりＳｉ３Ｎ４層およびＳｉＯ２層の
不要部分をエッチングし（Ｓ１０１１）、次いでレジス
トを除去した（Ｓ１０１２）。
【００９４】さらに、真空蒸着法によりＴｉ層１００ｎ
ｍ、Ａｕ層６００ｎｍを連続蒸着し、通常のリフトオフ
法により金属電極層３３のパターンを形成した（Ｓ１０
１３，Ｓ１０１４）。最後に、ウェハにＡｒ雰囲気中で
２５０℃、２時間のアニールを施してホール素子を製作
した。
【００９５】このような方法でウェハ上に多数製作した
ホール素子の感磁部の長さ（対向した電極間長）は９５
μｍ、幅は３５μｍである。これらホール素子を、ダン
シング、ダイボンド、ワイヤボンド、ついでトランスフ
ァーモールドを行い、エポキシ樹脂でモールドされたホ
ール素子を製作した。
【００９６】上述した方法で作製されたホール素子の感
度を、５０ｍＴの磁場中で３Ｖの入力電圧を加えて測定
したところ、１２０ｍＶの出力電圧が得られた。また、
ホール素子の不平衡電圧変動ΔＶｕと入力抵抗変動ΔＲ
ｉｎの測定を実施例１と同様な条件で行った。５０素子
における測定結果をΔＶｕは標準偏差で、ΔＲｉｎは平
均値で評価し、その結果を表２に示す。いずれの値も比
較例の場合と比較して極めて小さく、顕著な改善が見ら
れた。
【００９７】［実施例６］実施例１と同じ層構成の半導
体薄膜を用いて、図４に示すホール素子を作製する工程
を以下に説明する。半導体薄膜４２の作製手順は実施例
１と同じである。ウェハプロセスは図１１に示す工程図
に基づき実施した。まず、ウェハ全面にプラズマＣＶＤ
法を用いて第一保護層４４ａとしてのＳｉＯ２を５００
ｎｍ形成した（Ｓ１１０１）。次に、感磁部（電極接触
部を含む）の形状をしたレジストパターンを形成した後
（Ｓ１１０２）、ＣＦ４とＯ２の混合ガスを用いた反応
性イオンエッチング法によりＳｉＯ２層の不要部分をエ
ッチングし、次いでレジストを除去することによりハー
ドマスクを形成した（Ｓ１１０３）。このハードマスク
を用いてイオンミリング法によりＧａＡｓ基板４１まで
メサエッチングを行い感磁部を形成した（Ｓ１１０４，
Ｓ１１０５）。イオンミリングにより半導体薄膜をエッ
チングする際、ハードマスクのＳｉＯ２層もエッチング
され残り膜厚はおよそ１００ｎｍであった。
【００９８】次に、ウェハ全面にプラズマＣＶＤ法を用
いて、第二保護層４４ｂとしてのＳｉ３Ｎ４を３００ｎ
ｍ形成した（Ｓ１１０６）。金属電極層がＩｎＡｓ層と
接触する部分とパッド部分が開口部となっているレジス
トパターンをこのＳｉ３Ｎ４層上に形成した後（Ｓ１１
０７）、ＣＦ４とＯ２の混合ガスを用いた反応性イオン
エッチング法によりＳｉ３Ｎ４層およびＳｉＯ２層の不
要部分をエッチングし（Ｓ１１０８）、次いでレジスト
を除去した（Ｓ１１０９）。その後、不要なＧａＡｓ
０．０２Ｓｂ０．９８層４２ｄとＡｌ０．５７Ｇａ
０．４３Ａｓ０．０４Ｓｂ０．９６層４２ｃをＨＣｌ系
エッチング液でエッチングして金属電極層と接触するＩ
ｎＡｓ表面を露出させた（Ｓ１１１０）。
【００９９】さらに、真空蒸着法によりＴｉ層１００ｎ
ｍ、Ａｕ層６００ｎｍを連続蒸着し、通常のリフトオフ
法により金属電極層４３のパターンを形成した（Ｓ１１
１１，Ｓ１１１０）。最後に、ウェハにＡｒ雰囲気中で
２５０℃、２時間のアニールを施してホール素子を製作
した。
【０１００】このような方法でウェハ上に多数製作した
ホール素子の感磁部の長さ（対向した電極間長）は９５
μｍ、幅は３５μｍである。これらホール素子を、ダン
シング、ダイボンド、ワイヤボンド、ついでトランスフ
ァーモールドを行い、エポキシ樹脂でモールドされたホ
ール素子を製作した。
【０１０１】上述した方法で作製されたホール素子の感
度を、５０ｍＴの磁場中で３Ｖの入力電圧を加えて測定
したところ、１２０ｍＶの出力電圧が得られた。また、
ホール素子の不平衡電圧変動ΔＶｕと入力抵抗変動ΔＲ
ｉｎの測定を実施例１と同様な条件で行った。５０素子
における測定結果をΔＶｕは標準偏差で、ΔＲｉｎは平
均値で評価し、その結果を表２に示す。いずれの値も比
較例の場合と比較して極めて小さかった。
【０１０２】［実施例７］実施例１と同じ層構成の半導
体薄膜を用いて、図５に示すホール素子を作製する工程
を以下に説明する。半導体薄膜５２の作製手順は実施例
１と同じである。ウェハプロセスは図１２に示す工程図
に基づき実施した。まず、ウェハ全面にプラズマＣＶＤ
法を用いて第一保護層５４ａとしてのＳｉＯ２を５００
ｎｍ形成した（Ｓ１２０１）。次に、感磁部（電極接触
部を含む）の形状をしたレジストパターンを形成した後
（Ｓ１２０２）、ＣＦ４とＯ２の混合ガスを用いた反応
性イオンエッチング法によりＳｉＯ２層の不要部分をエ
ッチングし、次いでレジストを除去することによりハー
ドマスクを形成した（Ｓ１２０３）。このハードマスク
を用いてイオンミリング法によりＧａＡｓ基板５１まで
メサエッチングを行い感磁部を形成した（Ｓ１２０４，
Ｓ１２０５）。イオンミリングにより半導体薄膜をエッ
チングする際、ハードマスクのＳｉＯ２層もエッチング
され残り膜厚はおよそ１００ｎｍであった。
【０１０３】次に、金属電極層がＩｎＡｓ層と接触する
部分よりわずかに大きい領域が開口部となっているレジ
ストパターンを該ＳｉＯ２層上に形成した後（Ｓ１２０
６）、ＣＦ４とＯ２の混合ガスを用いた反応性イオンエ
ッチング法によりＳｉＯ２層の不要部分をエッチングし
（Ｓ１２０７）、次いでレジストを除去した（Ｓ１２０
８）。その後、不要なＧａＡｓ０．０２Ｓｂ０．９８層
５２ｄとＡｌ０．５７Ｇａ０．４３Ａｓ０．０４Ｓｂ
０．９６層５２ｃをＨＣｌ系エッチング液でエッチング
して金属電極層と接触するＩｎＡｓ表面を露出させた
（Ｓ１２０９）。
【０１０４】次に、ウェハ全面にプラズマＣＶＤ法を用
いて、第二保護層５４ｂとしてのＳｉ３Ｎ４を３００ｎ
ｍ形成した（Ｓ１２１０）。金属電極層がＩｎＡｓ層と
接触する部分とパッド部分が開口部となっているレジス
トパターンをこのＳｉ３Ｎ４層上に形成した後（Ｓ１２
１１）、ＣＦ４とＯ２の混合ガスを用いた反応性イオン
エッチング法によりＳｉ３Ｎ４層およびＳｉＯ２層の不
要部分をエッチングし、次いでレジストを除去した。
【０１０５】さらに、真空蒸着法によりＴｉ層１００ｎ
ｍ、Ａｕ層６００ｎｍを連続蒸着し、通常のリフトオフ
法により金属電極層５３のパターンを形成した（Ｓ１２
１２）。最後に、ウェハにＡｒ雰囲気中で２５０℃、２
時間のアニールを施してホール素子を製作した。
【０１０６】このような方法でウェハ上に多数製作した
ホール素子の感磁部の長さ（対向した電極間長）は９５
μｍ、幅は３５μｍである。これらホール素子を、ダン
シング、ダイボンド、ワイヤボンド、ついでトランスフ
ァーモールドを行い、エポキシ樹脂でモールドされたホ
ール素子を製作した。
【０１０７】上述した方法で作製されたホール素子の感
度を、５０ｍＴの磁場中で３Ｖの入力電圧を加えて測定
したところ、１２０ｍＶの出力電圧が得られた。また、
ホール素子の不平衡電圧変動ΔＶｕと入力抵抗変動ΔＲ
ｉｎの測定を実施例１と同様な条件で行った。５０素子
における測定結果をΔＶｕは標準偏差で、ΔＲｉｎは平
均値で評価し、その結果を表２に示す。いずれの値も比
較例の場合と比較して極めて小さかった。
【０１０８】［実施例８］実施例１と同じ層構成の半導
体薄膜を用いて、図６に示すホール素子を作製する工程
を以下に説明する。半導体薄膜６２の作製手順は実施例
１と同じである。ウェハプロセスは図１３に示す工程図
に基づき実施した。まず、ウェハ全面にプラズマＣＶＤ
法を用いて第一保護層６４ａとしてのＳｉＯ２を５００
ｎｍ形成した（Ｓ１３０１）。次に、感磁部（電極接触
部を含む）の形状をしたレジストパターンを形成した後
（Ｓ１３０２）、ＣＦ４とＯ２の混合ガスを用いた反応
性イオンエッチング法によりＳｉＯ２層の不要部分をエ
ッチングし、次いでレジストを除去することによりハー
ドマスクを形成した（Ｓ１３０３）。このハードマスク
を用いてイオンミリング法によりＧａＡｓ基板６１まで
メサエッチングを行い感磁部を形成した（Ｓ１３０４，
Ｓ１３０５）。イオンミリングにより半導体薄膜をエッ
チングする際、ハードマスクのＳｉＯ２層もエッチング
され残り膜厚はおよそ１００ｎｍであった。
【０１０９】次に、ウェハ全面にプラズマＣＶＤ法を用
いて、第二保護層６４ｂとしてのＳｉ３Ｎ４を１００ｎ
ｍ形成した（Ｓ１３０６）。金属電極層がＩｎＡｓ層と
接触する部分よりわずかに大きい領域が開口部となって
いるレジストパターンをこのＳｉ３Ｎ４層上に形成した
後（Ｓ１３０７）、ＣＦ４とＯ２の混合ガスを用いた反
応性イオンエッチング法によりＳｉ３Ｎ４層およびＳｉ
Ｏ２層の不要部分をエッチングし（Ｓ１３０８）、次い
でレジストを除去した（Ｓ１３０９）。その後、不要な
ＧａＡｓ０．０２Ｓｂ０．９８層６２ｄとＡｌ０．５７
Ｇａ０．４３Ａｓ０．０４Ｓｂ０．９６層６２ｃをＨＣ
ｌ系エッチング液でエッチングして金属電極層と接触す
るＩｎＡｓ表面を露出させた（Ｓ１３１０）。
【０１１０】次いで、ウェハ全面にプラズマＣＶＤ法を
用いて、第三保護層６４ｃとしてのＳｉ３Ｎ４を２００
ｎｍ形成した（Ｓ１３１１）。金属電極層がＩｎＡｓ層
と接触する部分とパッド部分が開口部となっているレジ
ストパターンをこのＳｉ３Ｎ ４層上に形成した後（Ｓ１
３１２）、ＣＦ４とＯ２の混合ガスを用いた反応性イオ
ンエッチング法によりＳｉ３Ｎ４層の不要部分をエッチ
ングし、次いでレジストを除去した（Ｓ１３１３）。
【０１１１】さらに、真空蒸着法によりＴｉ層１００ｎ
ｍ、Ａｕ層６００ｎｍを連続蒸着し、通常のリフトオフ
法により金属電極層６３のパターンを形成した（Ｓ１３
１４，Ｓ１３１５）。最後に、ウェハにＡｒ雰囲気中で
２５０℃、２時間のアニールを施してホール素子を製作
した。
【０１１２】このような方法でウェハ上に多数製作した
ホール素子の感磁部の長さ（対向した電極間長）は９５
μｍ、幅は３５μｍである。これらホール素子を、ダン
シング、ダイボンド、ワイヤボンド、ついでトランスフ
ァーモールドを行い、エポキシ樹脂でモールドされたホ
ール素子を製作した。
【０１１３】上述した方法で作製されたホール素子の感
度を、５０ｍＴの磁場中で３Ｖの入力電圧を加えて測定
したところ、１２０ｍＶの出力電圧が得られた。また、
ホール素子の不平衡電圧変動ΔＶｕと入力抵抗変動ΔＲ
ｉｎの測定を実施例１と同様な条件で行った。５０素子
における測定結果をΔＶｕは標準偏差で、ΔＲｉｎは平
均値で評価し、その結果を表２に示す。いずれの値も比
較例の場合と比較して極めて小さかった。
【０１１４】［実施例９］実施例２と同じ層構成の半導
体薄膜を用いて、図６に示すホール素子を作製する工程
を以下に説明する。半導体薄膜６２の作製手順は実施例
２と同じである。ウェハプロセスは図１３に示す工程図
に基づき実施した。まず、ウェハ全面にプラズマＣＶＤ
法を用いて第一保護層６４ａとしてのＳｉＯ２を５００
ｎｍ形成した（Ｓ１３０１）。次に、感磁部（電極接触
部を含む）の形状をしたレジストパターンを形成した後
（Ｓ１３０２）、ＣＦ４とＯ２の混合ガスを用いた反応
性イオンエッチング法によりＳｉＯ２層の不要部分をエ
ッチングし、次いでレジストを除去することによりハー
ドマスクを形成した（Ｓ１３０３）。このハードマスク
を用いてイオンミリング法によりＧａＡｓ基板６１まで
メサエッチングを行い感磁部を形成した（Ｓ１３０４，
Ｓ１３０５）。イオンミリングにより半導体薄膜をエッ
チングする際、ハードマスクのＳｉＯ２層もエッチング
され残り膜厚はおよそ１００ｎｍであった。
【０１１５】次に、ウェハ全面にプラズマＣＶＤ法を用
いて、第二保護層６４ｂとしてのＳｉ３Ｎ４を１００ｎ
ｍ形成した（Ｓ１３０６）。金属電極層がＩｎＡｓ層と
接触する部分よりわずかに大きい領域が開口部となって
いるレジストパターンをこのＳｉ３Ｎ４層上に形成した
後（Ｓ１３０７）、ＣＦ４とＯ２の混合ガスを用いた反
応性イオンエッチング法によりＳｉ３Ｎ４層およびＳｉ
Ｏ２層の不要部分をエッチングし（Ｓ１３０８）、次い
でレジストを除去した（Ｓ１３０９）。その後、不要な
ＧａＡｓ層６２ｄと一部のＡｌ０．５７Ｇａ０．４３Ａ
ｓ０．０４Ｓｂ ０．９６層６２ｃをイオンミリング法
で、残りのＡｌ０．５７Ｇａ０．４３Ａｓ ０．０４Ｓｂ
０．９６層６２ｃをＨＣｌ系エッチング液でエッチング
して金属電極層と接触するＩｎＡｓ表面を露出させた
（Ｓ１３１０）。
【０１１６】次いで、ウェハ全面にプラズマＣＶＤ法を
用いて、第三保護層６４ｃとしてのＳｉ３Ｎ４を２００
ｎｍ形成した（Ｓ１３１１）。金属電極層がＩｎＡｓ層
と接触する部分とパッド部分が開口部となっているレジ
ストパターンをこのＳｉ３Ｎ ４層上に形成した後（Ｓ１
３１２）、ＣＦ４とＯ２の混合ガスを用いた反応性イオ
ンエッチング法によりＳｉ３Ｎ４層の不要部分をエッチ
ングし（Ｓ１３１０）、次いでレジストを除去した。
【０１１７】さらに、真空蒸着法によりＴｉ層１００ｎ
ｍ、Ａｕ層６００ｎｍを連続蒸着し、通常のリフトオフ
法により金属電極層６３のパターンを形成した（Ｓ１３
１４，Ｓ１３１５）。最後に、ウェハにＡｒ雰囲気中で
２５０℃、２時間のアニールを施してホール素子を製作
した。
【０１１８】このような方法でウェハ上に多数製作した
ホール素子の感磁部の長さ（対向した電極間長）は９５
μｍ、幅は３５μｍである。これらホール素子を、ダン
シング、ダイボンド、ワイヤボンド、ついでトランスフ
ァーモールドを行い、エポキシ樹脂でモールドされたホ
ール素子を製作した。
【０１１９】上述した方法で作製されたホール素子の感
度を、５０ｍＴの磁場中で３Ｖの入力電圧を加えて測定
したところ、１２０ｍＶの出力電圧が得られた。また、
ホール素子の不平衡電圧変動ΔＶｕと入力抵抗変動ΔＲ
ｉｎの測定を実施例１と同様な条件で行った。５０素子
における測定結果をΔＶｕは標準偏差で、ΔＲｉｎは平
均値で評価し、その結果を表２に示す。いずれの値も比
較例の場合と比較して極めて小さかった。
【０１２０】
【発明の効果】以上説明したように本発明によれば、Ｉ
ｎＸ１Ｇａ１−Ｘ１ＡｓＹ１Ｓｂ１− Ｙ１（０≦Ｘ１≦
１、０≦Ｙ１≦１）からなる活性層の上下に、活性層よ
り大きな禁制帯幅を有するＳｂを含む化合物半導体層を
配置した半導体薄膜と、金属電極および保護層からなる
ホール素子において、金属電極層が半導体薄膜とは活性
層のみで接触し、接触面以外は半導体薄膜の上面と側面
のすべてが保護層で直接被覆されているので、活性層の
上下に配置された禁制帯幅の大きな化合物半導体層全面
（表面および側面）が保護層で被覆される構造を実現
し、素子特性の変動が小さく信頼性の高い、特に高温高
湿環境下においても特性変動が小さい化合物半導体ホー
ル素子を提供することができる。
【０１２１】また、本発明によれば、最上部の化合物半
導体層としてＳｂを含まないＩｎＧａＡｓをキャップ層
とすることにより、工程中の半導体薄膜の表面酸化を抑
制することができ、素子特性の変動が小さく信頼性の高
い、特に半田付けなどの高温処理においても特性変動が
小さい化合物半導体ホール素子を提供することができ
る。
【０１２２】さらに、本発明によれば、半導体薄膜を形
成した後、まず最初にＳｉＯ２層などの保護層を形成
し、半導体薄膜の表面損傷を最小化することにより、素
子特性の変動が小さく信頼性の高い、特に半田付けなど
の高温処理においても特性変動が小さい化合物半導体ホ
ール素子を提供することができる。
【図面の簡単な説明】
【図１】本発明における化合物半導体ホール素子の一実
施例を説明するための断面図である。
【図２】本発明における化合物半導体ホール素子の他の
実施例を説明するための断面図である。
【図３】本発明における化合物半導体ホール素子のさら
に他の実施例を説明するための断面図である。
【図４】本発明における化合物半導体ホール素子のさら
に他の実施例を説明するための断面図である。
【図５】本発明における化合物半導体ホール素子のさら
に他の実施例を説明するための断面図である。
【図６】本発明における化合物半導体ホール素子のさら
に他の実施例を説明するための断面図である。
【図７】従来構造を有する化合物半導体ホール素子の断
面図である。
【図８】図１の化合物半導体ホール素子を作製する工程
図の一例を示す図である。
【図９】図２の化合物半導体ホール素子を作製する工程
図の一例を示す図である。
【図１０】図３の化合物半導体ホール素子を作製する工
程図の一例を示す図である。
【図１１】図４の化合物半導体ホール素子を作製する工
程図の一例を示す図である。
【図１２】図５の化合物半導体ホール素子を作製する工
程図の一例を示す図である。
【図１３】図６の化合物半導体ホール素子を作製する工
程図の一例を示す図である。
【図１４】図７の化合物半導体ホール素子を作製する工
程図の一例を示す図である。
【符号の説明】
１１，２１，３１，４１，５１，６１，７１ 基板 １２，２２，３２，４２，５２，６２，７２ 半導体薄
膜 １２ａ，２２ａ，３２ａ，４２ａ，５２ａ，６２ａ，７
２ａ 第一化合物半導体層 １２ｂ，２２ｂ，３２ｂ，４２ｂ，５２ｂ，６２ｂ，７
２ｂ 活性層 １２ｃ，２２ｃ，３２ｃ，４２ｃ，５２ｃ，６２ｃ，７
２ｃ 第二化合物半導体層 １２ｄ，２２ｄ，３２ｄ，４２ｄ，５２ｄ，６２ｄ，７
２ｄ 第三化合物半導体層 １３，２３，３３，４３，５３，６３，７３ 金属電極
層 １４、２４，３４，４４，５４，６４，７４ 保護層 ３４ａ，４４ａ，５４ａ，６４ａ 第一保護層 ３４ｂ，４４ｂ，５４ｂ，６４ｂ 第二保護層 ６４ｃ 第三保護層

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 ＩｎＸ１Ｇａ１−Ｘ１ＡｓＹ１Ｓｂ
    １−Ｙ１（０≦Ｘ１≦１、０≦Ｙ１≦１）からなる活性
    層の上下に、該活性層より大きな禁制帯幅を有するＳｂ
    を含む化合物半導体層を配置した半導体薄膜と、金属電
    極層および保護層からなるホール素子において、前記金
    属電極層が前記半導体薄膜とは前記活性層のみで接触
    し、該接触面以外の前記半導体薄膜の上面と側面のすべ
    てが前記保護層で直接被覆されていることを特徴とする
    化合物半導体ホール素子。
  2. 【請求項２】 ＩｎＸ１Ｇａ１−Ｘ１ＡｓＹ１Ｓｂ
    １−Ｙ１（０≦Ｘ１≦１、０≦Ｙ１≦１）からなる活性
    層の上下に、該活性層より大きな禁制帯幅を有するＳｂ
    を含む化合物半導体層を配置した半導体薄膜と、金属電
    極層および保護層からなるホール素子において、上部化
    合物半導体層の上にＩｎＸ２Ｇａ１−Ｘ２Ａｓ（０≦Ｘ
    ２≦１）からなるキャップ層を具備することを特徴とす
    る化合物半導体ホール素子。
  3. 【請求項３】 前記上部化合物半導体層の上にＩｎＸ２
    Ｇａ１−Ｘ２Ａｓ（０≦Ｘ２≦１）からなるキャップ層
    を具備することを特徴とする請求項１に記載の化合物半
    導体ホール素子。
  4. 【請求項４】 前記半導体薄膜がＧａＡｓまたはＳｉの
    基板上に形成され、前記活性層がＩｎＡｓで、前記化合
    物半導体層がＡｌＺ１Ｇａ１−Ｚ１ＡｓＹ２Ｓｂ
    １−Ｙ２（０≦Ｚ１≦１、０≦Ｙ２≦０．３）であるこ
    とを特徴とする請求項１，２又は３に記載の化合物半導
    体ホール素子。
  5. 【請求項５】 請求項１，２又は３に記載された化合物
    半導体ホール素子の製造方法において、前記金属電極層
    と接触する前記活性層をエッチング工程により露出し、
    次いで前記保護層を形成する工程を有することを特徴と
    する化合物半導体ホール素子の製造方法。
  6. 【請求項６】 前記半導体薄膜の形成後、まず前記金属
    電極層と接触する前記活性層をエッチング工程により露
    出し、次いで第一保護層を形成する工程と、パターンニ
    ングした該第一保護層をマスクとして用いて前記半導体
    薄膜の感磁部および電極接触部以外をエッチング工程で
    除去した後、エッチング工程で露出した基板と半導体薄
    膜の側面および第一保護層を第二保護層で被覆する工程
    を有することを特徴とする請求項５に記載の化合物半導
    体ホール素子の製造方法。
  7. 【請求項７】 ＩｎＸ１Ｇａ１−Ｘ１ＡｓＹ１Ｓｂ
    １−Ｙ１（０≦Ｘ１≦１、０≦Ｙ１≦１）からなる活性
    層の上下に、該活性層より大きな禁制帯幅を有するＳｂ
    を含む化合物半導体層を配置した半導体薄膜と、金属電
    極層および保護層からなる化合物半導体ホール素子の製
    造方法において、前記半導体薄膜の形成後、まず第一保
    護層を形成し、パターニングされた該第一保護層をマス
    クとして用いて半導体薄膜の感磁部および電極接触部以
    外をエッチングで除去する工程と、エッチング工程で露
    出した基板と半導体薄膜および第一保護層を第二保護層
    で被覆する工程を有することを特徴とする化合物半導体
    ホール素子の製造方法。
  8. 【請求項８】 請求項１，２又は３に記載された化合物
    半導体ホール素子の製造方法において、前記半導体薄膜
    の形成後、まず第一保護層を形成し、パターニングされ
    た該第一保護層をマスクとして用いて半導体薄膜の感磁
    部および電極接触部以外をエッチングで除去する工程
    と、第一保護層およびキャップ層を含む上部化合物半導
    体層をエッチング工程により除去し前記金属電極層と接
    触する前記活性層を露出させた後、エッチング工程で露
    出した基板と半導体薄膜および第一保護層を第二保護層
    で被覆する工程を有することを特徴とする化合物半導体
    ホール素子の製造方法。
  9. 【請求項９】 請求項１，２又は３に記載された化合物
    半導体ホール素子の製造方法において、前記半導体薄膜
    の形成後、まず第一保護層を形成し、パターニングされ
    た該第一保護層をマスクとして用いて半導体薄膜の感磁
    部および電極接触部以外をエッチング工程で除去した
    後、エッチング工程で露出した基板と半導体薄膜および
    第一保護層を第二保護層で被覆する工程と、第二保護層
    と第一保護層およびキャップ層を含む上部化合物半導体
    層をエッチング工程により除去し前記金属電極層と接触
    する前記活性層を露出させた後、エッチング工程で露出
    した半導体薄膜および第二保護層を第三保護層で被覆す
    る工程を有することを特徴とする化合物半導体ホール素
    子の製造方法。
  10. 【請求項１０】 請求項６乃至９いずれかに記載された
    化合物半導体ホール素子の製造方法において、前記第一
    保護層がＳｉＯ２で、前記第二保護層がＳｉ ３Ｎ４であ
    ることを特徴とする化合物半導体ホール素子の製造方
    法。
  11. 【請求項１１】 前記半導体薄膜がＧａＡｓまたはＳｉ
    の基板上に形成され、前記活性層がＩｎＡｓで、前記化
    合物半導体層がＡｌＺ１Ｇａ１−Ｚ１ＡｓＹ ２Ｓｂ
    １−Ｙ２（０≦Ｚ１≦１、０≦Ｙ２≦０．３）であるこ
    とを特徴とする請求項５乃至１０いずれかに記載の化合
    物半導体ホール素子の製造方法。
JP2002036018A 2002-02-13 2002-02-13 化合物半導体ホール素子及びその製造方法 Withdrawn JP2003243743A (ja)

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* Cited by examiner, † Cited by third party
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JP2013070092A (ja) * 2012-12-20 2013-04-18 Asahi Kasei Electronics Co Ltd 磁気デバイスの製造方法

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