KR101036703B1 - Ｍｒａｍ 장치들의 전자기 소자들의 상부의 도전 층들을접촉하는 방법 - Google Patents

Ｍｒａｍ 장치들의 전자기 소자들의 상부의 도전 층들을접촉하는 방법 Download PDF

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Abstract

전자기 소자를 덮는 도전층을 접촉시키는 방법은 유전 영역을 덮는 메모리 소자층을 형성하는 단계를 포함한다. 제1 도전층(26)은 메모리 소자층(18)을 덮도록 피착된다. 제1 유전층(28)은 제1 도전층(26)을 덮도록 피착되며, 제1 마스크 층(28)을 형성하기 위해 패터닝되고 에칭된다. 제1 마스크 층(28)을 이용하여, 제1 도전층(26)이 에칭된다. 제2 유전층(36)이 제1 마스크 층(28) 및 유전 영역 상부에 피착된다. 제1 마스크 층(28)을 노출시키기 위해 제2 유전층(36)의 일부가 제거된다. 제1 마스크 층(28)이 제2 유전층(36)보다 빠른 속도로 에칭되도록 제2 유전층(36) 및 제1 마스크 층(28)은 화학 에칭 처리된다. 이러한 에칭은 제1 도전층(26)을 노출시킨다.
MRAM, 전자기 소자, 도전층, 소자층

Description

ＭＲＡＭ 장치들의 전자기 소자들의 상부의 도전 층들을 접촉하는 방법{METHODS FOR CONTRACTING CONDUCTING LAYERS OVERLYING MAGNETOELECTRONIC ELEMENTS OF MRAM DEVICES}
본 발명은 전반적으로 자기저항성 장치에 관한 것으로, 보다 구체적으로 자기저항성 랜덤 액세스 메모리 장치의 자기저항 소자층 상부의 도전층들에 접촉하는 방법에 관한 것이다.
전자기 장치들, 스핀 전자 장치들 및 스핀트로닉스(spintronics) 장치들은 주로 전자 스핀에 의해서 야기되는 효과를 이용하는 장치들에 대한 동의어이다. 전자기 효과는 다양한 정보 장치들에서 이용되며, 비휘발성의, 신뢰할 만한, 방사에 저항력을 가지는 고밀도 데이터 저장 및 검색을 제공한다. MRAM(magnetoresistive random access memory) 장치들은 잘 알려진 전자기 정보 장치들이다.
통상적으로, 전자기 정보 장치는 유전체 또는 다른 절연 물질에 의해서 격리되는 (예컨대, 거대 자기저항성 (GMR) 소자들 또는 자기 터널 접합(MTJ) 소자들과 같은)전자기 소자들의 어레이로 구성된다. 전자기 소자로의 전기적 접속의 한 가지 타입은 소자 상부의 도전층들 또는 전극들을 이용하여 이루어진다. 그러나, 전 극들의 구조에 있어서의 고유 스트레스들은 전자기 소자의 자기 특성에 불리한 영향을 미칠 수 있다. 따라서, 상부의 접촉 전극을 가능한 얇게 하는 것이 바람직하다. 그러나, 상부의 접촉 전극의 두께가 감소할수록, 상부의 접촉 전극에의 후속하는 전기적 접촉을 만드는 것이 어려워진다. 상부의 접촉 전극의 평탄화는 종종 상부의 접촉 전극을 통과하는 과평탄화(over-planarization)를 초래한다. 부가적으로, 상부의 접촉 전극들의 어레이의 평탄화는 어레이의 외부에 위치한 전자기 소자들을 손상시키는 "에지(edge) 효과"를 야기할 수 있을 것이다. 또한, 상부의 전극에의 비아(via)의 생성은 근래의 종횡비의 증가로 어려우며, 추가적인 마스킹(masking) 단계를 요구하여, 생산량의 감소와 비용의 증가를 초래한다.
따라서, 전자기 소자 상부의 도전층에 접촉하는 향상된 방법을 제공하는 것이 바람직하다. 전자기 소자들의 어레이 내의 전자기 소자 상부의 도전층을 접촉하는 향상된 방법을 제공하는 것 또한 바람직하다. 또한, 본 발명의 다른 바람직한 특징들 및 특성들이 첨부된 도면 및 본 발명의 배경기술과 함께, 후속하는 본 발명의 상세한 설명 및 첨부된 청구의 범위로부터 명백해질 것이다.
이후에, 본 발명은 첨부된 도면과 결합하여 기술될 것이며, 도면에 있어서 동일한 참조 부호는 동일한 요소를 나타낸다.
도 1 내지 7은 본 발명의 예시적인 실시예에 따른 MRAM 장치의 전자기 소자 상부의 도전층을 접촉하는 방법을 나타내는 개략적인 단면도.
도 8은 본 발명의 다른 예시적인 실시예에 따른 MRAM 장치의 전자기 소자 상 부의 도전층을 접촉하는 방법을 나타내는 개략적인 단면도.
도 9는 본 발명의 또 다른 예시적인 실시예에 따른 MRAM 장치의 전자기 소자 상부의 도전층을 접촉하는 방법을 나타내는 개략적인 단면도.
도 10 내지 13은 본 발명의 예시적인 실시예에 따른 MRAM 장치의 전자기 소자들의 어레이의 전자기 소자 상부의 도전층을 접촉하는 방법을 나타내는 개략적인 단면도.
도 14 내지 15는 본 발명의 다른 예시적인 실시예에 따른 MRAM 장치의 전자기 소자들의 어레이의 전자기 소자 상부의 도전층을 접촉하는 방법을 나타내는 개략적인 단면도.
아래의 본 발명의 상세한 설명은 본질적으로 예시적인 것으로, 본 발명, 또는 본 출원 및 본 발명의 이용을 한정하기 위함은 아니다. 또한, 전술한 본 발명의 배경 기술 또는 후술할 본 발명의 상세한 설명에 나타난 이론에 의해서 본 발명의 범위가 정해지는 것은 아니다.
이제 도면을 살펴보면, 도 1 내지 7은 MRAM 장치의 전자기 소자 상부의 도전층을 접촉하는 본 발명의 한 예시적인 실시예에 따른 방법을 도시한다. 도 1은 부분적으로 제조된 MRAM 장치의 전자기 소자 구조물(10)의 단면도를 나타낸다. 본 방법은 내부에 도전체(14)를 형성한 유전 영역(12)을 제공함으로써 시작한다. 유전 영역(12)은, 예컨대 SiO2와 같은 적절한 유전 재료로 형성될 수 있다. 도전체(14)는 Al, Al 합금, Cu 및 CU 합금과 같은 적절한 도전성 재료를 포함할 수 있으며, Ta, TaN, Ti, TiN 또는 TiW와 같은 장벽 재료를 포함할 수 있을 것이다. 도시되지는 않았지만, 도전체(14)는 전형적으로, 예컨대 플러그 도전체 또는 도전체들의 상호접속 스택에서의 일련의 도전체들에 의해서 실리콘 기판과 같은 반도체 기판에 형성된 트랜지스터에 전기적으로 접속된다. 트랜지스터들은 판독 동작에서 전자기 소자들의 컨텐츠에 액세스하는 데에 이용된다. 추가적으로, 유전 영역(12)은, 전형적으로 각기 후속하여 형성된 전자기 소자의 프로그래밍을 위한 자계를 제공하는 디지트 라인(digit line)들로 알려진 다수의 프로그래밍 라인들(도시되지 않음)을 포함할 수 있을 것이다.
본 발명의 한 예시적인 실시예에서, 제1 도전층(16)은 유전 영역(12) 및 도전체(14) 상부에 피착되고, 도전체(14)와 전기적으로 통한다. 본 명세서에서 사용된 "층"이라는 용어는 하나의 층, 또는 다수의 층 또는 하부층들 또는 그 조합을 의미한다. 제1 도전층(16)은 적절한 도전성 재료로 형성될 수 있다. 바람직하게, 제1 도전성 층(16)은 Ta, W, Ti, Al, TaN 또는 이들의 결합 또는 합금으로 구성된다. 보다 바람직하게, 제1 도전층(16)은 Ta로 형성된다.
그 후에 메모리 소자층(18)이 제1 도전층(16) 상부에 피착된다. 메모리 소자층(18)은 MTJ 소자 또는 GMR 소자와 같은 메모리 소자를 형성하는 재료를 포함한다. 본 기술분야의 당업자에게 공지된 바와 같이, MTJ 소자 또는 GMR 소자는 격리층에 의해서 격리되는 제1 및 제2 자기층을 가진다. 격리층은 MTJ 소자에 있어서의 터널 장벽층이거나, GMR 소자에 있어서의 도전성 비자기층이다. 본 발명의 한 예시적인 실시예에서, 메모리 소자는 MTJ 소자를 포함하며, 메모리 소자층(18)은 제1 자기층(또는 층들의 조합)(20), 터널 장벽층(또는 층들의 조합)(22) 및 제2 자기층(또는 층들의 조합)(24)을 포함하며, 이는, 예컨대 물리적 기상 피착(PVD), 이온 빔 피착 등과 같은 방법을 이용하여 제1 도전층(16) 상부에 피착될 수 있을 것이다. 제1 및 제2 자기층(20,24)은 Ni, Fe, Co 또는 이들의 합금과 같은, 임의의 수의 자기 재료들을 포함할 수 있을 것이다. 이와 달리, 제1 및 제2 자기층(20,24)은, 예컨대 NiFe, NiFeCo 또는 CoFe 또는 이들의 합금과 같은 합성 자기 재료를 포함할 수 있을 것이다. 부가적으로, 제1 및 제2 자기층(20,24)은 Pt, Ir, Mn, Al, Ru, Os 또는 Ta, 또는 이들의 조합 또는 합금과 같은 다른 재료들을 포함할 수 있을 것이다. 터널 장벽층(22)은 바람직하게 알루미늄 산화물(AlOx, 0<x≤1.5)을 포함하지만, 알루미늄 질화물 또는 니켈 산화물, 철, 코발트 또는 이들의 합금과 같은 임의의 수의 절연체 또는 반도체가 본 발명에 따라 이용될 수 있다. 제1 자기층(20)은 고정된 자화를 가지는 하드 자기층의 역할을 하며, 제2 자화층(24)의 자화 방향은 자유로와 2개의 자기 상태 사이에서 전환된다. 터널 장벽측(22)은 다음과 같은 방법에 의해서 형성될 수 있을 것이다. 제1 자기막(20) 상에 알루미늄 막이 피착되고, 그 후에 알루미늄 막이 RF 산소 플라즈마와 같은 산화 소스에 의해서 산화된다. 다른 방법으로서, 알루미늄이 산화물과 함께 제1 자기층(20) 상에 피착되고, 그 후에 가열 또는 비가열의 산화 분위기에서 산화가 수행된다. 제1 및 제2 자기층(20,24)은 대략 5 내지 500Å의 범위의 두께를 가진다. 터널 장벽층(22)의 두께는 5 내지 30Å의 범위의 두께를 가진다.
다른 예시적인 실시예에서, 제1 자기층(20)이 전형적으로 도전성 재료를 포함하기 때문에, 제1 자기층(20)은 유전 영역(12) 상에 피착될 수 있을 것이며, 도전체(14)와 전기적 접촉을 이룰 수 있을 것이다.
제2 자기층(24)의 피착 이후에, 제2 도전층(26)이 제2 자기층(24) 상부에 피착된다. 제2 도전층(26)은 적절한 도전성 재료로부터 형성될 수 있다. 바람직하게, 제2 도전층(26)은 Ta, W, Ti, Al, TaN 또는 그 결합 또는 합금으로 형성된다. 보다 바람직하게, 제2 도전층(26)은 Ta로 형성된다.
도 2를 참조하면, 제2 도전층(26) 상부에 유전 재료가 피착되며, 표준의 공지된 기술을 이용하여 패터닝되어 제1 마스크 층(28)을 형성한다. 바람직하게, 제1 마스크 층(28)은, 예컨대 TEOS(tetraethyl orthosilicate-derived silicon dioxide), PEN(plasma-enhanced nitride), 실리콘 질화물(Si3N4), 실리콘 산화물 등과 같은 적절한 유전 재료로 형성된다.
그 후에, 제2 도전층(26)은 횡방향 치수가 제1 마스크 층(28)의 횡방향 치수와 일치하도록 에칭된다. 제2 도전층(26)은 건식 에칭, 이온 밀링 프로세스, 반응성 이온 에칭(RIE) 등과 같은 적절한 에칭 프로세스를 이용하여 에칭될 수 있을 것이다.
제2 자기층(24)은 건식 에칭을 이용하여 부분적으로 에칭될 수 있을 것이며, 제2 자기층(24)의 잔여 노출부는 산화 또는 질화 기술을 이용하여 유전 특성을 포함하는 재료로 변화된다. 보다 구체적으로, 제2 자기층(24)의 노출부는 절연부(30)로 변형된다. 제2 자기층(24)의 노출부를 절연부(30)로 변형하는 프로세스 동안에, 제1 마스크 층(28)은 제2 자기층(24)의 노출되지 않은 부분을 보호하여, 산화 또는 질화가 발생한 이후에, 금속성을 가지는 활성부(32)와, 새로운 절연부가 위치하는 비활성부 또는 유전 절연체(30)가 규정되도록 한다. 절연성 재료를 형성하기 위한 자기 재료의 산화 또는 질화에 관한 추가적인 정보는 2000년 12월 26일 특허결정되었으며, 본 명세서에서 참조로 인용되는 "Magnetic Random Access Memory and Fabrication Method Thereof"라는 명칭의 미국 특허 제 6,165,803호로부터 얻을 수 있다. 활성부(32)의 횡방향 치수는 활성부, 터널 장벽층(22) 및 제1 자기층(20)을 포함하는, 동시에 형성된 MTJ 소자(34)의 횡방향 치수와 일치한다.
본 발명의 다른 예시적인 실시예에서, 자기층(24)의 노출부는 제2 자기층(24)이 충분히 얇다면 제2 자기층(24)의 부분적인 에칭없이도 제2 자기층(24)의 노출부가 산화 또는 질화시에 절연성을 가지도록 상기된 바와 같이 변형될 수 있을 것이다.
도 3을 참조하면, 본 발명의 예시적인 실시예에서, 전면적인 유전층이 전자기 소자 구조물(10) 상부에 전체적으로 피착되고, 표준의 공지된 기술을 이용하여 패터닝되고 에칭되어 제2 마스크 층(36)을 형성한다. 제2 마스크 층(36)은 제1 마스크 층(28)을 형성하는 재료로 형성될 수 있을 것이며, 제1 마스크 층(28)과 동일한 재료로 형성될 수도 있을 것이다. 본 발명의 바람직한 실시예에서, 제1 마스크 층(28) 및 제2 마스크 층(36)이 화학 에칭 처리되는 때에, 제1 마스크 층(28)이 제2 마스크 층(36)보다 빨리 에칭되도록 제2 마스크 층(36)은 제1 마스크 층(28)과는 상이한 재료로 형성된다. 예컨대, 본 발명의 한 예시적인 실시예에서, 제1 마스크 층(28)은 PEN을 포함하고, 제2 마스크 층(36)은 TEOS를 포함할 수 있을 것이다. 제2 마스크 층(36)의 형성은 제2 자기층(24)의 절연부(30), 터널 방벽(22), 제1 자기층(20) 및 제1 도전층(16)을 노출시킨다.
도 4를 참조하면, 비활성 절연부(30), 터널 정벽(22) 및 제1 자기층(20)의 잔여 노출부들이 바람직하게 건식 에칭, 이온 밀링 처리 또는 RIE를 이용하여 에칭될 수 있을 것이다. 층(30,22,20)의 횡방향 에지는 제2 마스크 층(36)의 횡방향 에지에 의해서 규정된다. 본 발명의 다른 예시적인 실시예에서, 제1 도전층(16)의 잔여 노출부 또한 에칭될 수 있을 것이다. 제2 마스크 층(36)의 횡방향 에지들은 제1 도전층(16)의 에칭 이후에도 제1 도전층(16)이 도전체(14)와 전기적 통신을 이루게 됨을 이해할 수 있을 것이다.
도 5를 참조하면, 전면적인 유전층(38)이 전자기 소자 구조물(10) 상부에 전체적으로 피착된다. 유전층(38)은 적절한 유전 재료로 구성될 수 있을 것이며, 바람직하게 제1 마스크 층(28) 및 유전층(38)이 화학 에칭 처리되는 때에 제1 마스크 층(28)이 유전층(38)보다 빨리 에칭되도록 제1 마스크 층(28)과는 상이한 재료로 형성된다. 예컨대, 본 발명의 한 예시적인 실시예에서, 제1 마스크 층(28)은 PEN을 포함하고, 유전층(38)은 TEOS를 포함할 수 있을 것이다.
도 6을 참조하면, 유전층(38)의 일부와 제2 마스크층의 일부는 반도체 산업에서 공지된, 예컨대 화학 기계적 폴리싱(CMP) 또는 전자화학 기계적 폴리싱(ECMP) 또는 제1 마스크 층(28)을 노출시키기 위한 에칭과 같은 다른 적절한 제거 프로세스와 같은 적절한 평탄화 프로세스를 이용하여 제거될 수 있을 것이다.
도 7을 참조하면, 그 후에 전자기 소자 구조물(10)은 화학 에칭 처리되어, 바람직하게는 건식 에칭이 행해져서 제1 마스크 층(28)이 유전층(38)보다 빨리 에칭되어 비아(40)가 적어도 부분적으로 제2 도전층(26)을 노출하게끔 형성되도록 할 수 있을 것이다. 본 발명의 바람직한 실시예에서, 제1 마스크 층(28)은 제2 마스크 층(36) 및 유전층(38)보다 빨리 에칭되어 적어도 부분적으로 제2 도전층(26)을 노출하는 비아(40)를 형성한다. 적어도 충분한 양의 제2 도전층(26)의 표면이 노출되어 제2 도전층(26)과 제2 도전층(26) 상부에 후속하여 피착되는 도전층 사이에 전기적 통신이 확립될 수 있을 때까지 에칭은 계속된다.
도 8을 참조하면, 본 발명의 한 예시적인 실시예에서, 비아(40)가 형성되고 제2 도전층(26)이 적어도 부분적으로 노출된 이후에, 상호접속층(42)이 제2 도전층(26) 상부에 피착될 수 있다. 상호접속층(42)은 적절한 도전성 재료를 포함할 수 있을 것이다. 상호접속층(42)은 MTJ 소자(34)와, 예컨대 상호접속층(42)과 전기적으로 통하는 다른 MTJ 소자와 같은 MRAM 장치의 다른 전기적 활성 소자 사이에 전기적 통신을 확립할 수 있을 것이다.
도 9를 참조하면, 본 발명의 다른 실시예에서, 상호접속층(42)의 불량한 스텝 커버리지(step coverage)에 기인하여, 원하는 경우에는 상호접속층(42)의 피착에 앞서 비아(40) 내에 스페이서를 형성하는 것이 유리할 수 있을 것이다. 본 실시예에서, 비아(40)가 형성되고 제2 도전층(26)이 적절하게 노출된 후에, 제3 마스크 층(도시되지 않음)이 전자기 소자 구조물(10) 상부에 피착될 수 있을 것이다. 제3 마스크 층은 적절한 유전 재료를 포함하고, 약 500 내지 3000Å의 두께를 가질 수 있을 것이다. 제3 마스크 층은 에칭되어 제2 도전층(26)을 적절히 노출하고, 동시에 비아(40) 내에 스페이서(44)를 형성하여 비아(40)를 협소하게 할 수 있을 것이다. 스페이서(44)의 형성 이후에, 상기된 상호접속층(42)과 같은 도전층이 제2 도전층(26) 상부에 피착되어 MTJ 소자(34)와 MRAM 장치의 다른 전기적 활성 소자 사이에 전기적 통신이 확립될 수 있을 것이다.
전술한 실시예들이 MTJ 소자의 형성을 참조하여 기술되었지만, 본 발명이 이러한 예시적인 실시예들에 한정되는 것이 아님을 이해할 수 있을 것이다. 오히려, 본 발명의 방법은, 예컨대 GMR 소자 또는 MTJ 소자와 같은 MRAM 장치의 적당한 전자기 소자 상부의 도전층들을 접촉하는 데에 이용될 수 있을 것이다.
도 10 내지 13은 MRAM 장치의 전자기 소자들의 어레이의 전자기 소자 상부의 도전층을 접촉하는 본 발명의 다른 예시적인 실시예에 따른 방법을 나타낸다. 도 10은, 예컨대 유전 영역(104) 위에 형성된 거대 자기저항(GMR) 소자들 또는 자기 터널 접합(MTJ) 소자들과 같은 전자기 소자(102)의 어레이를 가지는, 부분적으로 제조된 MRAM 장치 구조물(100)의 단면도이다. 유전 영역(104)은, 예컨대 실리콘 이산화물(SiO2)과 같은 적절한 유전 재료로 형성될 수 있다. 도시되지는 않았지만, 유전 영역(104)은 전형적으로 다수의 도전체들을 포함한다. 각각의 전자기 소자(102)는 도전체를 통해서 실리콘 기판과 같은 반도체 기판(도시되지 않음)에 형성된 트랜지스터와 전기적으로 통할 수 있을 것이다. 트랜지스터들은 판독 동작시에 전자기 소자들(102)을 스위칭하는 데에 이용된다. 추가적으로, 유전 영역(104)은 각기 전자기 소자(102)에 자기적으로 결합되고, 전자기 소자의 프로그래밍을 위하여 자계를 제공하는 다수의 디지트 라인들(도시되지 않음)을 포함할 수 있을 것이다.
제1 유전층(106)은 전자기 소자들(102)의 어레이 상부에 피착된다. 제1 유전층(106)은, 예컨대 TEOS(tetraethyl orthosilicate-derived silicon dioxide), PEN(plasma enhanced nitride), 실리콘 질화물(Si3N4), 실리콘 이산화물 등과 같은 적절한 유전 재료 또는 재료들로 형성될 수 있을 것이다. 본 발명의 한 예시적인 실시예에서, 유전 영역(104) 상부에 피착된 제1 유전층(106)의 두께(112)는 대략적으로 적어도 전자기 소자들(102)의 높이(114) 만큼 높다. 본 발명의 바람직한 실시예에서, 제1 유전층(112)의 두께는 대략 전자기 소자들(102)의 높이(114)와 같다.
에칭 정지층(108)은 제1 유전층(106) 상부에 피착된다. 에칭 정지층(108)은 불소계 화학물질에 선택적인 재료와 같이 반도체 산업에서 공지되고 이용되는 적절한 에칭 정지 재료로 형성되거나, 에칭 정지층(108)은 에칭 프로세스를 정지하기 위한 종점 신호를 제공하는 재료로 형성될 수 있을 것이다. 원하는 에칭 선택도를 제공하는 적절한 에칭 정지 재료의 예는 약 100 내지 500Å의 두께를 가지는 TEOS, PEN, 알루미늄 산화물(AlOx,0<x≤1.5) 및 알루미늄 질화물(AlN)을 포함하거나, 실리콘 질화물 또는 실리콘 산질화물(SiON) 층이 종점 신호를 제공하는 데에 이용될 수 있다.
제2 유전층(110)이 에칭 정지층(108) 상부에 피착된다. 제2 유전층(110)은, 예컨대 TEOS, PEN, 실리콘 질화물, 실리콘 이산화물 등과 같은 적절한 유전 재료 또는 재료들로 형성될 수 있을 것이다. 바람직하게, MRAM 장치 구조물(100)이 화학 에칭 처리되는 때에 에칭 정지층(108)이 제2 유전층(110)보다 낮은 속도로 에칭되도록 제2 유전층(110)은 에칭 정지층(108)을 형성하는 재료와는 상이한 재료로 형성된다. 본 발명의 보다 바람직한 실시예에서, 제2 유전층(110)은 TEOS로 형성되며, 에칭 정지층(108)은 PEN으로 구성된다.
도 11을 참조하면, 마스크층(116)이 제2 유전층(110) 상부에 피착되고, 반도체 산업에서 공지되고 이용되는 표준 프로세스를 이용하여 패터닝된다. 본 발명의 바람직한 실시예에서, 비록 마스크 층(116)이 제2 유전층(110) 상부에 패터닝된 마스크 층을 형성하기에 적당한 다른 재료를 포함함을 알 수 있지만, 마스크 층(116)은 표준 포토리소그래피 프로세스를 이용하여 현상되는 포토레지스트 층이다. 마스크 층(116)은 전자기 소자들(102) 주변에 피착되고 둘 이상의 전자기 소자들(102) 사이에 개재되도록 패터닝될 수 있을 것이다. 마스크 층(116)의 배치는 전자기 소자들(102)의 크기, 전자기 소자들(102)의 거리, 전자기 소자들 서로간의 거리, 층(106,108,110)의 두께 및 층(106,110)의 스텝 커버리지를 포함하는 MRAM 장치 구조물(100)에 특정한 다양한 요소에 의존한다. 마스크 층(116)의 패터닝은 제 유전층(110)의 노출부(110a)를 형성한다.
도 12 내지 13을 참조하면, 마스크 층(116)의 피착 및 패터닝 후에, 제2 유전층의 노출부(110a)가 습식 또는 건식 에칭에 의해서 제거될 수 있으며, 이리하여, 에칭 정지층(108)의 일부(108a)를 노출한다. 그 후에, 마스크 층(116)이 표준 반도체 프로세스를 이용해서 제거되어, 제2 유전층(110)의 잔여부(110b)를 노출한다.
본 발명의 한 예시적인 실시예에서, 에칭 정지층(108)의 노출부(108a)는 에칭 정지층(108)의 성분에 적절한 에칭제를 이용하여 제거될 수 있을 것이다. 에칭 정지층(108)의 노출부(108a)를 제거하면, 메모리 소자들(102)의 어레이 위에 놓이는 제1 유전층(106)의 일부(106a)를 노출시키게 된다. 그 후에, 모든, 또는 실질적으로 모든 제2 유전층(110)의 잔여부(110b) 및 제1 유전층(106)의 노출부(106a)가, 예컨대 화학 기계적 폴리싱(CMP) 또는 전자화학 기계적 폴리싱(ECMP) 또는 에칭과 같은 다른 적절한 제거 프로세스와 같이 반도체 산업에 공지된 적절한 평탄화 프로세스를 이용하여 제거될 수 있을 것이다. 제1 유전층(106)의 두께에 따라 제2 유전층(110)의 잔여부(119b)가 완전히 제거되지 않을 수 있을 것이다. 본 발명의 다른 실시예에서, 에칭 정지층(108)의 노출부는 제2 유전층(110)의 잔여부(110b)와 제1 유전층(106)의 노출부(106a)의 평탄화 동안에 제거될 수 있을 것이다. 도 13에 도시된 바와 같이, 제1 유전층(106)의 일부(106a)는 노출되어 전자기 소자들(102)의 도전 표면들을 노출하여 후속하는 전기적 접촉을 가능하게 한다.
본 발명의 다른 예시적인 실시예에서, 에칭 정지층(108)은 평탄화 프로세스를 중단시키거나 늦추는 종점 신호를 제공하는 재료를 형성할 수 있을 것이다. 본 실시예에서, 에칭 정지층(108)의 노출부(108a)는 에칭 정지층(108)의 성분에 적절한 에칭제를 이용하여 제거될 수 있을 것이다. 그 후에, 제2 유전층(110)의 잔여부(110b) 및 제1 유전층(106)의 노출부(106b)가 적절한 평탄화 프로세스를 이용하여 제거될 수 있을 것이다. 평탄화 프로세스는 제2 유전층(110)의 잔여부(110b)의 제거시에 에칭 정지층(108)의 잔여부(108b)가 노출되는 때에 늦추어지거나 중단된다. 본 발명의 예시적인 실시예에서, 제2 유전층(110)은 TEOS로부터 형성될 수 있으며, 에칭 정지층(108)은 PEN을 포함할 수 있을 것이다. 그 후에, 잔여부(108b)를 포함하는 임의의 남은 노출된 에칭 정지층(108)이 적절한 에칭제를 이용하여 제거될 수 있을 것이다.
도 14 및 15를 참조하면, 본 발명의 또 다른 실시예에서 제2 유전층(110)의 피착후에, 평탄화층(120)이 제2 유전층(110) 상부에 피착되고, 마스크 층(116)을 패터닝하기 위한 전술된 방법을 이용하는 표준 반도체 프로세스를 이용하여 패터닝되고 에칭될 수 있다. 본 발명의 바람직한 실시예에서, 평탄화층(120)은 포토레지스트를 포함한다. 그 후에, 재피복층(124)이 MRAM 장치 구조물(100) 상부에 피착될 수 있을 것이다. 바람직하게, 재피복층(124) 또한 스핀온 유리(spin-on glass)와 같은 다른 적절한 재료를 포함할 수 있지만, 재피복층(124)은 포토레지스트 층이다. 재피복층(124), 평탄화 층(120) 및 전자기 소자들(102)의 어레이 상부의 제2 유전층(110)의 일부는, 바람직하게 습식 또는 건식 에칭과 같은 적절한 방법을 이용하여 제거되어, 에칭 정지층(108)의 표면(122)을 노출시킨다. 바람직한 실시예에서, 에칭은 재피복층(124), 평탄화층(120) 및 제2 유전층(110)이 실질적으로 동일한 속도로 에칭되는 방식으로 수행된다. 이러한 에칭은 에칭 정지층(108)의 일부의 상부에 표면(122)과 공통면을 이루는 제2 유전층(110)의 잔여부(126)를 야기한다. 에칭 정지층(108)의 표면(122)은 에칭 정지층(108)의 성분에 적절한 에칭제를 이용하여 제거될 수 있을 것이다. 그 후에, 제2 유전층(110)의 잔여부(126) 및 제1 유전층(106)의 일부(106a)는, 예컨대 CMP, ECMP 또는 에칭과 같은 다른 적절한 제거 프로세스와 같이 반도체 산업에서 공지된 평탄화 프로세스를 이용하여 제거될 수 있으며, 이로 인하여 도 13에 도시된 구조물을 야기한다. 다시, 도 13에 도시된 바와 같이, 제1 유전층(106)의 일부(106a)는 제거되어 전자기 소자들(102)의 도전 표면들을 노출시켜 후속하는 전기적인 접촉을 가능하게 한다. 전술된 바와 같이, 본 발명의 한 예시적인 실시예에서, 에칭 정지층(108)은 평탄화 프로세스를 중단시키거나 늦추는 종점 신호를 제공하는 재료로 형성될 수 있을 것이다. 따라서, 제2 유전층(110)의 잔여부(126)의 제거시에 에칭 정지층(108)의 잔여부(108b)가 노출되는 때에 평탄화 프로세스는 늦추어지거나 중단될 수 있을 것이다. 잔여부(108b)를 포함하는 남은 노출된 에칭 정지층(108)은 적절한 에칭제를 이용하여 제거될 수 있을 것이다. 제1 유전층(106)의 두께(112)에 따라, 제2 유전층(110)의 잔여부(126) 및 에칭 정지층(108)의 잔여부(108b)는 완전히 제거되지 않을 수도 있을 것이다.
전술한 상세한 설명에서 적어도 하나의 예시적인 실시예가 기술되었지만, 많은 변형이 존재함을 이해하여야 한다. 본 발명의 예시적인 실시예 또는 실시예들은 단지 예시적인 것이며, 본 발명의 범위, 적용성 또는 구성을 한정하는 의도는 아님을 또한 이해하여야 한다. 오히려, 전술한 상세한 설명은 본 발명의 기술분야의 당업자에게 본 발명의 예시적인 실시예를 실시하기에 편리한 로드맵을 제공할 것이다. 첨부된 청구의 범위에서 기술되는 본 발명의 범위로부터 벗어나지 않고서 예시적인 실시예에 기술된 기능 및 소자들의 구성에 대한 다양한 변경이 이루어질 수 있음을 이해하여야 할 것이다.

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  17. 전자기 소자들의 어레이의 전자기 소자를 덮는 도전층을 접촉시키는 방법으로서,
    유전 영역 상에 전자기 소자들의 어레이를 형성하는 단계 - 상기 전자기 소자들은 도전층들이 그 위에 형성됨 -;
    상기 전자기 소자들의 어레이 및 상기 유전 영역을 덮는 제1 유전층을 피착하는 단계;
    상기 제1 유전층을 덮는 에칭 정지층을 피착하는 단계;
    상기 에칭 정지층을 덮는 제2 유전층을 피착하는 단계;
    상기 전자기 소자들의 어레이를 덮는 상기 에칭 정지층의 노출부를 형성하기 위해 상기 제2 유전층을 패터닝하고 상기 제2 유전층의 일부를 에칭하는 단계; 및
    상기 도전층들을 노출시키기 위해 상기 에칭 정치층의 노출부 및 상기 제1 유전층의 일부를 제거하는 단계
    를 포함하는 방법.
  18. 제17항에 있어서,
    상기 제2 유전층을 피착하는 단계는, 상기 제2 유전층 및 상기 에칭 정지층이 화학 에칭 처리되는 때에, 상기 에칭 정지층이 상기 제2 유전층보다 느린 속도로 에칭되도록, 상기 에칭 정지층을 구성하는 재료와는 상이한 재료로 형성되는 제2 유전층을 피착하는 단계를 포함하는 방법.
  19. 제18항에 있어서,
    상기 제2 유전층을 피착하는 단계는 TEOS(tetraethyl orthosilicate-derived silicon dioxide)로 형성되는 제2 유전층을 피착하는 단계를 포함하고, 상기 에칭 정지층을 피착하는 단계는 PEN으로 형성되는 에칭 정지층을 피착하는 단계를 포함하는 방법.
  20. 제17항에 있어서,
    상기 제1 유전층을 피착하는 단계는, 상기 유전 영역으로부터 측정된 상기 전자기 소자들의 어레이의 전자기 소자의 높이와 동일한, 상기 유전 영역으로부터 측정된 두께로 상기 제1 유전층을 피착하는 단계를 포함하는 방법.
  21. 제17항에 있어서,
    상기 에칭 정지층의 노출부 및 상기 제1 유전층의 일부를 제거하는 단계는, 상기 에칭 정지층의 노출부를 에칭하는 단계 및 평탄화 프로세스에 의해 상기 제1 유전층의 일부를 제거하는 단계를 포함하는 방법.
  22. 제21항에 있어서,
    상기 에칭 정지층을 피착하는 단계는 상기 평탄화 프로세스를 정지시키는 것 및 지연시키는 것 중 하나에 대해 종점 신호를 제공하는 재료로 형성되는 상기 에칭 정지층을 피착하는 단계를 포함하는 방법.
  23. 전자기 소자들의 어레이의 전자기 소자를 덮는 도전층을 접촉시키는 방법으로서,
    유전 영역 상에 전자기 소자들의 어레이를 형성하는 단계 - 상기 전자기 소자들은 도전층들이 그 위에 형성됨 -;
    상기 전자기 소자들의 어레이 및 상기 유전 영역을 덮는 제1 유전층을 피착하는 단계;
    상기 제1 유전층을 덮는 에칭 정지층을 피착하는 단계;
    상기 에칭 정지층을 덮는 제2 유전층을 피착하는 단계;
    상기 제2 유전층을 덮는 평탄화층을 피착하고 패터닝하는 단계;
    상기 패터닝된 평탄화층 및 상기 제2 유전층을 덮는 재피복층(recoat layer)을 형성하는 단계;
    상기 에칭 정지층의 표면을 노출시키기 위해, 실질적으로 모든 상기 재피복층, 실질적으로 모든 상기 평탄화층 및 상기 제2 유전층의 일부를 제거하는 단계; 및
    상기 도전층들을 노출시키기 위해 상기 에칭 정지층의 노출부와 상기 제1 유전층의 일부를 제거하는 단계
    를 포함하는 방법.
  24. 제23항에 있어서,
    상기 실질적으로 모든 재피복층, 상기 실질적으로 모든 평탄화층 및 상기 제2 유전층의 일부를 제거하는 단계는, 습식 에칭과 건식 에칭 중 하나에 의해서 제거하는 단계를 포함하는 방법.
  25. 제23항에 있어서,
    상기 에칭 정지층의 노출부와 상기 제1 유전층의 일부를 제거하는 단계는, CMP, ECMP 및 에칭 중 하나에 의해서 제거하는 단계를 포함하는 방법.
  26. 제23항에 있어서,
    상기 에칭 정지층의 노출부와 상기 제1 유전층의 일부를 제거하는 단계는, 상기 에칭 정지층의 노출부를 에칭하는 단계와 상기 제1 유전층의 일부를 평탄화 프로세스에 의해서 제거하는 단계를 포함하는 방법.
  27. 제26항에 있어서,
    상기 에칭 정지층을 피착하는 단계는, 상기 평탄화 프로세스를 정지시키는 것 및 지연시키는 것 중 하나에 대해 종점 신호를 제공하는 재료로 형성되는 상기 에칭 정지층을 피착하는 단계를 포함하는 방법.
  28. 제23항에 있어서,
    상기 평탄화층을 피착하고 패터닝하는 단계는 포토레지스트 층을 피착하는 단계를 포함하는 방법.
  29. 제23항에 있어서,
    상기 재피복층을 형성하는 단계는 포토레지스트 재료의 재피복층을 형성하는 단계를 포함하는 방법.
  30. 제23항에 있어서,
    상기 제2 유전층을 피착하는 단계는, 상기 제2 유전층과 상기 에칭 정지층이 화학 에칭 처리되는 때에, 상기 에칭 정지층이 상기 제2 유전층보다 느린 속도로 에칭되도록, 상기 에칭 정지층을 구성하는 재료와는 상이한 재료로 형성되는 제2 유전층을 피착하는 단계를 포함하는 방법.
  31. 제23항에 있어서,
    실질적으로 모든 상기 재피복층, 실질적으로 모든 상기 평탄화층 및 상기 제2 유전층의 일부를 제거하는 단계는, 상기 재피복층, 상기 평탄화층 및 상기 제2 유전층의 일부를 실질적으로 동일한 속도로 에칭하는 단계를 포함하는 방법.
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