CN1777955B - 与mram器件中磁电子元件上的导电层形成接触的方法 - Google Patents
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Abstract
一种用来与磁电子元件上的导电层形成接触的方法，包含在介质区上形成存储器元件层。第一导电层(26)被淀积在存储器元件层(18)上。第一介质层(28)被淀积在第一导电层(26)上，并被图形化和腐蚀，以便形成第一掩蔽层(28)。利用第一掩蔽层(28)，第一导电层(26)被腐蚀。第二介质层(36)被淀积在第一掩蔽层(28)和介质区上。部分第二介质层(36)被清除，以便暴露第一掩蔽层(28)。第二介质层(36)和第一掩蔽层(28)经受化学腐蚀，使第一掩蔽层(28)的腐蚀速率高于第二介质层(36)的腐蚀速率。这一腐蚀暴露出第一导电层(26)。
Description
技术领域
本发明一般涉及到磁电子器件，更确切地说是涉及到用来与磁电阻随机存取存储器中磁电子元件上的导电层形成接触的方法。
背景技术
磁电子器件、自旋电子器件、以及自旋子器件，是利用主要由电子自旋引起的效应的各种器件的同义词。磁电子效应被用于各种信息器件，并提供非易失、可靠、抗辐射、以及高密度的数据储存和检索。磁电阻随机存取存储器(MRAM)是众所周知的磁电子器件。
通常，磁电子信息器件由电介质或其它绝缘材料分隔开的磁电子元件(例如巨磁电阻(GMR)元件或磁性隧道结(MTJ)元件)的阵列构成。与磁电子元件的一种电连接，是用导电层或重叠在磁元件上的电极来形成的。但电极结构的固有应力能够对磁电子元件的磁学性质造成不利的影响。因此，最好至少使上方的接触电极尽可能薄。但随着上方接触电极厚度的减小，在形成对上方接触电极的后续电接触的过程中的困难就增大了。对上方接触电极的整平常常导致超过上方接触电极的过度整平。此外，对任何上方接触电极的阵列进行的整平可能导致“边沿效应”，会损伤排列在阵列外侧上的磁电子元件。而且，由于目前形状比增大并要求额外的掩蔽步骤而难以产生到上方电极的通道，导致产率降低和生产成本增大。
因此，提供一种用来与磁电子元件上的导电层形成接触的改进了的方法，是可取的。提供一种用来与磁电子元件阵列中的磁电子元件上的导电层形成接触的改进了的方法，也是可取的。而且，结合附图以及发明的背景，从本发明的后续详细描述和所附权利要求，本发明的其它可取的特点和特性将显而易见。
发明内容
根据本发明的一个方面，提供一种用来与磁电子元件上方的导电层形成接触的方法。此方法包括下列步骤：在电介质区上方形成存储器元件层，所述存储器元件层具有第一磁性部分、在所述第一磁性部分上方的第二磁性部分、和设置在所述第一磁性部分和所述第二磁性部分之间的隧道势垒层；在所述存储器元件层上方淀积第一导电层；在所述第一导电层上方淀积第一电介质层；对所述第一电介质层进行图形化和刻蚀，以便形成位于所述第一导电层上方的第一掩蔽层；利用所述第一掩蔽层刻蚀所述第一导电层以暴露所述第二磁性部分的一部分；在所述第一掩蔽层和所述第二磁性部分的被暴露的所述一部分上方淀积第二电介质层，所述第二电介质层包括不同于所述第一电介质层的材料；去除所述第二电介质层的一部分，以便暴露所述第一掩蔽层；以及对所述第二电介质层和所述第一掩蔽层进行化学刻蚀，使所述第一掩蔽层的刻蚀速率大于所述第二电介质层的刻蚀速率，对所述第一掩蔽层的所述刻蚀暴露出所述第一导电层。
优选地，在上述方法中，淀积所述第一电介质层的步骤可以包括淀积由等离子体增强氮化物组成的所述第一电介质层，且淀积所述第二电介质层的步骤可以包括淀积由原硅酸四乙酯产生的二氧化硅形成的所述第二电介质层。
优选地，在上述方法中，所述刻蚀所述第一导电层的步骤可以导致所述存储器元件层的暴露部分。所述方法还可以包括在所述刻蚀所述第一导电层的步骤之后和所述淀积第二电介质层的步骤之前所执行的下列步骤：在所述存储器元件层的所述暴露部分和所述第一掩蔽层上方淀积第三电介质层；对所述第三电介质层进行图形化和刻蚀，以便形成第二掩蔽层；以及利用所述第二掩蔽层，对所述存储器元件层的所述暴露部分进行刻蚀。
优选地，在上述方法中，去除所述第二电介质层的一部分的步骤还可以包括去除所述第二掩蔽层的一部分。
优选地，在上述方法中，还可以包括在所述形成存储器元件层的步骤之前，在所述电介质区上方淀积第二导电层的步骤。
优选地，在上述方法中，所述去除所述第二电介质层的一部分的步骤可以包括用化学机械抛光、电化学机械抛光、以及刻蚀之一来去除所述第二电介质层的所述一部分。
优选地，在上述方法中，还可以包括在所述第一导电层上方淀积互连层的步骤，所述互连层与所述第一导电层电连接。
优选地，在上述方法中，还可以包括下列步骤：在所述第二电介质层和所述第一导电层上方淀积第三电介质层；以及对所述第三电介质层进行刻蚀，以便在所述第一导电层的一部分上方形成间隔件。
根据本发明的另一方面，提供一种制造磁电子元件结构的方法，此方法包括下列步骤：在电介质区上方形成第一磁性层；在所述第一磁性层上方形成隧道势垒层；在所述隧道势垒层上方形成第二磁性层；在所述第二磁性层上方淀积第一导电层；在所述第一导电层上方淀积第一电介质层；对所述第一电介质层进行图形化和刻蚀，以便形成第一掩蔽层；利用所述第一掩蔽层刻蚀所述第一导电层，对所述第一掩蔽层的所述刻蚀暴露出所述第二磁性层的一部分；对所述第二磁性层的暴露出的部分进行转变，以便形成所述第二磁性层的绝缘无源部分和有源部分，所述有源部分包括磁性隧道结元件的一部分，而所述绝缘无源部分包括绝缘体；在所述第一掩蔽层和所述第二磁性层的所述绝缘无源部分上方，淀积第二电介质层，所述第二电介质层包括不同于所述第一电介质层的材料；去除所述第二电介质层的一部分，以便暴露所述第一掩蔽层；以及对所述第二电介质层和所述第一掩蔽层进行化学刻蚀，使所述第一掩蔽层的刻蚀速率大于所述第二电介质层的刻蚀速率，所述第一掩蔽层的所述刻蚀暴露出所述第一导电层。
优选地，在上述方法中，淀积第一电介质层的步骤可以包括淀积由等离子体增强氮化物组成的所述第一电介质层，且淀积第二电介质层的步骤包括淀积由原硅酸四乙酯产生的二氧化硅形成的所述第二电介质层。
优选地，在上述方法中，还可以包括在所述转变步骤之后和所述淀积第二电介质层的步骤之前的下列步骤：在所述第一掩蔽层和所述第二磁性层的所述绝缘无源部分上方淀积第三电介质层；对所述第三电介质层进行图形化和刻蚀，以便形成第二掩蔽层；以及利用所述第二掩蔽层，对所述第二磁性层的所述绝缘无源部分、所述隧道势垒层、以及所述第一磁性层进行刻蚀。
优选地，在上述方法中，去除所述第二电介质层的一部分的步骤还可以包括去除所述第二掩蔽层的一部分。
优选地，在上述方法中，还可以包括在所述形成第一磁性层的步骤之前，在所述电介质区上方淀积第二导电层的步骤。
优选地，在上述方法中，还可以包括在所述第一导电层上方淀积互连层的步骤，所述互连层与所述第一导电层电连接。
优选地，在上述方法中，还包括下列步骤：在所述第二电介质层和所述第一导电层上方淀积第三电介质层；以及对所述第三电介质层进行刻蚀，以便在所述第一导电层的一部分上方形成间隔件。
根据本发明的再一方面，提供一种用来与磁电子元件阵列中磁电子元件上方的导电层形成接触的方法。此方法包括下列步骤：在电介质区上方形成磁电子元件阵列，在所述磁电子元件上方形成有导电层；在所述磁电子元件阵列和所述电介质区上方淀积第一电介质层；在所述第一电介质层上方淀积刻蚀停止层；在所述刻蚀停止层上方淀积第二电介质层；对所述第二电介质层进行图形化，并对所述第二电介质层的一部分进行刻蚀，以便在所述磁电子元件阵列上方形成所述刻蚀停止层的暴露部分；以及去除所述刻蚀停止层的所述暴露部分和所述第一电介质层的一部分，以便暴露所述导电层。其中，所述淀积第二电介质层的步骤包括淀积由与包括所述刻蚀停止层的材料不同的材料组成的第二电介质层，使当所述第二电介质层和所述刻蚀停止层经受化学刻蚀时，所述刻蚀停止层的刻蚀速率低于所述第二电介质层的刻蚀速率。
优选地，在上述方法中，所述淀积第二电介质层的步骤可以包括淀积由原硅酸四乙酯产生的二氧化硅形成的第二电介质层，且淀积刻蚀停止层的步骤可以包括淀积由等离子体增强氮化物组成的刻蚀停止层。
优选地，在上述方法中，所述淀积第一电介质层的步骤可以包括将所述第一电介质层淀积成从所述电介质区算起的厚度大致等于所述磁电子元件阵列的磁电子元件从所述电介质区算起的高度。
优选地，在上述方法中，所述去除所述刻蚀停止层的所述暴露部分和所述第一电介质层的一部分的步骤可以包括对所述刻蚀停止层的所述暴露部分进行刻蚀并用整平工艺去除所述第一电介质层的所述一部分。
优选地，在上述方法中，淀积刻蚀停止层的步骤可以包括淀积由为停止或减缓所述整平工艺提供终点信号的材料组成的所述刻蚀停止层。
根据本发明的又一方面，提供一种用来与磁电子元件阵列中磁电子元件上方的导电层形成接触的方法。此方法包括下列步骤：在电介质区上方形成磁电子元件阵列，在所述磁电子元件上方形成有导电层；在所述磁电子元件阵列和所述电介质区上方淀积第一电介质层；在所述第一电介质层上方淀积刻蚀停止层；在所述刻蚀停止层上方淀积第二电介质层；在所述第二电介质层上方淀积整平层，并对整平层进行图形化；在所述图形化的整平层和所述第二电介质层上方形成重复涂层；去除基本上所有所述重复涂层、基本上所有所述整平层、以及所述第二电介质层的一部分，以便暴露所述刻蚀停止层的表面；以及去除所述刻蚀停止层的所述暴露部分和所述第一电介质层的一部分，以便暴露所述导电层。
优选地，在上述方法中，所述去除基本上所有所述重复涂层、基本上所有所述整平层、以及所述第二电介质层的一部分的步骤可以包括用湿法刻蚀和干法刻蚀之一来进行去除。
优选地，在上述方法中，去除所述刻蚀停止层的所述暴露部分和所述第一电介质层的一部分的步骤可以包括用化学机械抛光、电化学机械抛光、以及刻蚀之一来进行去除。
优选地，在上述方法中，所述去除所述刻蚀停止层的所述暴露部分和所述第一电介质层的一部分的步骤，可以包括对所述刻蚀停止层的所述暴露部分进行刻蚀并用整平工艺去除所述第一电介质层的所述一部分。
优选地，在上述方法中，淀积刻蚀停止层的步骤可以包括淀积由为停止或减缓所述整平工艺提供终点信号的材料组成的所述刻蚀停止层。
优选地，在上述方法中，所述淀积和图形化整平层的步骤可以包括淀积光抗蚀剂层。
优选地，在上述方法中，形成重复涂层的步骤可以包括形成光抗蚀剂材料的重复涂层。
优选地，在上述方法中，所述淀积第二电介质层的步骤可以包括淀积由与包括所述刻蚀停止层的材料不同的材料组成的第二电介质层，使当所述第二电介质层和所述刻蚀停止层经受化学刻蚀时，所述刻蚀停止层的刻蚀速率低于所述第二电介质层的刻蚀速率。
优选地，在上述方法中，所述去除基本上所有所述重复涂层、基本上所有所述整平层、以及所述第二电介质层的一部分的步骤可以包括以基本上相同的速率对所述重复涂层、所述整平层、以及所述第二电介质层的所述一部分进行刻蚀。
附图说明
以下参照附图来描述本发明，在附图中，相似的参考号表示相似的元件，且
图1-7用剖面图示意地示出了根据本发明示例性实施方案的用来与MRAM器件的磁电子元件上的导电层形成接触的方法；
图8用剖面图示意地示出了根据本发明另一示例性实施方案的用来与MRAM器件的磁电子元件上的导电层形成接触的方法；
图9用剖面图示意地示出了根据本发明再一示例性实施方案的用来与MRAM器件的磁电子元件上的导电层形成接触的方法；
图10-13用剖面图示意地示出了根据本发明示例性实施方案的用来与MRAM器件的磁电子元件阵列的磁电子元件上的导电层形成接触的方法；而
图14-15用剖面图示意地示出了根据本发明另一示例性实施方案的用来与MRAM器件的磁电子元件阵列的磁电子元件上的导电层形成接触的方法。
具体实施方式
本发明的下列详细描述仅仅是示例性的，而不是为了限制本发明及其应用。而且，不是为了受限于上述本发明背景中所述的任何理论或本发明的下列详细描述。
现在参照附图，图1-7示出了根据本发明一个示例性实施方案的用来与MRAM器件的磁电子元件上的导电层形成接触的方法。图1是MRAM器件的部分制造的磁电子元件结构10的剖面图。此方法开始于提供其中形成有导体14的电介质区12。电介质区12可以由诸如二氧化硅(SiO2)之类的任何适当的电介质材料组成。导体14可以包含诸如铝(Al)、铝合金、铜(Cu)、以及铜合金之类的任何适当的导电材料，并可以包括诸如钽(Ta)、氮化钽(TaN)、钛(Ti)、氮化钛(TiN)、或钛钨(TiW)之类的势垒材料。虽然未示出，但导体14典型地诸如被栓塞导体或互连叠层中的一系列导体电连接到形成在诸如硅衬底的半导体衬底中的晶体管。这些晶体管在读出操作中被用来读取磁电子元件的内容。此外，电介质区12可以包含多个编程线(未示出)，典型地称为数字线，各个数字线为后续形成的磁电子元件的编程提供磁场。
在本发明的一个示例性实施方案中，第一导电层16被淀积在电介质区12和导体14上，并与导体14电连接。如此处所用的那样，术语“层”意味着一个层或一个组合或者多个层或子层。第一导电层16可以由任何适当的导电材料组成。第一导电层16优选由钽(Ta)、钨(W)、钛(Ti)、铝(Al)、氮化钽(TaN)、或它们的组合或合金组成，第一导电层16由钽组成更优选。
然后，存储器元件层18被淀积在第一导电层16上。存储器元件层18包含形成诸如MTJ元件或GMR元件之类的存储器元件的材料。在本发明的一个示例性实施方案中，存储器元件包含MTJ元件，且存储器元件层18包含第一磁性层(或层的组合)20、隧道势垒层(或层的组合)22、以及第二磁性层(或层的组合)24，可以用诸如物理气相淀积(PVD)、离子束淀积之类的方法将它们淀积在第一导电层16上。第一和第二磁性层20和24可以包含诸如镍(Ni)、铁(Fe)、钴(Co)、或它们的合金之类的任何数目的磁性材料。或者，第一和第二磁性层20和24可以包含诸如镍铁(NiFe)、镍铁钴(NiFeCo)、或钴铁(CoFe)或它们的合金之类的复合磁性材料。此外，第一和第二磁性层20和24可以包含诸如铂(Pt)、铱(Ir)、锰(Mn)、铝(Al)、钌(Ru)、锇(Os)、或钽(Ta)、或它们的合金之类的其它材料。隧道势垒层22优选包含氧化铝(AlOx，其中0＜x≤1.5)，但根据本发明，能够采用诸如氮化铝或镍、铁、钴的氧化物、或它们的合金之类的任何数目的绝缘体或半导体。第一磁性层20用作硬磁性层，磁化在其中被钉扎即固定，而第二磁性层24中的磁化方向可在二种磁性状态之间自由转换。可以用下列方法来形成隧道势垒层22。铝膜被淀积在第一磁性层20上，然后，用RF氧等离子体之类的氧化源对铝膜进行氧化。作为另一种方法，铝与氧化物一起被淀积在第一磁性层20上，然后在加热或不加热的氧环境中进行氧化。第一和第二磁性层20和24的厚度约为5-500埃。隧道势垒层22的厚度约为5-30埃。
在另一示例性实施方案中，由于第一磁性层典型地包含导电材料，故第一磁性层20可以被淀积在电介质区12上，并可以与导体14电接触。
在淀积第二磁性层24之后，第二导电层26被淀积在第二磁性层24上。第二导电层26可以由任何适当的导电材料形成。第二导电层26优选由或钽(Ta)、钨(W)、钛(Ti)、铝(Al)、氮化钽(TaN)、或它们的组合或合金组成，第二导电层26由钽组成更优选。
参照图2，电介质材料被淀积在第二导电层26上，并用标准和众所周知的技术图形化，以便形成第一掩蔽层28。第一掩蔽层28优选由诸如原硅酸四乙酯产生的二氧化硅(TEOS)、等离子体增强的氮化物(PEN)、氮化硅(Si3N4)、二氧化硅之类的任何适当的电介质材料组成。
第二导电层26然后被刻蚀成其横向尺寸对应于第一掩蔽层28的横向尺寸。可以用诸如干法刻蚀、离子研磨工艺、反应离子刻蚀(RIE)之类的适当刻蚀工艺来刻蚀第二导电层26。
可以用干法刻蚀来部分地刻蚀第二磁性层24，并用氧化或氮化技术将第二磁性层24的剩余暴露部分改变成包含介电性质的材料。更具体地说，第二磁性层24的暴露部分被转变成绝缘部分30。在将第二磁性层24的暴露部分被转变成绝缘部分30的过程中，第一掩蔽层28保护了第二磁性层24的未被暴露的部分，致使在发生氧化或氮化之后，就确定了保持金属性的有源部分32，并在绝缘部分现在所处的地方确定了无源部分即介电绝缘体30。在2000年12月26日提交的题为“磁性随机存取存储器及其制造方法”的美国专利No.6165803中，可以找到有关磁性材料形成绝缘材料的氧化和氮化的其它信息，此专利的整个内容在此处被列为参考。有源部分32的横向尺寸对应于同时形成的MTJ元件34的横向尺寸，此MTJ元件34包含有源部分32、隧道势垒层22、以及第一磁性层20。
在本发明的一个变通的示例性实施方案中，若第二磁性层24足够薄，致使第二磁性层24的暴露部分在氧化或氮化时被变成绝缘，则第二磁性层24的暴露部分可以如上所述被转变而无须局部刻蚀第二磁性层24。
参照图3，在本发明的一个示例性实施方案中，满铺电介质层被整个地淀积在磁电子元件结构10上，并用标准和众所周知的技术图形化和刻蚀，以便形成第二掩蔽层36。第二掩蔽层36可以由形成第一掩蔽层28的任何材料来形成，并可以由相同于包含第一掩蔽层28的材料组成。在本发明的优选实施方案中，第二掩蔽层36由不同于第一掩蔽层28的材料组成，致使当第一掩蔽层28和第二掩蔽层36经受化学刻蚀时，第一掩蔽层28被刻蚀得比第二掩蔽层36更快。例如，在本发明的一个示例性实施方案中，第一掩蔽层28可以包含PEN，而第二掩蔽层36可以包含TEOS。第二掩蔽层36的形成导致了第二磁性层24的绝缘部分30、隧道势垒22、第一磁性层20、以及第一导电层16的暴露部分。
参照图4，可以优选用干法刻蚀、离子研磨工艺、或RIE，对无源绝缘部分30、隧道势垒22、以及第一磁性层20的剩余暴露部分进行刻蚀。层30、22、以及20的横向边沿被第二掩蔽层36的横向边沿确定。在本发明的另一示例性实施方案中，第一导电层16的剩余暴露部分也可以被刻蚀。可以理解的是，在刻蚀第一导电层16之后，第二掩蔽层36的横向边沿使第一导电层16仍然与导体14电连接。
参照图5，满铺电介质层38被整个地淀积在磁电子元件结构10上。电介质层38可以由任何适当的电介质材料组成，且优选由不同于第一掩蔽层28的材料组成，致使当第一掩蔽层28和电介质层38经受化学刻蚀时，第一掩蔽层28被刻蚀得比电介质层38更快。例如，在本发明的一个示例性实施方案中，第一掩蔽层28可以包含PEN，而电介质层38可以包含TEOS。
参照图6，可以用诸如化学机械抛光(CMP)或电化学机械抛光(ECMP)之类的半导体工业内熟知的任何适当的整平工艺，或诸如刻蚀之类的任何其它适当的去除工艺，来去除部分电介质层38和部分第二掩蔽层36，以便暴露第一掩蔽层28。
参照图7，然后可以对磁电子元件结构进行刻蚀，优选为干法刻蚀，使第一掩蔽层28被刻蚀得比电介质层38更快，致使形成至少局部暴露第二导电层26的通道40。在本发明的一个优选实施方案中，第一掩蔽层28被刻蚀得比第二掩蔽层36和电介质层38更快，形成了至少局部地暴露第二导电层26的通道40。刻蚀被继续进行，直至至少第二导电层26表面的足够部分被暴露，以便能够在第二导电层26与后续淀积在第二导电层26上的导电层之间建立电连接。
参照图8，在本发明的一个示例性实施方案中，在形成通道40且第二导电层26至少被局部暴露之后，互连层42就可以被淀积在第二导电层26上。互连层42可以包含任何适当的导电材料。互连层42可以在MTJ元件34与诸如与互连层42电连接的另一MTJ元件之类的MRAM器件的另一电学有源元件之间建立电连接。
参照图9，在另一示例性实施方案中，若由于互连层42不良的台阶覆盖性而有所需要，则在淀积互连层42之前于通道40内形成间隔件可能是有好处的。在此实施方案中，在形成通道40并适当地暴露第二导电层26之后，第三掩蔽层(未示出)可以被淀积在磁电子元件结构10上。此第三掩蔽层可以包含任何适当的电介质材料，且厚度可以约为500-3000埃。可以对第三掩蔽层进行刻蚀，以便适当地暴露第二导电层26，并同时在通道40内形成间隔件44，使通道40变窄。在形成间隔件44之后，诸如上述互连层42之类的导电层可以被淀积在第二导电层26上，致使能够在MTJ元件34与MRAM器件的另一电学有源元件之间建立电连接。
可以理解的是，虽然参照MTJ元件的制作已经描述了上述各个实施方案，但本发明并不局限于这些实施方案。可以理解的是，本发明的方法能够被用来与诸如GMR元件或MTJ元件之类的MRAM器件的任何适当磁电子元件上的导电层形成接触。
图10-13示出了根据本发明另一示例性实施方案的用来与MRAM器件的磁电子元件阵列的磁电子元件上的导电层形成接触的一种方法。图10是电介质区104上形成有诸如巨磁电阻(GMR)元件或磁性隧道结(MTJ)元件之类的磁电子元件102阵列的部分地制造的MRAM器件的剖面图。电介质区104可以由诸如二氧化硅(SiO2)之类的任何适当的电介质材料组成。虽然未示出，但电介质区104典型地包含多个导体。各个磁电子元件102可以通过导体被电连接到形成在诸如硅衬底之类的半导体衬底(未示出)上的晶体管。这些晶体管在读出操作中被用来开关磁电子元件102。此外，电介质区104可以包含多个数字线(未示出)，各被磁耦合到磁电子元件102并为磁电子元件的编程提供磁场。
第一电介质层106被淀积在磁电子元件102的阵列上。第一电介质层106可以由诸如原硅酸四乙酯产生的二氧化硅(TEOS)、等离子体增强的氮化物(PEN)、氮化硅(Si3N4)、二氧化硅之类的任何适当的单个或多个电介质材料组成。在一个示例性实施方案中，淀积在电介质区104上的第一电介质层106的厚度112至少大致与磁电子元件102的高度114相同。在本发明的一个优选实施方案中，第一电介质层的厚度112大致等于磁电子元件102的高度114。
刻蚀停止层108被淀积在第一电介质层106上。刻蚀停止层108可以由诸如对氟(F)基化学试剂有选择性的半导体工业中熟知和使用的任何适当的刻蚀停止材料组成，或者，刻蚀停止层108可以由提供终止刻蚀过程的终点信号的材料组成。提供所需刻蚀选择性的适当刻蚀停止材料的例子包括厚度约为100-500埃的TEOS、PEN、氧化铝(AlOx，其中0＜x≤1.5)和氮化铝(AlN)，或可以用氮化硅或氮氧化硅(SiON)来提供终点信号。
第二电介质层110被淀积在刻蚀停止层108上。第二电介质层110可以由诸如TEOS、PEN、氮化硅、二氧化硅之类的任何适当的单个或多个电介质材料组成。第二电介质层110优选由不同于包含刻蚀停止层108的材料的材料组成，使当MRAM器件结构100经受刻蚀作用时，刻蚀停止层108以低于第二电介质层110的速率被刻蚀。在本发明的一个更优选的实施方案中，第二电介质层110由TEOS组成，且刻蚀停止层108包含PEN。
参照图11，用半导体工业中众所周知和使用的标准工艺，将掩蔽层116淀积在第二电介质层110上并图形化。在本发明的一个优选实施方案中，掩蔽层116是用标准光刻工艺形成的光抗蚀剂层，但可以理解的是，掩蔽层116可以包含任何其它适合于在第二电介质层110上形成图形化的掩蔽层的材料。掩蔽层116可以被排列在磁电子元件102阵列的外围，并可以被图形化成穿插在二个或多个磁电子元件102之间。掩蔽层116的排列依赖于MRAM器件结构100的各种特定因素，包括但不局限于磁电子元件102的尺寸、磁电子元件102的距离、磁电子元件102彼此的距离、层106、108、110的厚度、以及层106和110的台阶覆盖性。掩蔽层116的图形化导致第二电介质层110暴露部分110a的形成。
参照图12-13，在淀积和图形化掩蔽层116之后，可以用例如湿法刻蚀或干法刻蚀方法去除第二电介质层110的暴露部分110a，从而暴露刻蚀停止层108的108a部分。然后可以用标准的半导体工艺去除掩蔽层116，以便暴露第二电介质层110的剩余部分110b。
在本发明的一个示例性实施方案中，可以用适合于刻蚀停止层108组分的化学刻蚀方法来去除刻蚀停止层108的暴露部分108a。刻蚀停止层108暴露部分108a的去除，暴露了存储器单元102阵列上的第一电介质层106的部分106a。然后，可以用诸如化学机械抛光(CMP)或电化学机械抛光(ECMP)之类的半导体工业中熟知的适当整平工艺或诸如刻蚀之类的其它适当的去除工艺，去除第二电介质层110的所有或基本上所有剩余的部分110b以及第一电介质层106的暴露部分106a。可以用适当的化学刻蚀来去除任何剩余暴露的刻蚀停止层108。依赖于第一电介质层106的厚度112，可以不完全去除第二电介质层110的剩余部分110b。在本发明的一个变通实施方案中，可以在整平第二电介质层110的剩余部分110b和第一电介质层106的暴露部分106a的过程中去除刻蚀停止层108的暴露部分108a。如图13所示，第一电介质层106的106a部分被去除，以便暴露磁电子元件102的导电表面，从而能够进行后续的电接触。
在本发明的另一示例性实施方案中，刻蚀停止层108可以由提供用来终止或减缓整平过程的终点信号的材料来组成。在此实施方案中，可以用适合于刻蚀停止层108组分的化学刻蚀，来去除刻蚀停止层108的暴露部分108a。可以用适当的整平工艺来去除第二电介质层110的剩余部分110b和第一电介质层106的暴露部分106a。当刻蚀停止层108的剩余部分108b在去除第二电介质层110剩余部分110b过程中被暴露时，整平过程就被减缓或停止。在本发明的一个示例性实施方案中，第二电介质层110可以由TEOS组成，且刻蚀停止层108可以包含PEN。然后可以用适当的化学刻蚀来去除包括剩余部分108b的任何剩余暴露的刻蚀停止层108。
参照图14和15，在本发明的再一个示例性实施方案中，在淀积第二电介质层110之后，整平层120可以被淀积在第二电介质层110上，并可以根据采用上述对掩蔽层116进行图形化的方法的标准半导体工艺对其执行图形化和刻蚀。在本发明的一个优选实施方案中，整平层120包含光抗蚀剂。然后在MRAM器件结构100上淀积重复涂层124。重复涂层124优选是光抗蚀剂层，但重复涂层120也可以包含诸如甩涂玻璃之类的任何其它适当材料。用诸如优选为湿法刻蚀或干法刻蚀之类的任何适当的方法，来去除重复涂层124、整平层120以及磁电子元件102阵列上的部分第二电介质层110，以便暴露刻蚀停止层108的表面122。在优选实施方案中，以重复涂层124、整平层120、以及第二电介质层110按基本上相同的速率被刻蚀的方式，来执行刻蚀。此刻蚀导致第二电介质层110的剩余部分126重叠部分刻蚀停止层108但与表面122共平面。可以用适合于刻蚀停止层108组分的化学刻蚀来去除刻蚀停止层108的表面122。然后，可以用诸如CMP和ECMP之类的半导体工业熟知的适当整平工艺、或诸如刻蚀的任何其它适当的去除工艺，来去除第二电介质层110的剩余部分126和第一电介质层106的106a部分，从而导致图13所示的结构。再如图13所示，第一电介质层106的106a部分被去除，以便暴露磁电子元件102的导电表面，从而能够进行后续的电接触。如上所述，在本发明的一个示例性实施方案中，刻蚀停止层108可以由提供用来终止或减缓整平过程的终点信号的材料来组成。因此，当刻蚀停止层108的剩余部分108b在去除第二电介质层110剩余部分126过程中被暴露时，整平过程就可以被减缓或停止。然后可以用适当的化学刻蚀来去除包括剩余部分108b的任何剩余暴露的刻蚀停止层108。依赖于第一电介质层106的厚度112，可以不完全去除第二电介质层110的剩余部分126和刻蚀停止层108的剩余部分108b。
虽然在本发明的上述详细描述中已经提出了至少一个示例性实施方案，但应该理解的是，存在着大量的变种。还应该理解的是，示例性实施方案仅仅是一些例子，决不是为了限制本发明的范围、应用、或结构。相反，上面的详细描述为本技术领域的熟练人员提供了实现本发明示例性实施方案的方便的路线图。可以理解的是，可以在示例性实施方案所述的元件功能和安置中做出各种各样的改变而不偏离所附权利要求所述的本发明的范围。
Claims (29)
1.一种用来与磁电子元件上方的导电层形成接触的方法，此方法包括下列步骤：
在电介质区上方形成存储器元件层，所述存储器元件层具有第一磁性部分、在所述第一磁性部分上方的第二磁性部分、和设置在所述第一磁性部分和所述第二磁性部分之间的隧道势垒层；
在所述存储器元件层上方淀积第一导电层；
在所述第一导电层上方淀积第一电介质层；
对所述第一电介质层进行图形化和刻蚀，以便形成位于所述第一导电层上方的第一掩蔽层；
利用所述第一掩蔽层刻蚀所述第一导电层以暴露所述第二磁性部分的一部分；
在所述第一掩蔽层和所述第二磁性部分的被暴露的所述一部分上方淀积第二电介质层，所述第二电介质层包括不同于所述第一电介质层的材料；
去除所述第二电介质层的一部分，以便暴露所述第一掩蔽层；以及
对所述第二电介质层和所述第一掩蔽层进行化学刻蚀，使所述第一掩蔽层的刻蚀速率大于所述第二电介质层的刻蚀速率，对所述第一掩蔽层的所述刻蚀暴露出所述第一导电层。
2.如权利要求1所述的方法，淀积所述第一电介质层的步骤包括淀积由等离子体增强氮化物组成的所述第一电介质层，且淀积所述第二电介质层的步骤包括淀积由原硅酸四乙酯产生的二氧化硅形成的所述第二电介质层。
3.如权利要求1所述的方法，其中，所述刻蚀所述第一导电层的步骤导致所述存储器元件层的暴露部分，所述方法还包括在所述刻蚀所述第一导电层的步骤之后和所述淀积第二电介质层的步骤之前所执行的下列步骤：
在所述存储器元件层的所述暴露部分和所述第一掩蔽层上方淀积第三电介质层；
对所述第三电介质层进行图形化和刻蚀，以便形成第二掩蔽层；以及
利用所述第二掩蔽层，对所述存储器元件层的所述暴露部分进行刻蚀。
4.如权利要求3所述的方法，去除所述第二电介质层的一部分的步骤还包括去除所述第二掩蔽层的一部分。
5.如权利要求1所述的方法，还包括在所述形成存储器元件层的步骤之前，在所述电介质区上方淀积第二导电层的步骤。
6.如权利要求1所述的方法，所述去除所述第二电介质层的一部分的步骤包括用化学机械抛光、电化学机械抛光、以及刻蚀之一来去除所述第二电介质层的所述一部分。
7.如权利要求1所述的方法，还包括在所述第一导电层上方淀积互连层的步骤，所述互连层与所述第一导电层电连接。
8.如权利要求1所述的方法，还包括下列步骤：
在所述第二电介质层和所述第一导电层上方淀积第三电介质层；以及
对所述第三电介质层进行刻蚀，以便在所述第一导电层的一部分上方形成间隔件。
9.一种制造磁电子元件结构的方法，此方法包括下列步骤：
在电介质区上方形成第一磁性层；
在所述第一磁性层上方形成隧道势垒层；
在所述隧道势垒层上方形成第二磁性层；
在所述第二磁性层上方淀积第一导电层；
在所述第一导电层上方淀积第一电介质层；
对所述第一电介质层进行图形化和刻蚀，以便形成第一掩蔽层；
利用所述第一掩蔽层刻蚀所述第一导电层，对所述第一掩蔽层的所述刻蚀暴露出所述第二磁性层的一部分；
对所述第二磁性层的暴露出的部分进行转变，以便形成所述第二磁性层的绝缘无源部分和有源部分，所述有源部分包括磁性隧道结元件的一部分，而所述绝缘无源部分包括绝缘体；
在所述第一掩蔽层和所述第二磁性层的所述绝缘无源部分上方，淀积第二电介质层，所述第二电介质层包括不同于所述第一电介质层的材料；
去除所述第二电介质层的一部分，以便暴露所述第一掩蔽层；以及
对所述第二电介质层和所述第一掩蔽层进行化学刻蚀，使所述第一掩蔽层的刻蚀速率大于所述第二电介质层的刻蚀速率，所述第一掩蔽层的所述刻蚀暴露出所述第一导电层。
10.如权利要求9所述的方法，淀积第一电介质层的步骤包括淀积由等离子体增强氮化物组成的所述第一电介质层，且淀积第二电介质层的步骤包括淀积由原硅酸四乙酯产生的二氧化硅形成的所述第二电介质层。
11.如权利要求9所述的方法，还包括在所述转变步骤之后和所述淀积第二电介质层的步骤之前的下列步骤：
在所述第一掩蔽层和所述第二磁性层的所述绝缘无源部分上方淀积第三电介质层；
对所述第三电介质层进行图形化和刻蚀，以便形成第二掩蔽层；以及
利用所述第二掩蔽层，对所述第二磁性层的所述绝缘无源部分、所述隧道势垒层、以及所述第一磁性层进行刻蚀。
12.如权利要求11所述的方法，去除所述第二电介质层的一部分的步骤还包括去除所述第二掩蔽层的一部分。
13.如权利要求9所述的方法，还包括在所述形成第一磁性层的步骤之前，在所述电介质区上方淀积第二导电层的步骤。
14.如权利要求9所述的方法，还包括在所述第一导电层上方淀积互连层的步骤，所述互连层与所述第一导电层电连接。
15.如权利要求9所述的方法，还包括下列步骤：
在所述第二电介质层和所述第一导电层上方淀积第三电介质层；以及
对所述第三电介质层进行刻蚀，以便在所述第一导电层的一部分上方形成间隔件。
16.一种用来与磁电子元件阵列中磁电子元件上方的导电层形成接触的方法，此方法包括下列步骤：
在电介质区上方形成磁电子元件阵列，在所述磁电子元件上方形成有导电层；
在所述磁电子元件阵列和所述电介质区上方淀积第一电介质层；
在所述第一电介质层上方淀积刻蚀停止层；
在所述刻蚀停止层上方淀积第二电介质层；
对所述第二电介质层进行图形化，并对所述第二电介质层的一部分进行刻蚀，以便在所述磁电子元件阵列上方形成所述刻蚀停止层的暴露部分；以及
去除所述刻蚀停止层的所述暴露部分和所述第一电介质层的一部分，以便暴露所述导电层，
其中，所述淀积第二电介质层的步骤包括淀积由与包括所述刻蚀停止层的材料不同的材料组成的第二电介质层，使当所述第二电介质层和所述刻蚀停止层经受化学刻蚀时，所述刻蚀停止层的刻蚀速率低于所述第二电介质层的刻蚀速率。
17.如权利要求16所述的方法，其中，所述淀积第二电介质层的步骤包括淀积由原硅酸四乙酯产生的二氧化硅形成的第二电介质层，且淀积刻蚀停止层的步骤包括淀积由等离子体增强氮化物组成的刻蚀停止层。
18.如权利要求16所述的方法，其中，所述淀积第一电介质层的步骤包括将所述第一电介质层淀积成从所述电介质区算起的厚度大致等于所述磁电子元件阵列的磁电子元件从所述电介质区算起的高度。
19.如权利要求16所述的方法，其中，所述去除所述刻蚀停止层的所述暴露部分和所述第一电介质层的一部分的步骤包括对所述刻蚀停止层的所述暴露部分进行刻蚀并用整平工艺去除所述第一电介质层的所述一部分。
20.如权利要求19所述的方法，其中，淀积刻蚀停止层的步骤包括淀积由为停止或减缓所述整平工艺提供终点信号的材料组成的所述刻蚀停止层。
21.一种用来与磁电子元件阵列中磁电子元件上方的导电层形成接触的方法，此方法包括下列步骤：
在电介质区上方形成磁电子元件阵列，在所述磁电子元件上方形成有导电层；
在所述磁电子元件阵列和所述电介质区上方淀积第一电介质层；
在所述第一电介质层上方淀积刻蚀停止层；
在所述刻蚀停止层上方淀积第二电介质层；
在所述第二电介质层上方淀积整平层，并对整平层进行图形化；
在所述图形化的整平层和所述第二电介质层上方形成重复涂层；
去除基本上所有所述重复涂层、基本上所有所述整平层、以及所述第二电介质层的一部分，以便暴露所述刻蚀停止层的表面；以及
去除所述刻蚀停止层的所述暴露部分和所述第一电介质层的一部分，以便暴露所述导电层。
22.如权利要求21所述的方法，其中，所述去除基本上所有所述重复涂层、基本上所有所述整平层、以及所述第二电介质层的一部分的步骤包括用湿法刻蚀和干法刻蚀之一来进行去除。
23.如权利要求21所述的方法，其中，去除所述刻蚀停止层的所述暴露部分和所述第一电介质层的一部分的步骤包括用化学机械抛光、电化学机械抛光、以及刻蚀之一来进行去除。
24.如权利要求21所述的方法，所述去除所述刻蚀停止层的所述暴露部分和所述第一电介质层的一部分的步骤，包括对所述刻蚀停止层的所述暴露部分进行刻蚀并用整平工艺去除所述第一电介质层的所述一部分。
25.如权利要求24所述的方法，淀积刻蚀停止层的步骤包括淀积由为停止或减缓所述整平工艺提供终点信号的材料组成的所述刻蚀停止层。
26.如权利要求21所述的方法，所述淀积和图形化整平层的步骤包括淀积光抗蚀剂层。
27.如权利要求21所述的方法，形成重复涂层的步骤包括形成光抗蚀剂材料的重复涂层。
28.如权利要求21所述的方法，其中，所述淀积第二电介质层的步骤包括淀积由与包括所述刻蚀停止层的材料不同的材料组成的第二电介质层，使当所述第二电介质层和所述刻蚀停止层经受化学刻蚀时，所述刻蚀停止层的刻蚀速率低于所述第二电介质层的刻蚀速率。
29.如权利要求21所述的方法，其中，所述去除基本上所有所述重复涂层、基本上所有所述整平层、以及所述第二电介质层的一部分的步骤包括以基本上相同的速率对所述重复涂层、所述整平层、以及所述第二电介质层的所述一部分进行刻蚀。
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|---|---|---|---|---|
| US20050014342A1 (en) * | 2003-07-18 | 2005-01-20 | International Business Machines Corporation | Small, scalable resistive element and method of manufacturing |
| US7611911B2 (en) * | 2003-10-08 | 2009-11-03 | International Business Machines Corporation | Method and system for patterning of magnetic thin films using gaseous transformation to transform a magnetic portion to a non-magnetic portion |
| US6969895B2 (en) * | 2003-12-10 | 2005-11-29 | Headway Technologies, Inc. | MRAM cell with flat topography and controlled bit line to free layer distance and method of manufacture |
| US7183893B2 (en) * | 2004-02-04 | 2007-02-27 | Seagate Technology Llc | TMR sensor with oxidized alloy barrier layer and method for forming the same |
| US7074713B2 (en) * | 2004-09-30 | 2006-07-11 | Freescale Semiconductor, Inc. | Plasma enhanced nitride layer |
| KR100698287B1 (ko) * | 2005-01-31 | 2007-03-22 | 삼성전자주식회사 | 박막벌크음향공진기 및 그 제조 방법 |
| US7172908B2 (en) * | 2005-02-15 | 2007-02-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Magnetic memory cells and manufacturing methods |
| US7241632B2 (en) * | 2005-04-14 | 2007-07-10 | Headway Technologies, Inc. | MTJ read head with sidewall spacers |
| US7399646B2 (en) * | 2005-08-23 | 2008-07-15 | International Business Machines Corporation | Magnetic devices and techniques for formation thereof |
| US20070054450A1 (en) | 2005-09-07 | 2007-03-08 | Magic Technologies, Inc. | Structure and fabrication of an MRAM cell |
| US20070086122A1 (en) * | 2005-10-19 | 2007-04-19 | Hitachi Global Storage Technologies | CPP magnetoresistive sensor having a reduced, shield defined track width |
| US7880249B2 (en) * | 2005-11-30 | 2011-02-01 | Magic Technologies, Inc. | Spacer structure in MRAM cell and method of its fabrication |
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| KR100723420B1 (ko) * | 2006-02-20 | 2007-05-30 | 삼성전자주식회사 | 비정질 합금 산화층을 포함하는 비휘발성 메모리 소자 |
| CN100511431C (zh) * | 2006-02-22 | 2009-07-08 | Tdk股份有限公司 | 磁记录介质的制造方法 |
| US8542524B2 (en) * | 2007-02-12 | 2013-09-24 | Avalanche Technology, Inc. | Magnetic random access memory (MRAM) manufacturing process for a small magnetic tunnel junction (MTJ) design with a low programming current requirement |
| US7833806B2 (en) * | 2009-01-30 | 2010-11-16 | Everspin Technologies, Inc. | Structure and method for fabricating cladded conductive lines in magnetic memories |
| US9368716B2 (en) * | 2009-02-02 | 2016-06-14 | Qualcomm Incorporated | Magnetic tunnel junction (MTJ) storage element and spin transfer torque magnetoresistive random access memory (STT-MRAM) cells having an MTJ |
| KR20100109221A (ko) * | 2009-03-31 | 2010-10-08 | 삼성전자주식회사 | 비휘발성 메모리 소자의 형성방법 |
| WO2010133576A1 (en) * | 2009-05-18 | 2010-11-25 | Imec | Patterning and contacting of magnetic layers |
| EP2299593A1 (en) * | 2009-09-18 | 2011-03-23 | Nxp B.V. | Laterally coupled bulk acoustic wave device |
| JP2012156167A (ja) * | 2011-01-21 | 2012-08-16 | Toshiba Corp | 磁気ランダムアクセスメモリ及びその製造方法 |
| US9793467B2 (en) * | 2011-12-20 | 2017-10-17 | Intel Corporation | Method for reducing size and center positioning of magnetic memory element contacts |
| CN104659201B (zh) * | 2013-11-22 | 2018-07-20 | 中芯国际集成电路制造(上海)有限公司 | 一种磁阻内存单元的制造方法 |
| KR102369523B1 (ko) | 2015-09-08 | 2022-03-03 | 삼성전자주식회사 | 자기 저항 메모리 장치 및 그 제조 방법 |
| US9929087B2 (en) * | 2015-11-16 | 2018-03-27 | Taiwan Semiconductor Manufacturing Co., Ltd | Enhancing integrated circuit density with active atomic reservoir |
| CN105655481A (zh) * | 2015-12-24 | 2016-06-08 | 上海磁宇信息科技有限公司 | 超密型交叉矩阵列式磁性随机存储器制造工艺 |
| CN109216541B (zh) * | 2017-06-30 | 2022-05-17 | 中电海康集团有限公司 | Mram与其的制作方法 |
| US10720487B2 (en) | 2018-06-28 | 2020-07-21 | Taiwan Semiconductor Manufacturing Co., Ltd. | Structure and formation method of semiconductor device with magnetic element |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4470873A (en) * | 1982-11-30 | 1984-09-11 | Copal Company Limited | Method of manufacturing magnetic sensor comprising at least two magnetoresistive elements |
| US6165803A (en) * | 1999-05-17 | 2000-12-26 | Motorola, Inc. | Magnetic random access memory and fabricating method thereof |
| US6440753B1 (en) * | 2001-01-24 | 2002-08-27 | Infineon Technologies North America Corp. | Metal hard mask for ILD RIE processing of semiconductor memory devices to prevent oxidation of conductive lines |
Family Cites Families (5)
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|---|---|---|---|---|
| JP2003069112A (ja) * | 2001-08-28 | 2003-03-07 | Nec Corp | 強磁性トンネル接合素子の製造方法 |
| JP2003258129A (ja) * | 2002-03-01 | 2003-09-12 | Seiko Epson Corp | 不揮発性記憶装置の製造方法 |
| US6783995B2 (en) * | 2002-04-30 | 2004-08-31 | Micron Technology, Inc. | Protective layers for MRAM devices |
| US6734079B2 (en) * | 2002-06-13 | 2004-05-11 | Taiwan Semiconductor Manufacturing Co., Ltd | Microelectronic fabrication having sidewall passivated microelectronic capacitor structure fabricated therein |
| US6806096B1 (en) * | 2003-06-18 | 2004-10-19 | Infineon Technologies Ag | Integration scheme for avoiding plasma damage in MRAM technology |
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4470873A (en) * | 1982-11-30 | 1984-09-11 | Copal Company Limited | Method of manufacturing magnetic sensor comprising at least two magnetoresistive elements |
| US6165803A (en) * | 1999-05-17 | 2000-12-26 | Motorola, Inc. | Magnetic random access memory and fabricating method thereof |
| US6440753B1 (en) * | 2001-01-24 | 2002-08-27 | Infineon Technologies North America Corp. | Metal hard mask for ILD RIE processing of semiconductor memory devices to prevent oxidation of conductive lines |
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