KR101096343B1 - 반도체 소자의 위에 놓여지는 전극과 전기적 통신을 하는 방법 및 구조 - Google Patents
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Abstract
반도체 소자의 위에 놓여지는(overlying) 전극과 전기적으로 통신하는 구조와, 그런 구조를 제조하는 방법이 제공된다. 위에 놓여지는 전극과 전기적으로 통신하는 구조(10)는, 측면 치수(lateral dimension)를 갖는 제1 전극(50), 제1 전극의 위에 놓여지는 반도체 소자(14), 및 반도체 소자의 위에 놓여지는 제2 전극(30)을 포함한다. 제2 전극(30)은, 제1 전극(50)의 측면 치수보다 작은 측면 치수를 갖는다. 도전형 하드마스크(42)는 제2 전극의 위에 놓여지고, 제2 전극과 전기적으로 통신한다. 도전형 하드마스크(42)는 제1 전극의 측면 치수와 실질적으로 동일한 측면 치수를 갖는다. 도전형 컨택(contact) 소자(56)는 도전형 하드마스크와 전기적으로 통신한다.
자기전자 소자, 위에 놓여지는 전극, 측면 치수, 도전형 하드마스크, 도전형 컨택 소자, MTJ/GMR 소자, 비트 라인, 반-절연 재료 층
Description
자기전자(magnetoelectronic) 디바이스, 스핀 전자 디바이스, 및 스핀트로닉스 디바이스는 전자 스핀으로 인한 현저한 효과를 사용하는 디바이스들을 위한 유사 용어들이다. 자기전자 효과는 다수의 정보 디바이스에 사용되고, 비휘발성, 신뢰성, 내방사성(radiation resistant), 및 고밀도 데이터 저장과 검색을 제공한다. 다수의 자기전자 정보 디바이스로는, MRAM(magnetic random access memory), 자기 센서, 및 디스크 드라이브를 위한 판독/기록 헤드를 포함하지만, 이에 제한되지는 않는다.
일반적으로, 자기전자 정보 디바이스는, 유전체 또는 다른 절연 재료로 분리되는 자기전자 소자(예를 들어, GMR(giant magneto resistance) 소자, MTJ(magnetic tunnel junction) 소자, 또는 자기 센서)의 어레이로 구성된다. 자기전자 소자는 통상적으로 비자성 층에 의해 분리되는 강자성 층을 포함하는 구조를 갖는다.
통상적으로, 소자의 위 및 아래에 있는 전극을 사용하여, 자기전자 소자와의 전기적 접속이 이루어진다. 위에 놓여지는 전극 상에 형성된 유전체 층을 통해 홀(hole)을 에칭하고 이 홀에 도전 재료를 피착하여 생성되는 비아(via)를 사용하여, 자기전자 소자의 위에 놓여지는 전극으로의 컨택이 종종 만들어진다. 그러나, 위에 놓여지는 전극으로의 비아의 생성은 최근 종횡비(aspect ratio)의 증가로 인해 어려워지게 되었다. 위에 놓여지는 전극은 통상적으로 자기전자 소자의 활성 부분을 정의한다. 따라서, 주어진 영역에서 자기전자 소자의 수를 증가시키기 위해, 자기전자 소자의 측면 치수, 결국 위에 놓여지는 전극의 측면 치수를 최소화하는 것이 선호된다. 그러나, 위에 놓여지는 전극의 치수가 감소함에 따라, 비아의 오버레이 허용율이 감소하고, 결국 전극으로 비아를 형성하는 어려움이 증가한다. 오버레이 허용율의 감소는 단락된 자기전자 소자의 수가 증가하는 결과를 가져온다. 한편, 이것은 감소된 수율(yield)과 증가된 생산 비용의 결과를 가져온다. 또한, 위에 놓여지는 전극 구조의 고유 응력은 자기전자 소자의 자기 특성에 악영향을 미칠 수 있다. 따라서, 위에 놓여지는 전극을 가능한 얇게 만드는 것이 선호된다. 그러나, 위에 놓여지는 전극의 두께가 감소함에 따라, 후속적으로 전극과의 전기적 컨택을 만드는 것은 더 어려워진다. 위에 놓여지는 전극의 평탄화는 종종 위에 놓여지는 전극을 지나 과도-평탄화(over-planarization)되는 결과가 된다.
따라서, 자기전자 소자의 위에 놓여지는 전극과 전기적 통신을 하는 전자 구조를 제공하는 것이 바람직하다. 또한, 자기전자 소자의 위에 놓여지는 전극과의 전기적 통신을 위한 효율적 방법을 제공하는 것이 바람직하다. 또한, 전극과의 전기적 통신이 요구되는 다른 구조로 이 방법의 사용을 확장하는 것이 바람직하다. 또한, 첨부된 도면과 본 발명의 배경기술과 연관하여, 후속되는 본 발명의 상세한 설명과 첨부된 청구범위로부터, 본 발명의 다른 바람직한 특징들과 특성이 명백해질 것이다.
이하에, 본 발명은, 유사 참조부호가 유사디바이스를 나타내는, 다음 도면과 연관하여 설명될 것이다.
도 1 내지 도 8은 본 발명의 일 실시예에 따른 자기전자 소자의 위에 놓여지는 전극과의 전기적 접속을 제조하는 방법을 개략적으로, 단면도로, 나타낸다.
도 9는 본 발명의 또 다른 실시예에 따라서 형성되는 자기전자 소자 구조의 단면도이다.
도 10은 도 1 내지 도 8에 도시된 방법들을 사용하여 형성된, 점선 내에 도시된 제2 전극을 갖는 자기전자 소자 구조의 평면도이다.
도 11은 본 발명의 추가 실시예에 따라서 형성된 자기전자 소자 구조의 단면도이다.
도 12는 본 발명의 또 다른 실시예에 따라서 형성된 자기전자 소자 구조의 단면도이다.
도 13은 본 발명의 일 실시예에 따른 랜덤 액세스 메모리(RAM) 디바이스의 일부의 확대 사시도이다.
도 14는 본 발명의 또 다른 실시예에 따른 전자 구조의 단면도이다.
본 발명의 이하 상세한 설명은 단지 예일 뿐이고, 본 발명 또는 본 발명의 응용과 사용을 제한하려고 의도되지는 않는다. 또한, 본 발명의 전술된 배경 또는 이하 본 발명의 상세한 설명에 존재하는 임의의 이론에 의해 제한되려는 의도도 아니다.
이하, 도면들을 참조하면, 도 1 내지 도 8은, 본 발명의 일 실시예에 따라서 자기전자 소자의 위에 놓여지는 전극과 전기적 통신을 설정하는 방법을 나타낸다. 단지 한 개의 자기전자 소자가 편의상 도시되었지만, 일반적으로 자기전자 소자의 전체 어레이가 동시에 형성되어 MRAM 디바이스를 형성함을 이해해야 한다. 도 1은 MRAM 디바이스의 부분적으로 제조된 자기전자 소자 구조(10)의 단면도이다. 도 1에 도시된 것처럼, 부분적으로 제조된 자기전자 소자 구조(10)는 자기전자 소자(14)의 아래에 있는 제1 전극 층(12)을 포함한다. 본 명세서에 사용되는 것처럼, "층(layer)"이라는 용어는 일 층 또는 복수의 층 또는 서브층의 조합을 의미한다. 자기전자 소자(14)는, 비자성 층에 의해 분리되는 강자성 층을 포함하는 GMR(giant magnetoresistance) 소자 또는 MTJ(magnetic tunnel junction) 소자일 수 있다. 제1 전극 층(12)은, 도 1 내지 도 8에 도시된 것처럼, 전기 도전형 중합체 또는 중합체나 금속의 조합, 또는 금속의 조합과 같은 임의의 적절한 전기 도전형 재료를 포함할 수 있다. 제1 전극 층(12)은, 탄탈(Ta), 텅스텐(W), 티탄(Ti), 알류미늄(Al), 탄탈 질화물(TaN), 또는 이들의 조합이나 합금으로 형성되는 것이 선호된다. 제1 전극 층(12)은 도체(18)가 형성된 유전체 영역(16)의 위에 놓여져 형성된다. 도체(18)는, 알류미늄(Al), 알류미늄 합금, 구리(Cu), 구리 합금 등과 같은 임의의 적절한 도전형 재료를 포함할 수 있다. 도시되지는 않았지만, 도체(18)는 통상적으로, 실리콘 기판과 같은, 반도체 기판에 형성된 트랜지스터에, 상호접속 스택의 플러그(plug) 도체 또는 일련의 도체에 의해서와 같이, 전기적으로 접속된다. 트랜지스터는 판독 동작에서 자기전자 소자의 컨텐츠를 액세스하기 위해 사용된다. 또한, 유전체 영역(16)은, 후속적으로 형성된 자기전자 소자를 프로그램하는 자기장을 제공하는, 통상적으로 디지트 라인(digit line)으로서 알려진, 프로그래밍 라인(20)을 포함할 수 있다.
부분적으로 제조된 자기전자 소자 구조(10)는 또한, 자기전자 소자(14)의 위에 놓여져 형성된 제2 전극 층(22)을 더 포함한다. 제2 전극 층(22)은, 금속이나 도전형 중합체와 같은, 임의의 적절한 전기 도전형 재료로 형성될 수 있다. 제2 전극 층(22)은 탄탈(Ta), 텅스텐(W), 티탄(Ti), 알류미늄(Al), 탄탈 질화물(TaN), 또는 이들의 조합이나 합금으로 형성되는 것이 선호된다.
도 2를 참조하면, 제2 전극 층(22)은, 한 개 이상의 표준의 공지된 포토리소그래피 기술을 사용하여, 패턴화되고 에칭되어, 자기전자 소자(14)의 활성화된 영역(34)의 측면 치수를 정의하는 측면 치수(32)를 갖는 제2 전극(30)을 형성한다. 본 명세서에 사용되는 것처럼, "측면 치수"라는 용어는, 도 2 및 도 3의 좌표계(24)의 x축과 y축에 의해 측정되는 이들 치수들이다. 제2 전극(30)에 의해 정의된, 활성 영역(34)이 실질적으로 디지트 라인(20)의 위에 놓이게 배치되어서, 디지트 라인(20)을 통해 흐르는 전류에 의해 생성되는 자속이 프로그래밍을 위해 활성 영역(34) 상에 효과적으로 인가되도록 할 수 있는 것이 선호된다. 따라서, 유전체 영역(16) 내의 도체(18)는 제2 전극(30)으로부터 오프셋될 수 있다.
제2 전극 층(22)은, 건식 에칭(dry etching), 이온 밀링 공정(ion milling process), 반응적 이온 에칭(reactive ion etching;RIE), 습식 에칭(wet etching) 등과 같은, 적절한 에칭 공정을 사용하여 에칭될 수 있다. 또한, 에칭은 전극 층(22)을 형성하는 재료에 대해 선택성을 갖는 것이 선호된다. 마스킹 층에 의해 마스킹되지 않는 자기전자 소자 구조(10)의 이들 부분들로부터 제2 전극 층(22)이 실질적으로 제거되었을 때, 제2 전극 층(22)의 에칭이 종료될 수 있다. 에칭 공정의 종료점은, 에칭의 타이밍, 종료점 검지 디바이스 등과 같은, 임의의 적절한 방법을 사용하여 모니터링되거나 결정될 수 있다. 본 발명의 일 실시예에서, 제2 전극 층(22)의 에칭 동안 또는 그 후에 에칭하여, 자기전자 소자(14)의 한 개 이상의 층이 또한 제거될 수 있다. 감법 공정(subtractive process)을 사용한 제2 전극(30) 형성을 전술하였지만, 제2 전극(30)이, 예를 들어, 다머신 공정(damascene process)과 같은, 임의의 다른 적절한 공정을 사용하여 형성될 수 있슴을 이해할 것이다.
도 3을 참조하면, 유전체 층(36)은, 제1 전극 층(12)과, 제2 전극(30)의 측벽(28)을 실질적으로 절연하는 방식으로 이전 에칭 공정 동안 제거되지 않은 자기전자 소자(14)의 임의의 층의 형성될 수 있다. 본 명세서에 사용되는 것처럼, 소자의 "측벽"이라는 용어는, 소자가 원형 또는 타원형일 때, 일 측벽을 지칭할 수 있고, 또는 소자가 삼각형, 정사각형, 직사각형, 또는 다른 다각형일 때, 한 개 이상의 측벽을 지칭할 수 있다. 본 발명의 일 실시예에서, 자기전자 소자 구조(10) 상에, 예를 들어, TEOS(tetraethyl orthosilicate-derived silicon dioxide), PEN(plasma-enhanced nitride), 실리콘 질화물, 실리콘 이산화물 등과 같은, 임의의 적절한 유전체 재료의 블랭킷 피착(blanket deposition)에 의해, 유전체 층(36)이 형성될 수 있다. 그 다음, 유전체 재료에는, 예를 들어, CMP(chemical-mechanical planarization), ECMP(electrochemical-mechanical planarization), 또는 에칭 공정과 같은, 제거 공정을 수행하여, 제2 전극(30)의 표면(38)이 노출될 수 있도록 한다. 본 발명의 또 다른 실시예에서, 제2 전극(30)의 표면(38)을 노출되게 하고 제2 전극(30)의 측벽(28)을 실질적으로 절연되게 하는 방식으로, 스핀-온-글래스(spin-on--glass) 또는 다른 적절한 유전체의 피착에 의해, 유전 층(36)이 형성될 수 있다.
도 4에 도시된 것처럼, 유전 재료 층(36)과 제2 전극(30)의 위에 놓여져 도전형 하드마스크(hardmask) 층(40)이 후속적으로 피착되어서, 도전형 하드마스크 층(40)이 제2 전극(30)과 전기적으로 통신하도록 한다. 도전형 하드마스크 층(40)은, 도 4에 도시된 것처럼, 금속, 또는 도전형 중합체와 같은, 임의의 적절한 도전형 재료를 포함할 수 있고, 예를 들어, PVD(plasma vapor deposition), CVD(chemical vapor deposition), 및 증착(evaporation deposition)과 같은, 반도체 산업계에서 공지된 임의의 공정을 사용하여 피착될 수 있다. 본 발명의 선호되는 일 실시예에서, 도전형 하드마스크 층(40)은 알류미늄을 포함한다. 도전형 하드마스크 층(40)은 전기적 도전 층을 포함하도록 임의의 적절한 두께를 가질 수 있다. 또한, 더 상세히 아래 설명할 것처럼, 하드마스크 층(40)은 제1 전극 층(12)의 후속적 에칭을 위한 마스크로서 작용하여, 후속 에칭 공정을 충분히 견딜 수 있는 두께를 갖는다. 또한, 이하 더 상세히 설명할 것처럼, 자기전자 소자(14)와 도전형 하드마스크 층(40)의 위에 놓여져, 통상적으로 비트 라인으로서 지칭되는, 프로그래밍 라인이 후속적으로 제조될 수 있다. 그러므로, 도전형 하드마스크 층(40)은 바람직하게 그렇게 두껍지 않아서, 비트 라인을 통해 흐르는 전류에 의해 자기전자 소자(14) 상에 인가되는 자속의 세기를 크게 감소시킬 수 있슴을 이해할 것이다. 하드마스크 층(40)은 약 200 옹스트롬(angstroms) 내지 400 옹스트롬의 범위의 두께를 갖는 것이 선호된다.
도 5를 참조하면, 피착 후, 도전형 하드마스크 층(40)이 표준의 공지된 기술들을 사용하여 패턴화되어서, 제2 전극(30)의 측면 치수(32)보다 더 큰 적어도 한 개의 측면 치수(44)를 갖는 도전형 하드마스크(42)를 형성한다. 그 다음, 유전체 층(36), 제1 전극 층(12), 및 자기전자 소자(14), 또는 이들의 임의의 나머지 층이 에칭되어, 도전형 하드마스크(42)의 아래에 있지 않는, 유전체 층(36), 자기전자 소자(14), 및 제1 전극 층(12)의 부분들을 제거한다. 도 6에 도시된 것처럼, 제1 전극 층(12)의 에칭은, 도전형 하드마스크(42)의 측면 치수(44)와 실질적으로 같은 적어도 한 개의 측면 치수(52)를 갖는 제1 전극(50)을 형성한다. 이 방식으로, 제2 전극(30)의 측면 치수(32)가 도전형 하드마스크(42)의 측면 치수(44), 결국 제1 전극(50)의 측면 치수(52)보다 더 작음에 따라, 자기전자 소자(14)를 가로질러 제1 전극(50)과 제2 전극(30) 간의 단락 위험이 감소되거나 또는 최소화될 수 있다. 도전형 하드마스크(42)와 제1 전극(50) 간의 전기적 컨택을 초래하지 않는 건식 에칭, 스퍼터링, RIE, 또는 임의의 다른 에칭 공정과 같은, 임의의 적절하고 공지된 에칭 공정 또는 일련의 에칭 공정을 사용하여, 유전체 층(36), 제1 전극 층(12), 및 자기전자 소자(14), 또는 이들 중 선택된 층들이 에칭될 수 있다. 도전형 하드마스크(42)의 아래에 있지 않는, 자기전자 소자 구조(10), 즉, 유전체 영역(16)의 부분들로부터 제1 전극 층(12)이 실질적으로 제거될 때, 제1 전극 층(12)의 에칭이 종료될 수 있다. 에칭 공정의 종료점은, 에칭의 타이밍, 종료점 검지 디바이스 등과 같은, 임의의 적절한 방법을 사용하여 모니터링되거나 또는 결정될 수 있다. 본 발명의 일 실시예에서, 유전체 층(36), 자기전자 소자(14), 및 제1 전극 층(12)의 에칭 동안, 도전형 하드마스크(42)의 부분이 크게 제거되지 않는다. 본 발명의 또 다른 실시예에서, 도 9에 도시된 것처럼, 도전형 하드마스크(42)의 측벽(46)과 제1 전극(50)의 측벽(62) 간의 전기적 컨택을 초래하지 않도록 보장하기 위해, 유전체 층(36), 자기전자 소자(14), 및 제1 전극 층(12)의 에칭 전, 그 동안, 또는 그 후에, 도전형 하드마스크(42)가 실질적으로 에칭되어서, 경사 또는 사면 측벽(46)을 갖도록 할 수 있다.
이하에 도 7을 참조하면, 본 발명의 일 실시예에서, 제1 전극 층(12)을 에칭하여 제1 전극(50)을 형성한 후에, 자기전자 소자 구조(10)의 위에 놓여지는 유전체 층(54)이 피착될 수 있다. 자기전자 소자 구조(10) 상에, 예를 들어, TEOS, PEN, 실리콘 질화물, 실리콘 이산화물, 스핀-온-글래스 등과 같은, 임의의 적절한 유전체 재료의 블랭킷 피착에 의해, 유전체 층(54)이 형성될 수 있다. 도 8을 참조하면, 반도체 산업계에서 공지된 것처럼, 먼저 유전체 층(54)의 홀을 에칭하여 도전형 하드마스크(42)를 노출시키고나서 이 홀을 적절한 도전형 재료로 채워서 유전체 층(54) 내에, 비아(56)가 형성될 수 있다. 이해할 것처럼, 이 분야에서 공지된 감법(subtractive method)에 의해서와 같은 다른 적절한 방법들에 의해, 비아(56)가 또한 형성될 수 있다. 비아(56)의 형성시, 반도체 산업계의 임의의 적절하고 공지된 방법을 사용하여, 상호접속 라인 또는 비트 라인과 같은 도체(도시 생략)가 제조되어, 도체가 비아(56)와 전기적으로 통신하도록 할 수 있다.
따라서, 도 8과 도 10을 참조하면, 자기전자 소자 구조(10)의 측면 치수를 증가시키지 않고, 제2 전극(30)의 컨택 영역(72)보다 더 큰 컨택 영역(70)을 제공하는, 도전형 하드마스크(42)를 사용하여, 제2 전극(30)과 전기적 통신을 제공하도록, 비아(56)가 구성될 수 있다. 이 방식으로, 도전형 하드마스크(42)가 비아(56)가 놓일 수 있는 제2 전극(30)의 표면 영역보다 더 큰 표면 영역(70)을 제공하므로, 제2 전극(30), 결국 자기전자 소자(14)와의 전기적 통신을 위해 비아(56)를 형성하는 오버레이 허용율이 더 증가될 수 있다. 따라서, 제2 전극(30), 결국 자기전자 소자(14)의 치수는, 도전형 하드마스크(42)를 사용하지 않을 때 요구되는 것보다 더 작을 수 있다. 다른 경우, 비아(56)의 치수는 도전형 하드마스크(42)를 사용하지 않을 때 요구되는 것보다 더 클 수 있다.
본 발명의 다른 실시예에서, 도 7에 도시된 것처럼, 유전체 층(54)의 피착 후, 트렌치(도시 생략)가 디지트 라인(20)에 수직인 유전체 층(54)에 형성되어, 도전형 하드마스크(42)를 노출시킬 수 있다. 도 11에 도시된 것처럼, 그 다음, 예를 들어, 비트 라인 또는 다른 상호접속 라인과 같은, 도체(58)는 트렌치 내에 형성되어서 도전형 하드마스크(42)와 전기적 통신을 할 수 있다. 또한, 도체(58)가, 예 를 들어, 감법과 같은 임의의 다른 적절하고 공지된 기술을 사용하여 제조될 수 있슴을 이해할 것이다. 이 관점에서, 도체(58)가 비트 라인이면, 비아가 먼저 형성된 경우보다 자기전자 소자(14)에 더 근접하게 비트라인이 형성되어서, 비트 라인을 통해 흐르는 전류로부터 자기전자 소자(14)에 인가되는 자속을 증가시킬 수 있다. 한편, 자기전자 소자(14)에 인가된 자속의 증가는 자기전자 소자(14)를 프로그램하기 위해 요구되는 전류를 감소시킬 것이다.
도 12를 참조하면, 본 발명의 또 다른 실시예에서, 유전체 재료 층(54)의 피착 전에, 제1 전극(50)의 측벽(62)에 대해 스페이서(60)가 형성되어, 제1 전극(50)으로부터 도전형 하드마스크(42)의 절연을 용이하게 할 수 있다. 도 12에 도시된 것처럼, 스페이서(60)는 제1 전극(50)의 측벽(62)의 길이를 확장할 수 있고, 또한 도전형 하드마스크(42)의 측벽(46)의 길이를 확장할 수 있다. 스페이서(60)는, 유전체 재료 층(36) 및/또는 유전체 재료 층(54)의 제조를 위해 상술된 재료들과 같은, 임의의 적절한 절연 재료로 형성될 수 있고, 임의의 종래 방법을 사용하여 형성될 수 있다. 예를 들어, 자기전자 소자 구조(10) 상에, 예를 들어, TEOS, PEN, 실리콘 질화물, 실리콘 이산화물, 스핀-온-글래스 등과 같은, 임의의 적절한 유전체 재료의 블랭킷 피착에 의해, 유전체 층이 형성될 수 있다. 그 다음, 유전체 층이 적절한 건식 또는 습식 에칭되어 스페이서(60)를 형성할 수 있다. 스페이서(60)의 형성 후, 유전체 재료 층(54)은 자기전자 소자 구조(10)의 위에 놓여져 피착될 수 있고, 그 다음, 도 8의 비아(56)와 같은 비아, 또는 도 11의 도체(58)와 같은 도체가 상술된 것처럼 형성될 수 있다.
도 13은, 본 발명의 또 다른 실시예에 따른 RAM 디바이스(80)의 일부의 확대 사시도를 나타낸다. 도 8과 같은 참조 부호를 갖는 도 13의 소자는 대응하는 도 8의 소자들과 동일하다. RAM 디바이스(80)는 각각 금속 컨택 층(82)에 전기적으로 결합된 복수의 자기 메모리부(84)를 포함한다. 자기 메모리부(84)는, 예를 들어, 스위칭 트랜지스터, 비트 및/또는 데이터 라인, 입력/출력 회로, 데이터/어드레스 디코더 등과 같은, 임의의 적절한 반도체 디바이스(도시 생략)를 포함할 수 있는 임의의 적절한 유전체 영역(16) 상에 형성될 수 있고, 또한 판독 동작에서 자기 메모리부의 컨텐츠를 액세스하기 위해 사용되는 트랜지스터에 자기 메모리부(84)를 전기적으로 결합시키는 도체(18)를 포함할 수 있다. 유전체 영역(16) 내에, 디지트 라인(20)과 같은, 프로그래밍 라인이 또한 배치될 수 있다.
각 자기 메모리부(84)는 제1 전극(50)과, 제1 전극(50)의 위에 놓여지는 자기전자 소자(14)를 포함한다. 제2 전극(30)은 자기전자 소자(14)의 위에 놓여지고, 자기전자 소자(14)의 활성 영역을 정의한다. 제2 전극(30)은, 제1 전극(50)의 측면 치수(52)보다 더 작은 적어도 한 개의 측면 치수(32)를 갖는다. 도전형 하드마스크(42)는 제2 전극(30)과 제1 전극(50)의 위에 놓여지고, 제1 전극(50)과 실질적으로 동일한 측면 치수를 갖는다. 도전형 하드마스크(42)는, 자기 메모리부(84)의 측면 치수를 증가시키지 않고 제2 전극(30)보다 비아(56)에 더 큰 컨택 영역을 제공한다.
본 발명의 원칙들이 자기전자 구조에만 제한되지는 않고, 또한 아래에 있는 제2 전극으로부터 제1 전극을 분리하는 임의의 적절한 반도체 소자 또는 구조의 위에 놓여지는 전기 도전형 제1 전극을 컨택하기 위해 사용될 수 있다. 본 발명의 또 다른 실시예에 따라서, 도 14는 상술된 다양한 실시예를 사용하여 형성되는 전자 구조(100)를 나타낸다. 전자 구조(100)는, 자기전자 소자, 절연 재료 층(들), 또는 임의의 다른 적절한 반도체 디바이스 또는 재료 층과 같은, 반도체 소자에 의해 분리된 도전형 전극 층을 사용하는 용량성(capacitive) 구조 또는 임의의 다른 구조를 포함할 수 있다.
일 실시예에서, 구조(100)는 기판(104)의 위에 놓여져 형성되고 적어도 한 개의 측면 치수(122)를 갖는 제1 전극(102)을 포함한다. 기판(104)은 도체(106)가 형성되는 유전체 재료를 포함할 수 있다, 도체(106)는, 알류미늄(Al), 알류미늄 합금, 구리(Cu), 구리 합금 등과 같은, 임의의 적절한 도전형 재료를 포함할 수 있다. 도시되지는 않았지만, 도체(106)는, 실리콘 기판과 같은, 반도체 기판에 형성된 트랜지스터, 다른 전자 디바이스, 또는 전원에, 상호접속 스택의 플러그 도체 또는 일련의 도체에 의해서와 같이, 전기적으로 접속될 수 있다. 본 발명의 다른 실시예에서, 제1 전극(102)은, 도전형 재료와 같은, 임의의 다른 적절한 기판이나 재료 또는 임의의 적절한 전자 디바이스의 위에 놓여져 형성될 수 있다.
본 발명의 일 실시예에서, 구조(100)는 또한, 산화물이나 질화물 재료와 같은, 최소한의 반-절연(semi-insulating) 재료 층(110)과, 상기 최소한의 반-절연 재료 층(110)의 위에 놓여지는 제2 전극(108)을 포함한다. 제2 전극(108)은, 제1 전극(102)의 측면 치수(122)보다 더 작은 적어도 한 개의 측면 치수(124)를 갖는다. 도 1 내지 도 8을 참조하여 상술된 방법의 실시예들 중의 임의의 것을 사용하여, 제2 전극(108)은 유전체 재료(114)에 의해 그 자신의 측벽(112)에 실질적으로 둘러싸인다. 도전형 하드마스크(116)는 유전체 재료(114)의 위에 놓여져 배치되고, 제2 전극(108)과 전기적으로 통신한다. 도전형 하드마스크(116)는, 제1 전극(102)의 측면 치수(122)에 실질적으로 동일한 적어도 한 개의 측면 치수(126)를 갖는다. 도전형 하드마스크(116)는, 도 4를 참조하여, 도전형 하드마스크(42)를 형성하기 위해 사용되는 재료들 중의 임의의 것을 포함할 수 있다. 유전체 재료 층(118)은 도전형 하드마스크(116)와 제1 전극(102)의 측벽에 배치될 수 있고, 제1 전극(102)으로부터 도전형 하드마스크(116)를 절연할 수 있다. 또한, 도전형 하드마스크 층(116)을, 유전체 재료 층(118) 또는 또 다른 유전체 재료 층이 또한 위에 놓여질 것이다. 도 8과 도 11의 비아(56) 또는 도체(58)를 형성하는 상술된 방법들 중의 임의의 것을 사용하여, 도전형 하드마스크(116)의 위에 놓여져 형성되는 비아(120) 또는 다른 도체(도시 생략)와 전기적 통신을 할 수 있다.
따라서, 반도체 소자의 위에 놓여지는 전극과 전기적 통신을 하는 방법과 구조가 설명되었다. 이 방법과 구조는, 반도체 소자의 측면 치수를 증가시키지 않고 위에 놓여지는 전극의 컨택 영역보다 더 큰 컨택 영역(비아 또는 다른 도체)을 제공하는 도전형 하드마스크를 사용한다. 적어도 일 실시예가 본 발명의 전술된 상세한 설명에 제공되었지만, 다수의 변형이 존재함을 이해해야 한다. 또한, 실시예 또는 실시예들이 단지 예들일 뿐이고, 본 발명의 범위, 응용, 또는 구성을 임의의 방식으로 제한하려고 의도되지는 않음을 이해해야 한다. 그 보다는, 첨부된 청구범위에 기재된 것처럼 본 발명의 범위를 벗어나지 않고 일 실시예에 기재된 소자들의 기능과 배열에서 다양한 변경이 만들어질 수 있슴을 이해함으로써, 상술된 상세한 설명은 당업자들에게, 본 발명의 일 실시예를 구현하는 편리한 로드맵(road map)을 제공할 것이다.
Claims (20)
- 반도체 소자의 위에 놓여 있는(overlying) 전극과 전기적으로 통신하는 구조체로서,제1 측면 치수(lateral dimension)를 갖는 제1 전극;상기 제1 전극의 위에 놓이는 반도체 소자;상기 반도체 소자의 위에 놓이는 제2 전극 - 상기 제2 전극은, 상기 제1 전극의 제1 측면 치수보다 작은 제2 측면 치수를 가짐 -;상기 제2 전극의 위에 놓이며 상기 제2 전극과 전기적 통신을 하는 도전형 하드마스크(conductive hardmask) - 상기 도전형 하드마스크는 상기 제1 전극의 제1 측면 치수와 실질적으로 동일한 제3 측면 치수를 가짐 -; 및상기 도전형 하드마스크와 전기적으로 통신하는 도전형 컨택(contact) 소자를 포함하는, 반도체 소자의 위에 놓여 있는 전극과 전기적으로 통신하는 구조체.
- 제1항에 있어서, 상기 반도체 소자는 자기전자(magnetoelectronic) 소자를 포함하고, 상기 자기전자 소자는 MTJ(magnetic tunnel junction) 소자 또는 GMR(giant magnetoresistance) 소자 중의 하나를 포함하는, 반도체 소자의 위에 놓여 있는 전극과 전기적으로 통신하는 구조체.
- 제2항에 있어서, 상기 도전형 컨택 소자는 비트 라인을 포함하고, 상기 구조체는 상기 제1 전극과 상기 제2 전극 아래에 배치되는 디지트 라인(digit line)을 더 포함하는, 반도체 소자의 위에 놓여 있는 전극과 전기적으로 통신하는 구조체.
- 제1항에 있어서, 상기 제1 전극은 적어도 한 개의 측벽을 갖고, 상기 구조체는 상기 제1 전극의 측벽에 근접하여 배치되는 스페이서를 더 포함하고, 상기 도전형 하드마스크는 적어도 한 개의 측벽을 갖고, 상기 스페이서는 상기 도전형 하드마스크의 상기 측벽과 근접하게 배치되는, 반도체 소자의 위에 놓여 있는 전극과 전기적으로 통신하는 구조체.
- 제1항에 있어서, 상기 도전형 하드마스크는 금속을 포함하고, 상기 반도체 소자는 최소한의 반-절연(semi-insulating) 재료 층을 포함하고, 상기 제1 전극, 상기 최소한의 반-절연 재료 층, 및 상기 제2 전극은 용량성(capacitive) 디바이스를 포함하는, 반도체 소자의 위에 놓여 있는 전극과 전기적으로 통신하는 구조체.
- 복수의 자기 메모리부를 갖는 랜덤 액세스 메모리(random access memory;RAM) 디바이스로서, 각각의 자기 메모리부는,제1 측면 치수를 갖고, 트랜지스터와 전기적으로 통신하는 제1 전극;상기 제1 전극의 위에 놓이며, 상기 제1 전극과 전기적으로 통신하는 자기전자 소자;상기 자기전자 소자의 위에 놓이며, 상기 자기전자 소자와 전기적으로 통신하는 제2 전극 - 상기 제2 전극은 상기 제1 전극의 상기 제1 측면 치수보다 더 작은 제2 측면 치수를 가짐 -;상기 제2 전극의 위에 놓이며, 상기 제2 전극과 전기적으로 통신하는 도전형 하드마스크 층 - 상기 도전형 하드마스크 층은 상기 제1 전극의 상기 제1 측면 치수와 실질적으로 동일한 제3 측면 치수를 가짐 -; 및상기 도전형 하드마스크 층과 전기적으로 통신하는 도전형 컨택 소자를 포함하는, 복수의 자기 메모리부를 갖는 RAM 디바이스.
- 제6항에 있어서, 상기 자기전자 소자는 MTJ 소자 또는 GMR 소자 중의 하나를 포함하는, 복수의 자기 메모리부를 갖는 RAM 디바이스.
- 제6항에 있어서, 상기 RAM 디바이스는, 상기 제1 전극과 상기 제2 전극 아래에 배치되는 디지트 라인을 더 포함하는, 복수의 자기 메모리부를 갖는 RAM 디바이스.
- 제6항에 있어서, 상기 도전형 하드마스크와 상기 제1 전극 각각은 적어도 한 개의 측벽을 갖고, 상기 RAM 디바이스는 상기 도전형 하드마스크의 측벽과 상기 제1 전극의 측벽에 근접하여 배치되는 유전체 층을 더 포함하는, 복수의 자기 메모리부를 갖는 RAM 디바이스.
- 제6항에 있어서, 상기 제1 전극은 적어도 한 개의 측벽을 갖고, 상기 RAM 디바이스는 상기 제1 전극의 측벽에 근접하여 배치되는 스페이서를 더 포함하고, 상기 도전형 하드마스크는 적어도 한 개의 측벽을 갖고, 상기 스페이서는 상기 도전형 하드마스크의 상기 측벽에 근접하여 배치되는, 복수의 자기 메모리부를 갖는 RAM 디바이스.
- 반도체 구조체의 위에 놓이는 전극(overlying electrode)과 전기적으로 통신하는 방법으로서,기판 위에 제1 전극 층을 피착하는 단계;상기 제1 전극 층 위에 반도체 소자를 형성하는 단계;상기 반도체 소자 위에 제2 전극을 형성하여, 상기 제2 전극이 제1 측면 치수를 갖도록 하는 단계;상기 제2 전극 위에 도전형 하드마스크 층을 피착하여, 상기 도전형 하드마스크 층이 상기 제2 전극과 전기적으로 통신하도록 하는 단계;상기 도전형 하드마스크 층을 패터닝하여, 상기 제2 전극의 상기 제1 측면 치수보다 더 큰 제2 측면 치수를 갖는 도전형 하드마스크를 형성하는 단계;상기 제1 전극 층의 일부를 제거하여, 상기 도전형 하드마스크의 상기 제2 측면 치수와 실질적으로 동일한 제3 측면 치수를 갖는 제1 전극을 형성하는 단계;상기 도전형 하드마스크로부터 상기 제1 전극을 절연시키는 단계; 및상기 도전형 하드마스크와 전기적으로 통신하는 컨택 소자를 형성하는 단계를 포함하는, 반도체 구조체의 위에 놓이는 전극과 전기적으로 통신하는 방법.
- 제11항에 있어서, 상기 반도체 소자를 형성하는 단계는 자기전자 소자를 형성하는 단계를 포함하고, 상기 자기전자 소자를 형성하는 단계는 MTJ 소자 또는 GMR 소자 중의 하나를 형성하는 단계를 포함하는, 반도체 구조체의 위에 놓이는 전극과 전기적으로 통신하는 방법.
- 제11항에 있어서, 상기 기판 위에 제1 전극 층을 피착시키는 단계는 디지트 라인을 포함하는 유전체 영역 위에 상기 제1 전극 층을 피착시키는 단계를 포함하고, 상기 제2 전극을 형성하는 단계는 상기 제2 전극을 형성하여, 상기 제2 전극이 상기 디지트 라인 위에 놓이게 하는 단계를 포함하는, 반도체 구조체의 위에 놓이는 전극과 전기적으로 통신하는 방법.
- 제11항에 있어서, 상기 반도체 소자를 형성하는 단계는, 상기 제1 전극 위에 최소한의 반-절연 재료 층을 피착시키는 단계를 포함하는, 반도체 구조체의 위에 놓이는 전극과 전기적으로 통신하는 방법.
- 제11항에 있어서, 상기 제2 전극을 형성하는 단계는,상기 반도체 소자 위에 도전형 재료 층을 피착시키는 단계;상기 도전형 재료 층 위에 마스크 층을 형성하는 단계;상기 마스크 층을 패터닝하여, 상기 도전형 재료 층의 부분들을 노출시키는 단계;상기 도전형 재료 층의 상기 노출된 부분들을 에칭시키는 단계; 및상기 마스크 층을 제거하는 단계를 포함하는, 반도체 구조체의 위에 놓이는 전극과 전기적으로 통신하는 방법.
- 제11항에 있어서, 상기 제2 전극 주위에 절연 재료를 형성하는 단계를 더 포함하고, 상기 제2 전극 주위에 절연 재료를 형성하는 단계는,상기 제2 전극 위에, 그리고 상기 제2 전극의 적어도 일 측벽 주위에 상기 절연 재료를 피착시키는 단계; 및상기 절연 재료의 일부를 제거하여, 상기 제2 전극의 표면을 노출시키는 단계를 포함하는, 반도체 구조체의 위에 놓이는 전극과 전기적으로 통신하는 방법.
- 제11항에 있어서, 상기 도전형 하드마스크 층을 피착시키는 단계는 금속을 피착시키는 단계를 포함하는, 반도체 구조체의 위에 놓이는 전극과 전기적으로 통신하는 방법.
- 제11항에 있어서, 상기 제1 전극 층의 일부를 제거하는 단계는 상기 제1 전극 층의 상기 일부를 에칭시키는 단계를 포함하는, 반도체 구조체의 위에 놓이는 전극과 전기적으로 통신하는 방법.
- 제11항에 있어서, 상기 도전형 하드마스크는 적어도 한 개의 측벽을 갖고, 상기 제1 전극 층의 일부를 제거하는 단계는 상기 도전형 하드마스크를 에칭하여, 상기 도전형 하드마스크의 상기 적어도 한 개의 측벽이 경사지도록 하는 단계를 포함하는, 반도체 구조체의 위에 놓이는 전극과 전기적으로 통신하는 방법.
- 제11항에 있어서, 상기 제1 전극은 적어도 한 개의 측벽을 포함하고, 상기 도전형 하드마스크로부터 상기 제1 전극을 절연시키는 단계는 상기 제1 전극의 상기 적어도 한 개의 측벽에 근접하여 스페이서를 형성하는 단계를 포함하고, 상기 도전형 하드마스크는 적어도 한 개의 측벽을 갖고, 상기 스페이서를 형성하는 단계는 상기 도전형 하드마스크의 상기 적어도 한 개의 측벽에 근접하여 상기 스페이서를 형성하는 단계를 포함하는, 반도체 구조체의 위에 놓이는 전극과 전기적으로 통신하는 방법.
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