TWI793612B - 磁穿隧接面記憶裝置及其形成方法、記憶裝置的形成方法 - Google Patents

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Abstract

磁穿隧接面(magnetic tunnel junction;MTJ)記憶單元及金屬蝕刻遮罩部分形成於基板上。至少一介電蝕刻停止層沉積於金屬蝕刻遮罩部分上，以及導孔層級(via-level)介電層沉積於至少一介電蝕刻停止層上。可蝕刻貫穿導孔層級介電層的導孔孔洞(via cavity)，以及至少一介電蝕刻停止層的上表面被物理性地露出。可透過移除部分至少一介電蝕刻停止層以及金屬蝕刻遮罩部分，以垂直地延伸導孔孔洞。在導孔孔洞中直接於上電極的上表面上形成接觸導孔孔洞結構，以向上電極提供低阻接觸。

Description

磁穿隧接面記憶裝置及其形成方法、記憶裝置的形成方法
本揭露實施例是關於記憶裝置，特別是關於磁穿隧接面記憶裝置及其形成方法。
磁穿隧接面(MTJ) 裝置由兩層的鐵磁材料組成，這兩層的鐵磁材料由薄絕緣層或介電層隔開。 透過提供夠薄的絕緣層或介電層(通常為幾奈米)，電子可以從一個鐵磁層穿過絕緣/介電層進入另一個鐵磁層。 鐵磁層的兩個磁化方向可以單獨由外部磁場控制。 如果磁化方向處於平行方向，電子會穿過絕緣/介電層。 如果磁化處於對立（反平行）方向，電子則不會穿過絕緣/介電層。 因此，這樣的接面裝置可以在兩種電阻狀態之間切換，一種是低電阻狀態，一種是極高電阻狀態。 這兩種狀態允許MTJ裝置作為記憶單元。 後段製程層級(back-end-of-line level)中的MTJ記憶單元的電極可以透過金屬互連結構來與前段製程層級(front-end-of-line level)的驅動電路電連接。
本發明實施例提供一種磁穿隧接面記憶裝置的形成方法，包括：形成磁穿隧接面(magnetic tunnel junction;MTJ)記憶單元及金屬蝕刻遮罩部分於基板上，其中MTJ記憶單元包含下電極、磁穿隧接面結構，以及上電極，並且金屬蝕刻遮罩部分位於上電極上方；形成至少一介電蝕刻停止層於金屬蝕刻遮罩部分上；形成導孔層級(via-level)介電層於至少一介電蝕刻停止層上；形成導孔孔洞(via cavity)貫穿導孔層級介電層，其中至少一介電蝕刻停止層的上表面被物理性地露出；透過移除部分至少一介電蝕刻停止層以及金屬蝕刻遮罩部分，以垂直地延伸導孔孔洞；以及在導孔孔洞中直接於上電極的上表面上形成接觸導孔結構。
本發明實施例提供一種記憶裝置的形成方法，包括：沉積包含下電極材料層、多個記憶體材料層、上電極材料層，及金屬蝕刻遮罩材料層的層堆疊於基板上；圖案化層堆疊以形成記憶體單元的陣列及金屬蝕刻遮罩部分的陣列，其中每個記憶體單元包含下電極、記憶體材料堆疊，及上電極，並且每個金屬蝕刻遮罩部分位於所對應的個記憶體單元上方，且為金屬蝕刻遮罩材料層的圖案化部分；沉積導孔層級介電層於金屬蝕刻遮罩部分的陣列上；蝕刻貫穿導孔層級介電層的導孔孔洞的陣列，其中金屬蝕刻遮罩部分的上表面於導孔孔洞的陣列下方物理性地露出；以及在導孔孔洞的陣列中，形成接觸導孔結構的陣列於上電極的上表面上。
本發明實施例提供一種磁穿隧接面記憶裝置，包括：磁穿隧接面(MTJ)記憶單元的陣列，位於基板上；介電間隔物的陣列，其中從介電間隔物的陣列所選擇的每個介電間隔物橫向地包圍及接觸個對應的MTJ記憶體單元的側壁，並且突出於包含MTJ記憶體單元的頂面的水平面上方；記憶體層級介電層埋置於介電間隔物的陣列及MTJ記憶單元的陣列；導孔層級介電層位於記憶體層級介電層的上方；以及接觸導孔結構的陣列埋置於導孔層級介電層內，其中每個接觸導孔結構包含埋置於導孔層級介電層內的上部，以及與每個介電間隔物的側壁及每個MTJ記憶體單元的上電極接觸的向下突出部。
以下配合所附圖式詳述本揭露各實施例，以便本揭露所屬技術領域中具有通常知識者可製作及使用本揭露。在本揭露所屬技術領域中具有通常知識者應理解，他們能在閱讀本揭露後，在不脫離本揭露的範圍下將此處描述的示例進行各種改變或修改。因此，本揭露不限於在此描述和說明的示例性實施例和應用。另外，本文揭露的方法中，步驟的特定順序和/或層級僅為示例性方法。根據設計偏好，可以在本揭露的範圍內重新設置所揭露的方法或製程中步驟的特定順序或層級。因此，所屬技術領域中具有通常知識者將理解，本文揭露的方法和技術以示例順序呈現各種步驟或動作，除非另有明示，否則本揭露內容不限於所呈現的特定順序或層級。
再者，其中可能用到與空間相對用詞，例如「在…之下」、「下方」、「較低的」、「上方」、「較高的」等類似用詞，是為了便於描述圖式中一個（些）部件或特徵與另一個（些）部件或特徵之間的關係。空間相對用詞用以包括使用中或操作程序中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），其中所使用的空間相對形容詞也將依轉向後的方位來解釋。諸如「附接」、「固定」、「連接」和「互連」之類的術語是指一種關係，結構透過中間結構直接或間接地彼此固定或附接，以及可移動的或固定的附件或關係，除非另有明示。
某些類型的半導體記憶單元(如磁穿隧接面記憶單元)使用包含抗蝕刻金屬材料(如金屬氮化物材料)的上電極。 這樣的抗蝕金屬材料往往具有高電阻率，並增加記憶單元的接觸電阻。 一般來說，本揭露的結構和方法可用於形成一個記憶單元和/或記憶單元陣列。 具體而言，本揭露的結構和方法可用於形成磁穿隧接面記憶單元和/或磁穿隧接面記憶單元陣列。 雖然本揭露使用包含磁穿隧接面記憶單元的示例性結構進行描述，但本揭露的方法可用於形成任何記憶單元或任何記憶單元陣列，包含構成記憶單元並含有上電極的圖案化材料部分的垂直堆疊。
積體電路和分離式裝置的設計追求最小化尺寸和功率消耗，並同時最大化速度和性能。 隨著裝置尺寸越來越小，在記憶單元上形成接觸導孔結構而不產生電子短路(即結構和節點的非預期電連接)變得困難。 在許多實施例中，接觸導孔結構可具有大於記憶單元上電極的橫向尺寸。 在利用磁穿隧接面記憶單元的實施例中，在上電極上方的金屬蝕刻遮罩部分可作為蝕刻遮罩，用於圖案化記憶單元內的各種層。 例如，導電金屬氮化物材料(如TiN、TaN或WN)可作為蝕刻遮罩材料，用於圖案化磁穿隧接面記憶單元內的各種材料層。 在有效作為蝕刻遮罩材料的同時，這種導電金屬氮化物材料具有比元素金屬如W、Co、Cu、Mo或Ru更高的電阻率。 因此，這樣的金屬蝕刻遮罩部分可能在電極部位干擾或提供不理想的電阻。本揭露的實施例提供了在圖案化記憶單元後，以及在形成接觸導孔結構之前移除金屬蝕刻遮罩部分。 因此，接觸導孔結構可直接接觸記憶單元的上電極，並可提供在上電極和接觸導孔結構之間的低電阻接觸。 此外，本揭露的接觸導孔結構可以自對準至底層上電極，從而減少和/或避免在上電極下方的記憶單元的接觸導孔結構與元件之間不理想的電連接。 現在參照圖式來描述本揭露實施例的各個面向。
應當理解的是，本揭露的實施例的記憶裝置可以包括單個分離式記憶單元、一維記憶單元陣列或二維記憶單元陣列。 還應理解的是，本揭露的記憶單元的一維陣列可實施為週期性的記憶單元的一維陣列，並且本揭露的記憶單元的二維陣列可實施為週期性的記憶單元的二維陣列。 此外，雖然本揭露使用在特定的金屬互連層級(metal interconnect level)內形成記憶單元的二維陣列的實施例進行描述，但本揭露在此明確設想了在不同的金屬互連層級內形成記憶單元的二維陣列的實施例。
參照第1圖，示出了根據本揭露的一個實施例的示例性結構。第1圖是根據本揭露的一實施例，繪示出在形成互補式金屬氧化物半導體(Complementary Metal-Oxide-Semiconductor; CMOS) 電晶體和金屬互連結構後，在介電材料層中所形成的示例性結構之垂直剖面圖。 此示例性結構包括基板9，其可以是半導體基板，例如市售的矽基板。 包含介電材料(如氧化矽)的淺溝槽隔離結構720可以在基板9的上部形成。 合適的摻雜半導體井(例如p型井和n型井)可以在被淺溝槽隔離結構720的一部分橫向包圍的每個區域內形成。 場效電晶體可以在基板9的上表面上形成。 例如，每個場效電晶體可以包括源極區域732、汲極區域738、包含延伸於源極區域732和汲極區域738之間的基板9表面部分的半導體通道735，以及閘極結構750。 每個閘極結構750可以包含閘極介電752、閘極電極754、閘極蓋介電質758和介電閘極間隔物756。源極側金屬半導體合金區域(source-side metal-semiconductor alloy region )742可以在每個源極區域732上形成，而汲極側金屬半導體合金區域748(drain-side metal-semiconductor alloy region)可以在每個汲極區域738上形成。
上述示例性結構可包括記憶體陣列區100、形成於其後的記憶元件的陣列以及邏輯區域200，其中支援記憶元件陣列操作的邏輯裝置形成於邏輯區域200。 在一實施例中，記憶體陣列區100中的裝置(如場效電晶體)可包括下電極存取電晶體， 提供存取給將隨後形成的記憶單元的下電極。 在上述處理步驟中，可以在邏輯區域200中形成上電極存取電晶體，提供存取給將隨後形成的記憶單元的上電極。 邏輯區域200中的裝置(如場效電晶體)可以提供操作將隨後形成的記憶單元陣列所需的功能。 具體而言，邏輯區域中的裝置可以配置於控制記憶單元陣列的程式化作業(programming operation)、抹除作業(erase operation)和感測(讀取)作業(sensing (read) operation)。 例如，邏輯區域中的裝置可以包括感測電路和/或上電極偏壓電路。形成在基板9的上表面上的裝置可以包括互補式金屬氧化物半導體(CMOS)電晶體和可選的附加半導體裝置(如電阻器、二極體、電容器等)，並且統稱為CMOS電路700。
形成於介電材料層中的各種金屬互連結構可隨後在基板9和裝置(如場效電晶體)上形成。 介電材料層可包含如接觸層級介電材料層(contact-level dielectric material layer)601、第一金屬線路層級介電材料層610(first metal-line-level dielectric material layer)、第二線路及導孔層級介電材料層(second line-and-via-level dielectric material layer) 620、第三線路及導孔層級介電材料層(third line-and-via-level dielectric material layer)630，和第四線路及導孔層級介電材料層(fourth line-and-via-level dielectric material layer)640。 上述金屬互連結構可包括在接觸導孔介電材料層601中形成並接觸CMOS電路700的各別元件的裝置接觸導孔結構(device contact via structure)612、在第一金屬線路層級介電材料層610中形成的第一金屬線路結構618、在第二線路及導孔層級介電材料層620下部形成的第一金屬導孔結構622、在第二線路及導孔層級介電材料層620上部形成的第二金屬線路結構628、在第三線路及導孔層級介電材料層630下部形成的第二金屬導孔結構632，在第三線路及導孔層級介電材料層630上部形成的第三金屬線路結構638，在第四線路及導孔層級介電材料層640下部形成的第三金屬線路結構642，以及在第四線路及導孔層級介電材料層640上部形成的第四金屬線路結構648。 在一實施例中，第二金屬線路結構628可以包含連接至記憶體元件陣列的源端電源的源線。 由源線提供的電壓可以透過記憶體陣列區100中提供的存取電晶體施加到下電極。
每個介電材料層(601、610、620、630、640)可以包含介電材料，例如未摻雜矽玻璃、摻雜矽玻璃、有機矽(organosilicate)玻璃、非晶氟化碳、其多孔變體或其組合。 每個金屬互連結構(612、618、622、628、632、638、642、648)可以包括至少一種導電材料，其可以是金屬襯層(如金屬氮化物或金屬碳化物)和金屬填充材料的組合。 每個金屬襯層可以包含TiN、TaN、WN、TiC、TaC和WC，並且每個金屬填充材料部分可以包含W、Cu、Al、Co、Ru、Mo、Ta、Ti、其合金和/或其組合。 也可以使用預期揭露範圍內的其它合適材料。 在一實施例中，第一金屬導孔結構622和第二金屬線路結構628可以透過雙鑲嵌製程(dual damascene process)形成為集成線路和導孔結構，第二金屬導孔結構632和第三金屬線路結構638可以形成為集成線路和導孔結構，和/或第三金屬導孔結構642和第四金屬線路結構648可以形成為集成線路和導孔結構。 雖然本揭露使用在第四線路及導孔層級介電材料層640上形成的記憶單元陣列的實施例進行描述，但本文明確設想了記憶單元陣列可以在不同的金屬互連層級上形成的實施例。
介電蓋層108和連接導孔層級介電層110可以依次在金屬互連結構和介電材料層上形成。 例如，介電蓋層108可以在第四金屬線路結構648的上表面和第四線線路和導孔層級介電材料層640的上表面上形成。 介電蓋層108包含可保護下方的金屬互連結構(如第四金屬線路結構648)的介電蓋材料。 在一實施例中，介電蓋層108可包含可以提供高抗蝕刻的材料，即介電材料，並且還可以在蝕刻連接導孔層級介電層110的後續異向性蝕刻製程中作為蝕刻停止材料。 例如，介電蓋層108可以包含碳化矽或氮化矽，並且可以具有5nm至30nm範圍內的厚度， 儘管也可以使用更小和更大的厚度。
連接導孔層級介電層110可包含可以用於介電材料層(601、610、620、630、640)的任何材料。 例如，連接導孔層級介電層110可以包含透過分解四乙氧基矽烷(tetraethylorthosilicate; TEOS)來沉積的未摻雜矽玻璃或摻雜矽玻璃。 連接導孔層級介電層110的厚度可以在50nm至200nm的範圍內，儘管也可以使用較小和較大的厚度。 介電蓋層108和連接導孔層級介電層110可以形成為具有各別的平坦上表面和平坦下表面的平坦毯覆(非圖案化)層(planar blanket layers)，上述平坦毯覆(非圖案化)層延伸至整個記憶體陣列區100和邏輯區域200。
第2圖是根據本揭露的一實施例，繪示出在形成連接導孔結構的陣列後的示例性結構之垂直剖面圖。 參照第2圖，可透過連接導孔層級介電層110和介電蓋層108來形成導孔孔洞。 例如，光阻層(未示)可以塗覆在連接導孔層級介電層110上，並且可以圖案化光阻層，以在各別的一個金屬線路結構648上方的記憶體陣列區100的區域內形成開口。 可以進行異向性蝕刻，以將光阻層中的圖案透過連接導孔層級介電層110和介電蓋層108來轉移。 由異向性蝕刻製程形成的導孔孔洞在此稱為下電極接觸導孔孔洞(lower-electrode-contact via cavities)，因為下電極連接導孔結構隨後在下電極接觸導孔孔洞中形成。 下電極接觸導孔孔洞可具有錐形側壁，其錐角(在所各別的垂直方向內)在1度至10度的範圍內。 第四金屬線路結構648的上表面可以物理地露出於每個下電極接觸導孔孔洞的底部。光阻層可隨後移除，例如透過灰化。
金屬阻障層可以形成為材料層。 金屬阻障層可以覆蓋第四金屬線路結構648的物理性露出的上表面、下電極接觸導孔孔洞的錐形側壁，以及連接導孔層級介電層110的上表面， 而沒有任何孔穿過。 金屬阻障層可以包含導電金屬氮化物，例如TiN、TaN和/或WN。 也可以使用在預期揭露範圍內的其它合適材料。 金屬阻障層的厚度可以在3nm至20nm的範圍內，儘管也可以使用更小和更大的厚度。
金屬填充材料(例如鎢或銅)可以沉積在下電極接觸導孔孔洞的剩餘體積中。可以透過如化學機械平坦化(chemical mechanical planarization)等平坦化製程，來移除金屬填充材料和金屬阻障層在水平面(包含連接導孔層級介電層110的上表面)上方的部分。 每個位於各別導孔孔洞中的金屬填充材料的剩餘部分包含金屬導孔填充材料部分124。 每個位於各別導孔孔洞中的金屬阻障層的剩餘部分包含金屬阻障層122。 每個填充導孔孔洞的金屬阻障層122和金屬導孔填充材料部分124的組合構成了連接導孔結構(122、124)。 連接導孔結構(122、124)的陣列可以在下方的金屬互連結構上的連接導孔層級介電層110中形成。
第3圖是根據本揭露的一實施例，繪示出在形成下電極材料層、非磁金屬緩衝層、合成反鐵磁層、非磁穿隧阻障層、自由磁化層、上電極材料層，以及金屬蝕刻遮罩材料層後的示例性結構之垂直剖面圖。 參照第3圖，可以在金屬阻障層和金屬導孔填充材料部分124上形成包括下電極材料層126L、非磁金屬緩衝材料層130L、合成反鐵磁層140L、非磁穿隧阻障材料層146L、自由磁化材料層148L、上電極材料層158L，以及金屬蝕刻遮罩材料層159L的層堆疊。 層堆疊內的層可以透過各別的化學氣相沉積製程或物理氣相沉積製程來進行沉積。 層堆疊內的每一層可以沉積為整體具有各別均勻厚度的平面毯覆材料層(planar blanket material layers)。 非磁金屬緩衝材料層130L、合成反鐵磁層140L、非磁穿隧阻障材料層146L，以及自由磁化材料層148L統稱為記憶體材料層(memory material layer)。 也就是說，記憶體材料層在下電極材料層126L和上電極材料層158L之間形成。
雖然本揭露使用包括非磁金屬緩衝材料層130L、合成反鐵磁層140L、非磁穿隧阻障材料層146L和自由磁化材料層148L的記憶體材料層的實施例來進行描述，但本揭露的方法和結構可應用於任何結構，其中記憶體材料層包括在下電極材料層126L和上電極材料層158L之間提供的各種層堆疊，並包括可利用任何方式來儲存資訊的材料層。 本揭露的修改在此明確地設想到，記憶體材料層包括相變記憶體材料(phase change memory material)、鐵電記憶體體材料(ferroelectric memory material)或空位調節導電氧化物材料(vacancy-modulated conductive oxide material)。
下電極材料層126L包括至少一種非磁金屬材料，例如TiN、TaN、WN、W、Cu、 Al、Ti、Ta、Ru、Co、Mo、Pt、其合金和/或其組合。 也可以使用預期揭露範圍內的其它合適材料。 例如，下電極材料層126L可包括和/或可以大致上由元素金屬(如W、Cu、Ti、Ta、Ru、Co、Mo或Pt)組成。 下電極材料層126L的厚度可以在10nm至100nm的範圍內，儘管也可以使用較小和較大的厚度。
非磁金屬緩衝材料層130L包括非磁性材料，其可作為晶種層。 具體來說，非磁金屬緩衝材料層130L可提供模板結晶結構，此模板結晶結構可使合成反鐵磁層140L的材料的多晶晶粒(polycrystalline grain)沿著將合成反鐵磁層140L內參考層的磁化進行最大化的方向排列。 非磁金屬緩衝材料層130L可包括Ti、CoFeB合金、NiFe合金、釕(ruthenium)或其組合。 非磁金屬緩衝材料層130L的厚度可以在3nm至30nm的範圍內，儘管也可以使用更小和更大的厚度。
合成反鐵磁(synthetic antiferromagnet ; SAF)層140L可包括鐵磁硬層141、反鐵磁耦合層142，以及參考磁化層143的層堆疊。 每個鐵磁硬層141和參考磁化層143可以具有各別的固定磁化方向。 反鐵磁耦合層142在鐵磁硬層141的磁化和參考磁化層143的磁化之間提供反鐵磁耦合，以使鐵磁硬層141的磁化方向和參考磁化層143的磁化方向在隨後形成的記憶單元的作業期間保持固定。 鐵磁硬層141可以包含PtMn、IrMn、RhMn、FeMn、OsMn等硬質鐵磁材料。 參考磁化層143可以包含硬鐵磁材料，例如Co、CoFe、CoFeB、CoFeTa、NiFe、CoPt、CoFeNi等。 也可以使用預期揭露範圍內的其它合適材料。 反鐵磁耦合層142可以包含釕(ruthenium)或銥(iridium)。 可以選擇反鐵磁耦合層142的厚度，使反鐵磁耦合層142引起的交換作用穩定在相反方向上的鐵磁硬層141和參考磁化層143相對磁化方向，即反平行排列(antiparallel alignment)。 在一實施例中，透過將鐵磁硬層141的磁化幅度與參考磁化層143的磁化幅度進行匹配，以實現SAF層140L的淨磁化(net magnetization)。 SAF層140L的厚度可以在5nm至30nm的範圍內，儘管也可以使用更小和更大的厚度。
非磁穿隧阻障材料層146L可包括穿隧阻障材料，其可以是具有允許電子穿隧的厚度的電絕緣材料。 例如，非磁穿隧阻障材料層146L可包括氧化鎂(MgO)、氧化鋁(Al 2O 3)、氮化鋁(AlN)、氮氧化鋁(AlON)、氧化鉿(HfO 2)或氧化鋯(ZrO 2)。 也可以使用預期揭露範圍內的其它合適材料。 非磁穿隧阻障材料層146L的厚度可以是0.7nm至1.3nm，儘管也可以使用更小和更大的厚度。
自由磁化材料層148L包括鐵磁材料，上述鐵磁材料具有兩個與參考磁化層143的磁化方向平行或反平行的穩定磁化方向。 自由磁化材料層148L包括鐵磁材料Co、CoFe、CoFeB、CoFeTa、NiFe、CoPt、CoFeNi等硬質鐵磁材料。 也可以使用預期揭露範圍內的其它合適材料。 自由磁化材料層148L的厚度可以在1nm至6nm的範圍內，儘管也可以使用更小和更大的厚度。
上電極材料層158L包括上電極材料，其可包括可用於下電極材料層126L的任何非磁性材料。 可用於上電極材料層158L的示例性金屬材料包括但不限於TiN、TaN、WN、W、Cu、Al、Ti、Ta、Ru、Co、Mo、Pt、其合金和/或其組合。 也可以使用預期揭露範圍內的其它合適材料。 例如，下電極材料層126L可以包括和/或可以大致上由元素金屬如W、Cu、Ti、Ta、Ru、Co、Mo或Pt組成。 上電極材料層158L的厚度可以在10nm至100nm的範圍內，儘管也可以使用更小和更大的厚度。
金屬蝕刻遮罩材料層159L包括提供高電阻給異向性蝕刻製程的金屬蝕刻停止材料，異向性蝕刻製程隨後用於蝕刻電介材料(其可包含如未摻雜矽玻璃、摻雜矽玻璃或有機矽玻璃)。 在一實施例中，金屬蝕刻遮罩材料層159L可以包括導電金屬氮化物材料(例如TiN、TaN或WN)或導電金屬碳化物材料(例如TiC、TaC或WC)。 在一實施例中，金屬蝕刻遮罩材料層159L包括和/或大致上由TiN組成。 金屬蝕刻遮罩材料層159L可以透過化學氣相沉積或物理氣相沉積來進行沉積。 金屬蝕刻遮罩材料層159的厚度可以在2nm至20nm的範圍內，例如從3nm，到10nm，儘管也可以使用更小和更大的厚度。
第4圖是根據本揭露的一實施例，繪示出在將金屬蝕刻遮罩材料層圖案化至金屬蝕刻遮罩部分中後的示例性結構之垂直剖面圖。 參照第4圖，可在金屬蝕刻遮罩材料層159L上塗覆光阻層177，並可將其微影圖案化以形成分離式光阻材料部分(discrete photoresist material portion)的陣列。分離式光阻材料部分的陣列中的每個分離式光阻材料部分可在每個各別的連接導孔結構(122，124)上方。 在一實施例中，連接導孔結構(122、124)可以設置為二維週期性陣列(two-dimensional periodic array)，其具有沿第一水平方向的第一間距和沿第二水平方向的第二間距的。分離式光阻材料部分可以設置為二維週期性陣列，其具有與連接導孔結構(122，124)的二維週期性陣列相同的週期性。
可以執行第一異向性蝕刻製程，以蝕刻金屬蝕刻遮罩材料層159L的未遮罩區域。 第一異向性蝕刻製程使用光阻層177作為蝕刻遮罩，金屬蝕刻遮罩材料層159L的圖案化部分包含金屬蝕刻遮罩部分159。 第一異向性蝕刻製程將金屬蝕刻遮罩材料層159L圖案化為金屬蝕刻遮罩部分159的二維陣列。 金屬蝕刻遮罩部分159的二維陣列可以複製光阻層177的圖案。 光阻層177可以在第一異向性蝕刻製程之後移除，或者可以在隨後的第二異向性蝕刻製程期間保留在金屬蝕刻遮罩部分159的二維陣列上。
第5圖是根據本揭露的一實施例，繪示出在形成記憶單元陣列和金屬蝕刻停止部分的陣列後的示例性結構之垂直剖面圖。 參照第5圖，可以執行第二異向性蝕刻製程，以透過層堆疊來轉移金屬蝕刻遮罩部分159的二維陣列的圖案。上述層堆疊包含上電極材料層158L、自由磁化材料層148L、非磁穿隧阻障材料層146L、合成反鐵磁層140L、非磁金屬緩衝材料層130L和下電極材料層126L。在第二異性蝕刻過程中，將上述層堆疊中(158L、148L、146L、140L、130L、126L)未被金屬蝕刻遮罩部分159遮蓋的部分進行蝕刻。在第二異向性蝕刻製程開始時存在光阻層177的實施例中，光阻層177可以在第二異向性蝕刻製程期間附帶地消耗，並且金屬蝕刻遮罩部分159至少可以在圖案化下電極材料層126L的期間作為蝕刻遮罩使用。 或者，在第二異向性蝕刻製程之前就將光阻層177移除的實施例中，金屬蝕刻遮罩部分159可以在整個第二異向性蝕刻製程中作為蝕刻遮罩使用。
第二異向性蝕刻製程可包含一系列的異向性蝕刻步驟，此步驟依次蝕刻下方堆疊層的各種材料層。 在一實施例中，層堆疊的圖案化部分可包含具有非零錐角的側壁，即具有非垂直的表面。錐角可因層而異，並且通常可以在3度至30度的範圍內，例如6度至20度，雖然也可以使用較小和較大的錐角。 連接導孔層級介電層110的未遮蔽部分可以透過第二異性蝕刻製程來進行垂直地凹蝕。
金屬蝕刻遮罩材料層159L、上電極材料層158L、自由磁化材料層148L、非磁穿隧阻障材料層146L、合成反鐵磁層140L、非磁金屬緩衝材料層130L和下電極材料層126L的層堆疊(159L、158L、148L、146L、140L、130L、126L)可以圖案化至如第16圖所示之區域101中的記憶單元陣列(126、130、140、146、158)和金屬蝕刻遮罩部分159的陣列中。 每個記憶單元(126、130、140、146、158)包含下電極126、記憶體材料堆疊(130、140、146、148)，以及上電極158。 每個金屬蝕刻遮罩部分159都是在各別的記憶單元(126、130、140、146、158)上方的金屬蝕刻遮罩材料層159L的圖案化部分。
在一實施例中，每個記憶單元(126、130、140、146、148、158)可以是磁穿隧接面(MTJ)記憶單元。 每個MTJ記憶單元(126、130、140、146、148、158)可以包括下電極126、磁穿隧接面結構(140、146、148)和上電極158。 每個磁穿隧接面(140、146、148)可包含合成反鐵磁(SAF)結構140、非磁性穿隧阻障層146和自由磁化層148。可以在下電極126和磁穿隧接面 (140、146、148)之間提供非磁性金屬緩衝層130。 每個下電極126是下電極材料層126L的圖案化部分。 每個SAF結構140是SAF層140L的圖案化部分。 每個非磁性穿隧阻障層146是非磁性穿隧阻障材料層146L的圖案化部分。 每個自由磁化層148是自由磁化材料層148L的圖案化部分。 每個上電極158是金屬蝕刻遮罩材料層159L的圖案化部分。 在一實施例中，金屬蝕刻遮罩部分159包含和/或大致上由導電金屬氮化物材料(例如TiN、TaN或WN)組成，並且每個記憶單元(126、130、140、146、148、158)包括垂直堆疊，上述垂直堆疊包含合成反鐵磁結構140、非磁性穿隧阻障層146和自由磁化層148的。
第6圖是根據本揭露的一實施例，繪示出在形成內介電間隔物部分的陣列後的示例性結構之垂直剖面圖。參照第6圖， 第一介電材料如氮化矽可共形地沉積在記憶單元陣列(126、130、140、146、148、158)和金屬蝕刻遮罩部分159的陣列上。 例如，第一介電材料可以透過化學氣相沉積製程來沉積。 第一介電材料在水平表面上的厚度可以在2nm至20nm的範圍內，例如4nm至10nm，儘管也可以使用更小和更大的厚度。 可以執行異向性蝕刻製程以移除第一介電材料的水平部分。 第一介電材料的剩餘部分包含內介電間隔部分162的陣列，其橫向地圍繞記憶單元陣列(126、130、140、146、148、158)。 在一實施例中，可以選擇異向性蝕刻製程期間，使金屬蝕刻遮罩部分159陣列的側壁部分或完全物理性地露出。 每個內介質間隔部分162的最大厚度可以在2nm至20nm的範圍內，例如4nm至10nm，儘管也可以使用更小和更大的厚度。
第7圖是根據本揭露的一實施例，繪示出在形成外側介電間隔物部分的陣列後的示例性結構之垂直剖面圖。參照圖7，第二介電材料(如介電金屬氧化物)可以共形地沉積在內介電間隔部分162的陣列上。 例如，第二介電材料可以包含氧化鋁、氧化鉿(hafnium oxide)、氧化鑭(lanthanum oxide)或氧化釔(yttrium oxide)，並且可以透過化學氣相沉積製程來沉積。 第二介電材料在水平表面上的厚度可以在2nm至20nm的範圍內，例如4nm至10nm，儘管也可以使用較小和較大的厚度。 可以執行異向性蝕刻製程，以移除第二介電材料的水平部分。 第二介電材料的剩餘部分包含外介電間隔部分164的陣列， 其橫向包圍內介電間隔部分162的陣列。 在一實施例中，外介電間隔部分164可以直接沉積在金屬蝕刻遮罩部分159的側壁上。 在一實施例中，每個金屬蝕刻遮罩部分159的側壁的整體可以接觸各別的外介電間隔部分164。 每個外介電間隔部分164的最大厚度可以在2nm至20nm的範圍內，例如4nm至10nm，儘管也可以使用更小和更大的厚度。
內介電間隔物部分162和外介電間隔物部分164的每個組合構成了介電間隔物(162、164)。 介電間隔物(162、164)的陣列橫向包圍記憶單元陣列(126、130、140、146、148、158)和金屬蝕刻遮罩部分159的陣列。 雖然本揭露使用介電間隔物(162、164)包含內介電間隔物部分162和外介電間隔物部分164的實施例進行描述，但本揭露明確設想了介電間隔物由內介電間隔物部分162組成或由外介電間隔物部分164組成的實施例。 一般來說，介電間隔物(162，164)可以在金屬蝕刻遮罩部分159陣列內的每個金屬蝕刻遮罩部分159的周圍形成。 每個介電間隔物(162，164)可以直接形成在各別的金屬蝕刻遮罩部分159的側壁上及周圍。
第8圖是根據本揭露的一實施例，繪示出在形成記憶體層級介電層後的示例性結構之垂直剖面圖。 參照第8圖，記憶體層級介電層170可在介電間隔物的陣列(162，164)周圍形成。 記憶體層級介電層170包含可平坦化的介電材料，例如未摻雜矽玻璃或摻雜矽玻璃。 記憶體層級介電層170的介電材料可以透過共形沉積製程(如化學氣相沉積製程)或自平坦化沉積製程(self-planarizing deposition process )(如旋塗)來沉積。 可以執行化學機械平坦化製程，以移除從沉積介電材料在包含金屬蝕刻遮罩部分159上表面的水平面上的部分。 可以在邏輯區域200中使用各種平坦化輔助結構(未示)，例如金屬蝕刻遮罩材料層159L和下方的材料層的電隔離圖案化部分，以協助沉積介電材料的平坦化。 在平坦化過程後，沉積介電材料的剩餘部分構成記憶體層級介電層170。 記憶體層級介電層170的上表面可以與金屬蝕刻遮罩部分159的上表面在同一水平面內。 在一實施例中，介電間隔物(162，164)的上表面，例如外介電間隔物部分164的上表面，可以與記憶體層級介電層170的上表面在同一水平面內。
第9圖是根據本揭露的一實施例，繪示出在形成介電蝕刻停止層和導孔層級介電層後的示例性結構之垂直剖面圖。 參照第9圖，第一介電蝕刻停止層172和第二介電蝕刻停止層174可依次沉積在記憶體層級介電層170上。第一介電蝕刻停止層172包含不同於記憶體層級介電層170的介電材料。 在一實施例中，記憶體層級介電層170可以包含基於矽氧化物的介電材料，例如未摻雜矽玻璃或摻雜矽玻璃，並且第一介電蝕刻停止層172可以包含含矽的介電材料，例如氮化矽、氮氧化矽、碳化矽或碳化矽氮化物(silicon carbide nitride)。 第一介電蝕刻停止層172可以透過共形沉積製程或非共形沉積製程來沉積。 在一實施例中，第一介電蝕刻停止層172可以透過化學氣相沉積、原子層沉積或物理氣相沉積形成。 第一介電蝕刻停止層172的厚度可以在2nm至20nm的範圍內，例如3nm至12nm，儘管也可以使用較小和較大的厚度。
第二介電蝕刻停止層174包含不同於第一介電蝕刻停止層172的介電材料。 在一實施例中，第二介電蝕刻停止層174可以包含如氧化鋁、氧化鉿、氧化鈦、氧化鉭、氧化釔和/或氧化鑭的介電金屬氧化物材料。 第二介電蝕刻停止層174可以透過共形或非共形沉積製程來沉積。 在一實施例中，第二介電蝕刻停止層174可以透過化學氣相沉積、原子層沉積或物理氣相沉積形成。 第二介電蝕刻停止層174的厚度可以在2nm至20nm的範圍內，例如3nm至12nm，儘管也可以使用較小和較大的厚度。
第一介電蝕刻停止層172和第二介電蝕刻停止層174可隨後被圖案化，以使第一介電蝕刻停止層172和第二介電蝕刻停止層174保持在記憶體陣列區100中，並從邏輯區域200中移除。 例如，光阻層(未示)可以塗覆在第二介電蝕刻停止層174上，並且可以被微影圖案化以覆蓋記憶體陣列區100而不覆蓋邏輯區域200。 可以執行蝕刻製程(例如濕式蝕刻製程)，以蝕刻第一介電蝕刻停止層172和第二介電蝕刻停止層174的未遮蓋部分。 光阻層可隨後移除，例如透過灰化。
可在介電蝕刻停止層(172，174)上方形成導孔層級介電層176。 導孔層級介電層176包含如未摻雜矽玻璃、摻雜矽玻璃，或有機矽玻璃的介電材料。 導孔層級介電層176的介電材料可以透過共形沉積製程(如化學氣相沉積製程)或自平坦化沉積製程(如旋塗)來沉積。 記憶體陣列區100中的導孔層級介電層176的厚度可以在50nm至300nm的範圍內，例如80nm至200nm，儘管也可以使用更小和更大的厚度。
可在導孔層級介電層176上形成導孔層級金屬蝕刻遮罩層178。 導孔層級金屬蝕刻遮罩層178包含可在後續異向性蝕刻製程中作為蝕刻遮罩的金屬材料。 例如，導孔層級金屬蝕刻遮罩層178可包含導電金屬氮化物材料(如TiN、TaN或WN)或導電金屬碳化物材料(如TiC、TaC或WC)。 在一實施例中，導孔層級金屬蝕刻遮罩層178包含與金屬蝕刻遮罩部分159相同的材料。 在一實施例中，導孔層級金屬蝕刻遮罩層178和金屬蝕刻遮罩部分159包含、和/或大致上由氮化鈦組成。 導孔層級金屬蝕刻遮罩層178可以透過化學氣相沉積或物理氣相沉積來形成。 導孔層級金屬蝕刻遮罩層178的厚度可以在2nm至20nm的範圍內，例如3nm至10nm，儘管也可以使用更小和更大的厚度。
第10圖是根據本揭露的一實施例，繪示出在沉積和圖案化導孔層級金屬蝕刻遮罩層後的示例性結構之垂直剖面圖。參照第10圖，光阻層77可以塗覆在導孔層級金屬蝕刻遮罩層178上，並且可微影圖案化， 以在金屬蝕刻遮罩部分159陣列上方的區域中形成開口的陣列。每個在光阻層77中的開口的面積可以大於、小於或等於下方金屬蝕刻遮罩部分159的面積。 每個光阻層77中的開口的周緣可以位於下方的金屬蝕刻遮罩部分159的側壁外、可以位於下方的金屬蝕刻遮罩部分159的側壁內，或者可以在平面圖中(即沿垂直方向的視圖中)與下方的金屬蝕刻遮罩部分159的側壁重合。 可以在邏輯區域200內的光阻層77中形成附加的開口。 邏輯區域200內的光阻層77中的開口的區域可以在下方的金屬互連結構(例如第四金屬線路結構648)的上方。
可以執行蝕刻製程，以將光阻層77中的圖案轉移至金屬蝕刻遮罩層178。 蝕刻製程可以包含異向性蝕刻製程或等向性蝕刻製程。 在一實施例中，可以執行異向性蝕刻製程，例如反應離子蝕刻製程，以將光阻層77中的圖案轉移至金屬蝕刻遮罩層178。  光阻層77可隨後移除，例如透過灰化。
第11圖是根據本揭露的一實施例，繪示出在形成導孔孔洞的陣列後的示例性結構之垂直剖面圖。參照第11圖，可以使用導孔層級金屬蝕刻遮罩層178作為蝕刻遮罩，來執行第一異向性蝕刻製程。 第一異向性蝕刻製程可以包含反應離子蝕刻製程，此反應離子蝕刻製程對導孔層級介電層176、記憶體層級介電層170以及連接導孔層級介電層110的材料進行蝕刻， 其中連接導孔層級介電層110對第二介電蝕刻停止層174和介電蓋層108的材料有選擇性。 在一實施例中，導孔層級級介電層176、記憶體層級介電層170和連接導孔層級級介電層110可以包含基於矽氧化物的介電材料，例如未摻雜矽玻璃、摻雜矽玻璃或有機矽玻璃，第一異性蝕刻製程可以包含反應離子蝕刻製程，此反應離子蝕刻製程將基於矽氧化物的介電材料進行蝕刻，上述基於矽氧化物的介電材料對第二介電蝕刻停止層174和介電蓋層108的介電材料有選擇性。
導孔孔洞(179、279)可以在貫穿導孔層級金屬蝕刻遮罩層178的開口下方形成。 具體而言，垂直延伸穿過導孔層級介電層176的第一導孔孔洞179可以在記憶體陣列區100中形成。 第二介電蝕刻停止層174的上表面可以物理地露出於每個第一導孔孔洞179的底部。 第一導孔孔洞179的陣列可以在記憶單元陣列(126、130、140、146、148、158)上形成。垂直延伸穿過導孔層級介電層176、記憶體層級介電層170和連接導孔層級介電層110的第二導孔孔洞279可以在邏輯區域200中形成。 介質蓋層108的上表面可以物理性地露出於每個第二導孔孔洞279的底部。
在一實施例中，貫穿導孔層級介電層176的導孔孔洞179具有大於金屬蝕刻遮罩部分159的橫向範圍。 在一實施例中，每個金屬蝕刻遮罩部分159可以具有圓形水平剖面形狀、橢圓形水平剖面狀、矩形水平剖面狀，或圓化矩形的水平剖面狀。 在本實施例中，每個第一導孔孔洞179可以具有水平剖面狀，此水平剖面狀為其中一個金屬蝕刻遮罩部分159的水平剖面狀的放大。 在一示例中，每個第一導孔孔洞179的最大橫向尺寸可以是在其中一個金屬蝕刻遮罩部分159最大橫向尺寸的100.1%至150%的範圍。
第12圖是根據本揭露的一實施例，繪示出在蝕刻第二介電蝕刻停止層的物理暴露部分後的示例性結構之垂直剖面圖。。 參照第12圖，第一導孔孔洞179可以貫穿蝕刻第二介電蝕刻停止層174的物理暴露部分而垂直延伸。 例如，可以執行第一濕式蝕刻製程以移除第二介電蝕刻停止層174的物理暴露部分。 例如，如果第二介電蝕刻停止層174包括介電金屬氧化物材料，則可選擇蝕刻介電金屬氧化物材料的濕式蝕刻製程來蝕刻導孔層級介電層176、記憶體層級介電層170、連接導孔層級介電層110、第一介電蝕刻停止層172和介電蓋層108的介電材料。
第13圖是根據本揭露的一實施例，繪示出在蝕刻第一介電蝕刻停止層的物理暴露部分後的示例性結構之垂直剖面圖。 參照第13圖，第一導孔孔洞179和第二導孔孔洞279可以透過蝕刻第一介電蝕刻停止層172和介電蓋層108的物理暴露部分來垂直延伸。 例如，可以執行第二異向性蝕刻製程，以利用導孔層級金屬蝕刻遮罩層178來移除第一介電蝕刻停止層172和介電蓋層108的物理暴露部分。 第二異向性蝕刻製程的化學成分可對金屬蝕刻遮罩部分159、外介電間隔部分164和記憶體層級介電層170的材料有選擇性。 例如，第一介電蝕刻停止層172和介電蓋層108可以包含氮化矽，並且第二異向性蝕刻製程可以包含反應離子蝕刻製程，此反應離子蝕刻製程蝕刻對外介電間隔部分164和記憶體層級介電層170的介電材料，以及金屬蝕刻遮罩部分159的金屬材料具有選擇性的氮化矽進行蝕刻。 在一示例中，第二異性蝕刻製程可以包含使用HBr、CF 4、O 2、N 2、CH xF y、Ar和/或He作為製程氣體的反應離子蝕刻製程。
第一導孔孔洞179垂直地延伸穿過導孔層級介電層176和介電蝕刻停止層(172、174)，並且介電蝕刻停止層(172、174)的側壁在每個第一導孔孔洞179的周圍物理地露出。 金屬蝕刻遮罩部分159的上表面可以物理地露出於第一導孔孔洞179陣列的下方。 在一實施例中，第一導孔孔洞179的陣列可以形成為二維週期性陣列。
第14圖是根據本揭露的一實施例，繪示出在移除金屬蝕刻遮罩部分後的示例性結構之垂直剖面圖。參照第14圖，可以執行蝕刻製程，以蝕刻金屬蝕刻遮罩部分159和導孔層級金屬蝕刻遮罩層178的金屬材料。 蝕刻製程可以包含等向性蝕刻製程。例如，可以執行第二濕式蝕刻製程來移除金屬蝕刻遮罩部分159和導孔層級金屬蝕刻遮罩層178。 在金屬蝕刻遮罩部分159和導孔層級金屬蝕刻遮罩層178包含氮化鈦的實施例中，用於蝕刻金屬蝕刻遮罩部分159和導孔層級金屬蝕刻遮罩層178的濕式蝕刻製程可以包含硝酸和氫氟酸的組合，或SC1溶液(氫氧化銨、過氧化氫和水的組合)。 金屬蝕刻遮罩部分159和導孔層級金屬蝕刻遮罩層178可同時由第二濕式蝕刻製程移除。
一般來說，可將對上電極158、外介電間隔部分164、記憶體層級介電層170和導孔層級介電層176的材料有選擇性的金屬蝕刻遮罩部分159移除。也就是說，蝕刻製程可以是選擇性蝕刻製程。 在一實施例中，金屬蝕刻遮罩部分159的陣列和導孔層級金屬蝕刻遮罩層178可以由相同的導電金屬氮化物材料構成，並且可以同時被蝕刻製程移除，此蝕刻製程可以是濕式蝕刻製程。 上電極158的上表面可以物理地露出於第一導孔孔洞179陣列的下方。 在一實施例中，每個介電間隔物(162、164)的內側壁可以在金屬蝕刻遮罩部分159的陣列移除後物理地露出。金屬互連結構(例如第四金屬線路結構648)的上表面可以在每個第二導孔孔洞279的底部物理地露出。
在一實施例中，每個第一導孔孔洞179可以具有被介電蝕刻停止層(172、174)和導孔層級介電層176橫向包圍的上部，以及被各別的介電間隔物(162、164)橫向包圍的向下突出部。 在一實施例中，向下突出部的橫向尺寸可以小於每個第一導孔孔洞179的上部。 在本實施例中，介電間隔物(162、164)的水平上表面和記憶體層級介電層170的可選地水平上表面物理地露出於每個第一導孔孔洞179。
第15圖是根據本揭露的一實施例，繪示出在沉積金屬阻障層後和金屬填充材料層於導孔孔洞中及上方後的示例性結構之垂直剖面圖。參照第15圖，金屬阻障層82L和金屬填充材料層84L可依次沉積在每個導孔孔洞(179、279)中及上方。 金屬阻障層82L包含金屬阻障材料，即，作為擴散阻障的金屬材料。 此外，金屬阻障層82L的材料可以增強金屬填充材料層84L對導孔孔洞(179、279)周圍的介電表面的附著性。 在一實施例中，金屬阻障層82L可以包含金屬氮化物材料，例如TiN、TaN或WN。 一般來說，金屬氮化物材料的電阻率高於元素金屬或至少兩種元素金屬的介金屬合金(intermetallic alloy)。 因此，金屬阻障層82L的厚度可以選擇在最低位準，只要金屬阻障層82L提供足夠的附著性和擴散阻障特性。 金屬阻障層82L的垂直延伸部分的厚度可以在2nm至12nm的範圍內，例如3nm至6nm，儘管也可以使用更小和更大的厚度。 金屬阻障層82L可以透過化學氣相沉積或物理氣相沉積來進行沉積。 金屬阻障層82L直接接觸上電極158的上表面。 因此，在金屬阻障層82L和上電極158之間沒有中介的金屬阻障材料。
金屬填充材料層84L包含提供高導電性的金屬材料。 例如，金屬填充材料層84L可以包含元素金屬或至少兩種元素金屬的介金屬合金。 在一實施例中，金屬填充材料層84L可以包含W、Cu、Co、Ru、Mo、Al、其合金和/或其層堆疊。 也可以使用預期揭露範圍內的其它合適材料。 金屬填充材料層84L可以透過物理氣相沉積、化學氣相沉積、電鍍和/或無電鍍來沉積。
第16圖是根據本揭露的一實施例，繪示出在形成接觸導孔結構(contact via structure)的陣列後的示例性結構之垂直剖面圖。 參照第16圖，可以執行化學機械平坦化(CMP)製程，以移除在包含導孔層級介電層196的上表面的水平面上的金屬填充材料層84L和金屬阻障層82L的部分。 填充第一導孔孔洞179的金屬填充材料層84L和金屬阻障層82L的每個剩餘部分包含接觸導孔結構180。填充第二導孔孔洞279的每個金屬填充材料層84L和金屬阻障層82L的剩餘部分包含連接導孔結構280。 每個接觸導孔結構180的連接包含各別的金屬阻障層182和金屬填充材料部分184。 每個連接導孔結構280包含各別的金屬阻障層282和金屬填充材料部分284。 每個金屬阻障層(182、282)是在第15圖的加工步驟中沉積的金屬阻障層82l的圖案化部分。 每個金屬填充材料部分(184、284)是在第15圖的加工步驟中沉積的金屬填充材料層84L的圖案化部分。 接觸導孔結構180和連接導孔結構280的上表面可以與導孔層級介電層176的上表面在同一水平面內。
一般而言，接觸導孔結構180可以透過在第一導孔孔洞179中沉積至少一種導電材料來形成，並且連接導孔結構280可以透過在第二導孔孔洞279中沉積至少一種導電材料來形成。 每個接觸導孔結構180可以直接形成在各別的上電極158的上表面上和各別的第一導孔孔洞179內。 接觸導孔結構180的陣列可以形成在第一導孔孔洞179陣列中的上電極158的上表面上。 在各第一導孔孔洞179的上部具有比各別的第一導孔孔洞179的向下突出部更大的橫向範圍的實施例中，每個接觸導孔結構180的水平下表面可以接觸介電間隔物(162、164)和/或記憶體層級介電層170的水平表面。 在一實施例中，接觸介電間隔物(162、164)和/或記憶體層級介電層170接觸的接觸導孔結構180的水平表面可以包含接觸導孔結構180上部的環形下表面。
第17B圖是第17A圖的示例性結構沿一垂直方向之另一垂直剖面圖，此垂直方向垂直於第17A圖的垂直剖面圖。 參照第17A圖和第17B，線路層級介電層190可以沉積在導孔層級介電層176上。 線路層級介電層190可以包含任何層間介電(inter-layer dielectric ; ILD)材料。 線路層級介電層190的厚度可以在100nm至600nm的範圍內，例如150nm至300nm，儘管也可以使用更小和更大的厚度。
可貫穿線路層級介電層190形成線溝槽，例如，透過塗覆和圖案化位於線路層級介電層190的光阻層上，以及透過執行異向性蝕刻製程將光阻層中的圖案轉移至線路層級介電層190。光阻層可隨後移除，例如透過灰化。 至少一個接觸導孔結構180和/或至少一個連接導孔結構280的可以在每個線溝槽的底部物理性地露出。 至少一種導電材料(如金屬阻障材料和金屬填充材料的組合)可以在線溝槽中沉積，並且至少一種導電材料的多餘部分可以透過如化學機械平坦化製程等平坦化製程，從包含線路層級介電層190上表面的水平面上移除。 填充線溝槽的至少一種導電材料的剩餘部分包含金屬線路結構(192、198)。 金屬線路結構(192、198)可以包含與至少一個接觸導孔結構180接觸的陣列連接金屬線路192(array-connection metal lines)以及沒有直接與接觸導孔結構180接觸的邏輯區域金屬線路198(logic-region metal lines)。 在一實施例中，陣列連接金屬線路192可以包含二維記憶單元陣列(126、130、140、146、148、158)的字元線或位元線。
第18圖是根據本揭露的一實施例，繪示出在導孔孔洞的陣列下方，物理性地露出金屬蝕刻遮罩部分的上表面後的示例性結構的第一替代實施例之垂直剖面圖。參照第18圖，示例性結構的第一替代實施例可以從第13圖的示例性結構衍生，透過減小第一導孔孔洞179的橫向尺寸，使得每個第一導孔孔洞179具有小於各別的下方金屬蝕刻遮罩部分159的橫向尺寸 (即，最大橫向尺寸)。 在本實施例中，每個第一導孔孔洞179的整個下表面可以是各別的下方金屬蝕刻遮罩部分159的上表面的一部分。
第19圖是根據本揭露的一實施例，繪示出在移除金屬蝕刻遮罩部分後的示例性結構的第一替代實施例之垂直剖面圖。參照第19圖，可以執行第14圖的處理步驟，以同時移除金屬蝕刻遮罩部分159和導孔層級金屬蝕刻遮罩層178。 每個第一導孔孔洞179可以具有上部和向下突出部，上述向下突出部具有比上部更大的橫向範圍。 介電間隔物(162、164)的內側壁可以物理性地露出於第一導孔孔洞179的向下突出部的周圍。 上電極158的上表面物理性地露出於每個第一導孔孔洞179的底部。
第20圖是根據本揭露的一實施例，繪示出在形成線路接層介電層和金屬線路結構後的示例性結構的第一替代實施例之垂直剖面圖。 參照第20圖，可以執行第15至17B圖的處理步驟。 每個接觸導孔結構180的可以具有上部和向下突出部。 每個接觸導孔結構180的上部具有比接觸導孔結構180的向下突出部更小的橫向範圍。 每個接觸導孔結構180的接觸的水平下表面可以接觸介電蝕刻停止層的水平表面，例如第一介電蝕刻停止層172的水平表面。 在一實施例中，接觸第一介電蝕刻停止層172的接觸導孔結構180的水平表面可以包含接觸導孔結構180的向下突出部的環形上表面。
第21圖是根據本揭露的一實施例，繪示出在導孔孔洞的陣列下方，物理性地露出金屬蝕刻遮罩部分的上表面後的第二替代實施例之垂直剖面圖。參照第21圖，示例性結構的第二替代實施例可以從第13圖的示例性結構中衍生，透過減小第一導孔孔洞179的橫向尺寸，使得每個第一導孔孔洞179具有小於各別的下方金屬蝕刻遮罩部分159的橫向尺寸 (即，最大橫向尺寸)。 在本實施例中，第一導孔孔洞179的下周緣可以與下方金屬蝕刻遮罩部分159的上表面的外周緣重合。
第22圖是根據本揭露的一實施例，繪示出在形成線路接層介電層和金屬線路結構後的示例性結構的第二替代實施例之垂直剖面圖。 參考第22圖，可以執行第15至17B圖的處理步驟。 每個接觸導孔結構180的可具有上部和向下突出部，而向下突出部具有與上部相同的橫向範圍。 每個接觸導孔結構180的上部可以位於包含記憶體層級介電層170上表面的水平面之上，並且每個接觸導孔結構180的向下突出部可以位於包含記憶體層級介電層170上表面的水平面之下。
參照第23圖，第一流程圖示出了本揭露的方法的一般處理步驟，用於形成單個磁穿隧接面記憶單元(126、130、140、146、148、258)及其接觸導孔結構180。 可以透過此方法形成磁穿隧接面記憶裝置。 參照步驟2310和第1至5圖，可以在基板9上形成磁穿隧接面(MTJ)記憶單元(126、130、140、146、148、258)和金屬蝕刻遮罩部分159。 MTJ記憶單元(126、130、140、146、148、258)包含下電極126、磁穿隧接面結構(140、146、148)、和上電極158，並且金屬蝕刻遮罩部分159位於上電極上方。 參照步驟2320和第6至9圖，可以在金屬蝕刻遮罩部分159上沉積至少一個介電蝕刻停止層(172、174)。 參照步驟2330和第9圖，可在至少一個介電蝕刻停止層172、174)上沉積導孔層級介電層176。 參照步驟2340和第10和第11圖，可以蝕刻一個貫穿導孔層級介電層176的導孔孔洞179。 至少一個介電蝕刻停止層(172、174)的上表面物理地露出於導孔孔洞179的下方。 參照步驟2350和第12至14、18、19和2 1圖，可以透過移除至少一個介電蝕刻停止層(172、174)和金屬蝕刻遮罩部分159的部分，來垂直延伸導孔孔洞179。 參照步驟2360和第16至17B、20和22圖，可以直接在導孔孔洞179中的上電極158的上表面上形成接觸導孔結構180。
參照第24圖，第二流程圖示出了本揭露用於形成記憶體裝置的方法的一般處理步驟。 參照步驟2410和第1至3圖，在基板9上形成包含下電極材料層126L、記憶體材料層(130L、140L、146L、148L)、上電極材料層158L和金屬蝕刻遮罩材料層159L的層堆疊。 參照步驟2420和第4和5圖，將層堆疊(126L、130L、140L、146L、148L、159L、159L)圖案化成記憶單元陣列(126、130、140、146、148、158)和金屬蝕刻遮罩部分159陣列。 每個記憶單元(126、130、140、146、148、158)包含下電極126、記憶體材料堆疊(130、140、146、148)和上電極158。 每個金屬蝕刻遮罩部分159都是金屬蝕刻遮罩材料層159L的圖案化部分，圖案化部分位在各個記憶單元(126、130、140、146、148、158)的上方。 參照步驟2430和第6至9圖，在金屬蝕刻遮罩部分159的陣列上沉積導孔層級介電層176。 參照步驟2440和第10和11圖，導孔層級介電層176蝕刻導孔孔洞179的陣列。 金屬蝕刻遮罩部分159的上表面物理地露出於導孔孔洞179陣列的下方。 參考步驟2450和第12至14、18、19和21圖，將金屬蝕刻遮罩部分159的陣列移除。 上電極158的上表面物理地露出於導孔孔洞179陣列的下方。 參照步驟2460和第16至17B、20和22圖，在導孔孔洞179陣列中的上電極158的上表面上形成接觸導孔結構180的陣列。
根據本揭露的另一個面向，提供了一種用於形成半導體裝置的方法，包括：在基板9上形成磁穿隧接面(MTJ)記憶單元(126、130、140、146、148、158)和包含金屬氮化物材料的金屬蝕刻遮罩部分159；在金屬蝕刻遮罩部分159上依次形成第一介電蝕刻停止層172、第二介電蝕刻停止層174、導孔層級介電層176和導孔層級金屬蝕刻遮罩層178；透過第一乾式蝕刻製程移除導孔層級金屬蝕刻遮罩層178和導孔層級介電層176的部分，以形成導孔孔洞179；透過第一濕式蝕刻製程移除第二介電蝕刻停止層的部分，以垂直延伸導孔孔洞179；透過第二乾式蝕刻製程移除第一介電蝕刻停止層172的部分，以垂直延伸導孔孔洞179；以及透過第二濕式蝕刻製程移除金屬蝕刻遮罩部分159。
參照所有圖示並根據本揭露的各實施例，提供了一種磁穿隧接面記憶裝置，其包括位於基板9上的磁穿隧接面(MTJ)記憶單元陣列(126、130、140、146、148、158)，其中每個MTJ記憶單元(126、130、140、146、148、158)包括下電極126、合成反鐵磁結構40、非磁性隧道阻障層146、自由磁化層148和上電極158。其中選自介電間隔物陣列(162、164)的每個介電間隔物(162、164)橫向包圍並接觸每個各別的MTJ記憶單元(126、130、140、146、148、158)的側壁，並突出於包含MTJ記憶單元(126、130、140、146、148、158)頂表面的水平面的上方(即上電極158的上表面上方)；介電間隔物陣列(162、164)陣列和MTJ記憶單元(126、130、140、146、148、158)陣列的記憶體層級介電層170；位於記憶體層級介電層170上方的導孔層級介電層176；以及埋置於導孔層級介電層176內的接觸導孔結構180陣列，其中每個接觸導孔結構包含埋置於導孔層級介電層176內的上部，以及與每個介電間隔物(162、164)的側壁及每個MTJ記憶單元(126、130、140、146、148、158)的上電極接觸的向下突出部。 在一實施例中，每個接觸導孔結構180可以形成為單一結構，即單個連續延伸的結構。 每個接觸導孔結構180可以包含具有第一金屬組成(例如金屬氮化物的組成)的金屬阻障層182和具有第二金屬組成(例如元素金屬或介金屬合金的組成)的金屬填充材料部分184。
在一實施例中，接觸導孔結構180陣列內的每個接觸導孔結構180包含與接觸導孔結構180上部的垂直或錐形側壁，或是接觸導孔結構180的向下突出部的垂直或錐形側壁連接的水平表面。 在一實施例中，如第16、17A和17B圖所示，上部具有比向下突出部更大的橫向範圍，並且水平表面包含接觸導孔結構180的各別接觸件的上部的環形下表面。 在一實施例中，如第20圖所示，上部具有小於向下突出部的橫向範圍，並且水平表面包含各別接觸導孔結構180的向下突出部的環形上表面。
在一實施例中，至少一個介電蝕刻停止層(172、174)可以位於記憶體層級介電層170和導孔層級介電層176之間。 每個接觸導孔結構180的上部與各別至少一個介電蝕刻停止層(172、174)的側壁接觸。
本揭露的各實施例可用於降低上電極158和接觸導孔結構180的接觸電阻。 接觸導孔結構180直接接觸上電極158的上表面。 因此，透過將本揭露的結構併入包含上電極158和下方的記憶體材料層的任何記憶單元中，可以使上電極158和接觸導孔結構180的接觸電阻最小化。 至少一個介電蝕刻停止層(172、174)提供了金屬蝕刻停止材料部分159的控制選擇性蝕刻，同時最小化介電間隔物(162、164)和記憶體層級介電層170的附帶蝕刻(collateral etching)。
在一些實施例中，揭露了一種磁穿隧接面記憶裝置的形成方法，包括：形成磁穿隧接面記憶單元及金屬蝕刻遮罩部分於基板上，其中MTJ記憶單元包含下電極、磁穿隧接面結構，以及上電極，並且金屬蝕刻遮罩部分位於上電極上方；形成至少一介電蝕刻停止層於金屬蝕刻遮罩部分上；形成導孔層級介電層於至少一介電蝕刻停止層上；形成導孔孔洞貫穿導孔層級介電層，其中至少一介電蝕刻停止層的上表面被物理性地露出；透過移除部分至少一介電蝕刻停止層以及金屬蝕刻遮罩部分，以垂直地延伸導孔孔洞；以及在導孔孔洞中直接於上電極的上表面上形成接觸導孔結構。
在一實施例中，磁穿隧接面記憶裝置的形成方法，更包括：形成介電間隔物於MTJ記憶單元及金屬蝕刻遮罩部分的周圍；以及形成記憶體層級介電層於介電間隔物周圍，其中導孔層級介電層形成於記憶級介電層上。在一實施例中，介電間隔物直接形成於金屬蝕刻遮罩部分的側壁之上方以及周圍；以及金屬蝕刻遮罩部分的移除步驟對介電間隔物及記憶體層級介電層有選擇性。在一實施例中，金屬蝕刻遮罩部分包含導電金屬氮化物材料；以及使用濕式蝕刻製程來執行金屬蝕刻遮罩部分的移除步驟，濕式蝕刻製程移除導電金屬氮化物材料。
在一實施例中，形成磁穿隧接面記憶單元以及金屬蝕刻遮罩部分的步驟更包括：沉積包含下電極材料層、多個磁穿隧接面層、上電極材料層，以及金屬蝕刻遮罩材料層的層堆疊於基板上；塗覆及圖案化光阻層於層堆疊上；以及以光阻層為蝕刻遮罩進行第一異向性蝕刻製程來蝕刻金屬蝕刻遮罩材料層，其中金屬蝕刻遮罩材料的圖案化部分包含金屬蝕刻部分。在一實施例中，形成磁穿隧接面(MTJ)記憶單元及金屬蝕刻遮罩部分的步驟更包括：執行第二異向性蝕刻製程，以蝕刻未被金屬蝕刻遮罩部分遮蓋的層堆疊部分，其中至少在下電極材料層的圖案化期間，將金屬蝕刻遮罩部分作為第二異向性蝕刻製程的蝕刻遮罩。在一實施例中，形成方法包括形成記憶體層級介電層於MTJ記憶單元以及金屬蝕刻遮罩部分的周圍，其中導孔層級介電層形成於記憶體層級介電層上方；貫穿導孔層級介電層的導孔孔洞具有大於金屬蝕刻遮罩部分的橫向範圍；以及透過執行選擇性蝕刻製程來移除金屬蝕刻遮罩部分，選擇性蝕刻製程將對導孔層級介電層及記憶體層級介電層有選擇性的金屬蝕刻遮罩部分進行蝕刻。在一實施例中，貫穿導孔層級介電層的導孔孔洞具有小於金屬蝕刻遮罩部分的橫向範圍；透過執行選擇性蝕刻製程來移除金屬蝕刻遮罩部分，選擇性蝕刻製程將對導孔層級介電層有選擇性的金屬蝕刻遮罩部分進行蝕刻；以及透過在導孔孔洞中沉積至少一導電材料來形成接觸導孔結構。
在一實施例中，磁穿隧接面記憶裝置的形成方法，更包括：形成導孔層級金屬蝕刻遮罩層於導孔層級介電層上；圖案化貫穿導孔層級金屬蝕刻遮罩層的開口；蝕刻位於開口內且貫穿導孔層級金屬蝕刻遮罩層的導孔層級介電層的一部分，其中導孔孔洞形成於貫穿導孔層級金屬蝕刻遮罩層的開口下方；以及同步移除導孔層級金屬蝕刻遮罩層及金屬蝕刻遮罩部分。在一實施例中，至少一介電蝕刻停止層包括第一介電蝕刻停止層及第二介電蝕刻停止層，第一介電蝕刻停止層包含氮化矽，第二介電蝕刻停止層包含一介電金屬氧化材料；導孔層級介電層包括未摻雜矽玻璃、摻雜矽玻璃，或有機矽玻璃；執行第一異向性製程，以蝕刻貫穿導孔層級介電層的導孔孔洞；執行濕式蝕刻製程，以蝕刻第二介電蝕刻停止層的一部分；以及執行第二異向性製程，以蝕刻第一介電蝕刻停止層。
在一些實施例中，揭露了一種記憶裝置的形成方法，包括：沉積包含下電極材料層、多個記憶體材料層、上電極材料層，及金屬蝕刻遮罩材料層的層堆疊於基板上；圖案化層堆疊以形成記憶單元的陣列及金屬蝕刻遮罩部分的陣列，其中每個記憶單元包含下電極、記憶體材料堆疊，及上電極，並且每個金屬蝕刻遮罩部分位於所各別的一個記憶單元上方，且為金屬蝕刻遮罩材料層的圖案化部分；沉積導孔層級介電層於金屬蝕刻遮罩部分的陣列上；蝕刻貫穿導孔層級介電層的導孔孔洞的陣列，其中金屬蝕刻遮罩部分的上表面於導孔孔洞的陣列下方物理性地露出；以及在導孔孔洞的陣列中，形成接觸導孔結構的陣列於上電極的上表面上。
在一實施例中，記憶裝置的形成方法，更包括：沉積並圖案化導孔層級金屬蝕刻遮罩層於導孔層級介電層上；執行異向性蝕刻製程，其將導孔層級介電層轉移至導孔層級金屬蝕刻遮罩層中的圖案，從而形成貫穿導孔層級介電層的導孔孔洞的陣列；以及透過執行濕式蝕刻製程，以同步移除金屬蝕刻遮罩部分的陣列及導孔層級金屬蝕刻遮罩層。在一實施例中，金屬蝕刻遮罩部分的陣列及導孔層級金屬蝕刻遮罩層包含相同的導電金屬氮化物材料。在一實施例中，記憶裝置的形成方法，更包括：形成介電間隔物於金屬蝕刻遮罩部分的陣列中的每個金屬蝕刻遮罩部分的周圍；形成至少一介電蝕刻停止層於介電間隔物以及金屬蝕刻遮罩部分的陣列上方；其中導孔層級介電層形成於至少一介電蝕刻停止層上方；以及透過執行至少一次蝕刻製程，以延伸貫穿至少一介電蝕刻停止層的導孔孔洞的陣列，其中，去除金屬蝕刻遮罩部分的陣列時，各別介電間隔物之內側壁被物理性地露出。在一實施例中，多個記憶體材料層包括層堆疊，層堆疊包含合成反鐵磁層、非磁穿隧阻障層，及一自由磁化層；以及每個記憶單元包括垂直堆疊，垂直堆疊包含合成反鐵磁層、非磁穿隧阻障層，及自由磁化層。
在一些實施例中，揭露了一種磁穿隧接面記憶裝置，包括：磁穿隧接面(MTJ)記憶單元的陣列，位於基板上；介電間隔物的陣列，其中從介電間隔物的陣列所選擇的每個介電間隔物橫向地包圍及接觸一個各別的MTJ記憶單元的側壁，並且突出於包含MTJ記憶單元的頂面的水平面上方；記憶體層級介電層埋置於介電間隔物的陣列及MTJ記憶單元的陣列；導孔層級介電層位於記憶體層級介電層的上方；以及接觸導孔結構的陣列埋置於導孔層級介電層內，其中每個接觸導孔結構包含埋置於導孔層級介電層內的上部，以及與每個介電間隔物的側壁及每個MTJ記憶單元的上電極接觸的向下突出部。
在一實施例中，位於接觸導孔結構內的每個接觸導孔孔洞包含水平表面，水平表面連接與上部的垂直或錐形側壁以及向下突出部的垂直或錐形側壁。在一實施例中，上部具有大於向下突出部的橫向範圍；以及水平表面包含各別接觸導孔結構的上部的環狀下表面。在一實施例中，上部具有小於向下突出部的橫向範圍；以及水平表面包含各別接觸導孔結構的向下突出部的環狀上表面。在一實施例中，磁穿隧接面記憶裝置，更包括位於記憶體層級介電層及導孔層級介電層之間的至少一介電蝕刻停止層，其中每個接觸導孔結構的上部與至少介電蝕刻停止層的各別側壁接觸。
以上概述數個實施例之特徵，以使本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。本發明所屬技術領域中具有通常知識者應理解，可輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本發明的精神與範圍，且可在不違背本發明之精神和範圍下，做各式各樣的改變、取代和替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。
9:基板 82L:金屬阻障層 84L:金屬填充材料層 100:半導體裝置 101:區域 108:介電蓋層 110:連接導孔層級介電層 122:金屬阻障層 124:金屬導孔填充材料部分 126:下電極材料層 130:記憶單元 140:記憶單元 146:記憶單元 148:記憶單元 158:記憶單元 162:內介電間隔部分 164:外介電間隔部分 170:記憶體層級介電層 172:第一介電蝕刻停止層 174:第二介電蝕刻停止層 176:導孔層級介電層 178:導孔層級金屬蝕刻遮罩層 179:第一導孔孔洞 180:接觸導孔結構 182:金屬阻障層 184:金屬填充材料部分 190:線路層級介電層 192:陣列連接金屬線路 198:邏輯區域金屬線路 200:邏輯區域 279:第二導孔孔洞 280:連接導孔結構 282:金屬阻障層 284:金屬填充材料部分 601:接觸層級介電材料層 610:第一金屬線路層級介電材料層 612:裝置接觸導孔結構 618:第一金屬線路結 620:第二線路及導孔層級介電材料層 622:第一金屬導孔結構 628:第二金屬線路結構 630:第三線路及導孔層級介電材料層 632:第二金屬導孔結構 638:第三金屬線路結構 640:第四線路及導孔層級介電材料層 642:第三金屬線路結構 648:第四金屬線路結構 700:第四金屬線路結構 720:互補式金屬氧化物半導體電路 732:源極區域 735:半導體通道 738:汲極區域 742:源極側金屬半導體合金區域 748:汲極側金屬半導體合金區域 750:閘極結構 752:閘極介電 754:閘極電極 756:介電閘極間隔物 758:閘極蓋介電質
由以下的詳細敘述配合所附圖式，可最好地理解本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製。事實上，可任意地放大或縮小各種元件的尺寸，以清楚地表現出本發明實施例之特徵。 第1圖是根據本揭露的一實施例，繪示出在形成互補式金屬氧化物半導體(Complementary Metal-Oxide-Semiconductor; CMOS) 電晶體和金屬互連結構後，在介電材料層中所形成的示例性結構之垂直剖面圖。 第2圖是根據本揭露的一實施例，繪示出在形成連接導孔結構(connection via structures)的陣列後的示例性結構之垂直剖面圖。 第3圖是根據本揭露的一實施例，繪示出在形成下電極材料層、非磁金屬緩衝層(nonmagnetic metallic buffer layer)、合成反鐵磁(synthetic antiferromagnet layer)、非磁穿隧阻障層(nonmagnetic tunnel barrier layer)、自由磁化層(free magnetization layer)、上電極材料層，以及金屬蝕刻遮罩材料層後的示例性結構之垂直剖面圖。 第4圖是根據本揭露的一實施例，繪示出在將金屬蝕刻遮罩材料層圖案化至金屬蝕刻遮罩部分中後的示例性結構之垂直剖面圖。 第5圖是根據本揭露的一實施例，繪示出在形成記憶單元陣列和金屬蝕刻停止部分的陣列後的示例性結構之垂直剖面圖。 第6圖是根據本揭露的一實施例，繪示出在形成內介電間隔物部分的陣列後的示例性結構之垂直剖面圖。 第7圖是根據本揭露的一實施例，繪示出在形成外側介電間隔物部分的陣列後的示例性結構之垂直剖面圖。 第8圖是根據本揭露的一實施例，繪示出在形成記憶體層級介電層(memory-level dielectric layer)後的示例性結構之垂直剖面圖。 第9圖是根據本揭露的一實施例，繪示出在形成介電蝕刻停止層和導孔層級介電層(via-level dielectric layer)後的示例性結構之垂直剖面圖。 第10圖是根據本揭露的一實施例，繪示出在沉積和圖案化導孔層級金屬蝕刻遮罩層(via-level metallic etch mask layer)後的示例性結構之垂直剖面圖。 第11圖是根據本揭露的一實施例，繪示出在形成導孔孔洞(via cavities)的陣列後的示例性結構之垂直剖面圖。 第12圖是根據本揭露的一實施例，繪示出在蝕刻第二介電蝕刻停止層的物理暴露部分後的示例性結構之垂直剖面圖。 第13圖是根據本揭露的一實施例，繪示出在蝕刻第一介電蝕刻停止層的物理暴露部分後的示例性結構之垂直剖面圖。 第14圖是根據本揭露的一實施例，繪示出在移除金屬蝕刻遮罩部分後的示例性結構之垂直剖面圖。 第15圖是根據本揭露的一實施例，繪示出在沉積金屬阻障層後和金屬填充材料層於導孔孔洞中及上方後的示例性結構之垂直剖面圖。 第16圖是根據本揭露的一實施例，繪示出在形成接觸導孔結構(contact via structure)的陣列後的示例性結構之垂直剖面圖。 第17A圖是根據本揭露的一實施例，繪示出在形成線路接層介電層(line-level dielectric layer)和金屬線路結構後的示例性結構之垂直剖面圖。 第17B圖是第17A圖的示例性結構沿一垂直方向之另一垂直剖面圖，此垂直方向垂直於第17A圖的垂直剖面圖。 第18圖是根據本揭露的一實施例，繪示出在導孔孔洞的陣列下方，物理性地露出金屬蝕刻遮罩部分的上表面後的示例性結構的第一替代實施例之垂直剖面圖。 第19圖是根據本揭露的一實施例，繪示出在移除金屬蝕刻遮罩部分後的示例性結構的第一替代實施例之垂直剖面圖。 第20圖是根據本揭露的一實施例，繪示出在形成線路接層介電層和金屬線路結構後的示例性結構的第一替代實施例之垂直剖面圖。 第21圖是根據本揭露的一實施例，繪示出在導孔孔洞的陣列下方，物理性地露出金屬蝕刻遮罩部分的上表面後的第二替代實施例之垂直剖面圖。 第22圖是根據本揭露的一實施例，繪示出在形成線路接層介電層和金屬線路結構後的示例性結構的第二替代實施例之垂直剖面圖。 第23圖是繪示出本揭露的方法的一般處理步驟之第一流程圖。 第24圖是繪示出本揭露的方法的一般處理步驟之第二流程圖。
9:基板
100:半導體裝置
101:區域
108:介電蓋層
110:連接導孔層級介電層
122:金屬阻障層
124:金屬導孔填充材料部分
126:下電極材料層
130:記憶單元
140:記憶單元
146:記憶單元
148:記憶單元
158:記憶單元
162:內介電間隔部分
164:外介電間隔部分
170:記憶體層級介電層
172:第一介電蝕刻停止層
174:第二介電蝕刻停止層
176:導孔層級介電層
180:接觸導孔結構
182:金屬阻障層
184:金屬填充材料部分
200:邏輯區域
280:連接導孔結構
282:金屬阻障層
284:金屬填充材料部分
601:接觸層級介電材料層
610:第一金屬線路層級介電材料層
612:裝置接觸導孔結構
618:第一金屬線路結
620:第二線路及導孔層級介電材料層
622:第一金屬導孔結構
628:第二金屬線路結構
630:第三線路及導孔層級介電材料層
632:第二金屬導孔結構
638:第三金屬線路結構
640:第四線路及導孔層級介電材料層
642:第三金屬線路結構
648:第四金屬線路結構
700:第四金屬線路結構
720:互補式金屬氧化物半導體電路
732:源極區域
735:半導體通道
738:汲極區域
742:源極側金屬半導體合金區域
748:汲極側金屬半導體合金區域
750:閘極結構
752:閘極介電
754:閘極電極
756:介電閘極間隔物
758:閘極蓋介電質

Claims (14)

  1. 一種磁穿隧接面記憶裝置的形成方法，包括：形成一磁穿隧接面(magnetic tunnel junction；MTJ)記憶單元及一金屬蝕刻遮罩部分於一基板上，其中該MTJ記憶單元包含一下電極、一磁穿隧接面結構，以及一上電極，並且該金屬蝕刻遮罩部分位於該上電極上方；形成至少一介電蝕刻停止層於該金屬蝕刻遮罩部分上；形成一導孔階層(via-level)介電層於該至少一介電蝕刻停止層上；形成一導孔孔洞(via cavity)貫穿該導孔階層介電層，其中該至少一介電蝕刻停止層的一上表面被物理性地露出；透過移除部分該至少一介電蝕刻停止層以及該金屬蝕刻遮罩部分，以垂直地延伸該導孔孔洞；以及在該導孔孔洞中直接於該上電極的一上表面上形成一接觸導孔結構，其中該金屬蝕刻遮罩部分包含一導電金屬氮化物材料，且使用濕式蝕刻製程來執行該金屬蝕刻遮罩部分的移除步驟，該濕式蝕刻製程移除該導電金屬氮化物材料。
  2. 如請求項1之磁穿隧接面記憶裝置的形成方法，更包括：形成一介電間隔物於該MTJ記憶單元及該金屬蝕刻遮罩部分的周圍；以及形成一記憶體階層(memorv-level)介電層於該介電間隔物周圍，其中該導孔階層介電層形成於該記憶級介電層上；其中該介電間隔物直接形成於該金屬蝕刻遮罩部分的一側壁之上方以及周圍；以及該金屬蝕刻遮罩部分的移除步驟對該介電間隔物及該記憶體階層介電層有 選擇性。
  3. 如請求項1之磁穿隧接面記憶裝置的形成方法，其中形成該磁穿隧接面(MTJ)記憶單元以及該金屬蝕刻遮罩部分的步驟更包括：沉積包含一下電極材料層、多個磁穿隧接面層、一上電極材料層，以及一金屬蝕刻遮罩材料層的一層堆疊(layer stack)於一基板上；塗覆及圖案化一光阻層於該層堆疊上；以該光阻層為一蝕刻遮罩進行第一異向性蝕刻製程來蝕刻該金屬蝕刻遮罩材料層，其中該金屬蝕刻遮罩材料的一圖案化部分包含該金屬蝕刻部分；以及執行第二異向性蝕刻製程，以蝕刻未被金屬蝕刻遮罩部分遮蓋的該層堆疊部分，其中至少在該下電極材料層的圖案化期間，將該金屬蝕刻遮罩部分作為該第二異向性蝕刻製程的一蝕刻遮罩。
  4. 如請求項1之磁穿隧接面記憶裝置的形成方法，其中：該形成方法包括形成一記憶體階層介電層於該MTJ記憶單元以及該金屬蝕刻遮罩部分的周圍，其中該導孔階層介電層形成於該記憶體階層介電層上方；貫穿該導孔階層介電層的該導孔孔洞具有大於該金屬蝕刻遮罩部分的橫向範圍；以及透過執行選擇性蝕刻製程來移除該金屬蝕刻遮罩部分，該選擇性蝕刻製程將對該導孔階層介電層及該記憶體階層介電層有選擇性的該金屬蝕刻遮罩部分進行蝕刻。
  5. 如請求項1之磁穿隧接面記憶裝置的形成方法，其中：貫穿該導孔階層介電層的該導孔孔洞具有小於該金屬蝕刻遮罩部分的橫向範圍； 透過執行選擇性蝕刻製程來移除該金屬蝕刻遮罩部分，該選擇性蝕刻製程將對該導孔階層介電層有選擇性的該金屬蝕刻遮罩部分進行蝕刻；以及透過在該導孔孔洞中沉積至少一導電材料來形成該接觸導孔結構。
  6. 如請求項1之磁穿隧接面記憶裝置的形成方法，更包括：形成一導孔階層金屬蝕刻遮罩層於該導孔階層介電層上；圖案化貫穿該導孔階層金屬蝕刻遮罩層的一開口；蝕刻位於該開口內且貫穿該導孔階層金屬蝕刻遮罩層的該導孔階層介電層的一部分，其中該導孔孔洞形成於貫穿該導孔階層金屬蝕刻遮罩層的該開口下方；以及同步移除該導孔階層金屬蝕刻遮罩層及該金屬蝕刻遮罩部分。
  7. 一種記憶裝置的形成方法，包括：沉積包含一下電極材料層、多個記憶體材料層、一上電極材料層，及一金屬蝕刻遮罩材料層的一層堆疊於一基板上；圖案化該層堆疊以形成一記憶體單元的陣列及一金屬蝕刻遮罩部分的陣列，其中每個記憶體單元包含一下電極、一記憶體材料堆疊，及一上電極，並且每個金屬蝕刻遮罩部分位於所對應的一個記憶體單元上方，且為該金屬蝕刻遮罩材料層的一圖案化部分；沉積一導孔階層介電層於該金屬蝕刻遮罩部分的陣列上；蝕刻貫穿該導孔階層介電層的一導孔孔洞的陣列，其中該金屬蝕刻遮罩部分的上表面於該導孔孔洞的陣列下方物理性地露出；以及在該導孔孔洞的陣列中，形成一接觸導孔結構的陣列於該上電極的該上表面上， 其中該金屬蝕刻遮罩部分包含一導電金屬氮化物材料，且使用濕式蝕刻製程來執行該金屬蝕刻遮罩部分的移除步驟，該濕式蝕刻製程移除該導電金屬氮化物材料。
  8. 如請求項7之記憶裝置的形成方法，更包括：沉積並圖案化一導孔階層金屬蝕刻遮罩層於該導孔階層介電層上；執行異向性蝕刻製程，其將該導孔階層介電層轉移至該導孔階層金屬蝕刻遮罩層中的一圖案，從而形成貫穿該導孔階層介電層的該導孔孔洞的陣列；以及透過執行濕蝕刻製程，以同步移除該金屬蝕刻遮罩部分的陣列及該導孔階層金屬蝕刻遮罩層；其中該金屬蝕刻遮罩部分的陣列及該導孔階層金屬蝕刻遮罩層包含一相同的導電金屬氮化物材料。
  9. 如請求項7記憶裝置的形成方法，更包括：形成一介電間隔物於該金屬蝕刻遮罩部分的陣列中的每個金屬蝕刻遮罩部分的周圍；形成至少一介電蝕刻停止層於該介電間隔物以及該金屬蝕刻遮罩部分的陣列上方；其中該導孔階層介電層形成於該至少一介電蝕刻停止層上方；以及透過執行至少一次蝕刻製程，以延伸貫穿該至少一介電蝕刻停止層的該導孔孔洞的陣列，其中，去除該金屬蝕刻遮罩部分的陣列時，一對應介電間隔物之一內側壁被物理性地露出。
  10. 一種磁穿隧接面記憶裝置，包括：一磁穿隧接面(MTJ)記憶單元的陣列，位於一基板上； 一介電間隔物的陣列，其中從該介電間隔物的陣列所選擇的每個介電間隔物橫向地包圍及接觸一個對應的MTJ記憶體單元的一側壁，並且突出於包含該MTJ記憶體單元的頂面的水平面上方；一記憶體階層介電層埋置於該介電間隔物的陣列及該MTJ記憶單元的陣列；一導孔階層介電層位於該記憶體階層介電層的上方；以及一接觸導孔結構的陣列埋置於該導孔階層介電層內，其中每個接觸導孔結構包含埋置於該導孔階層介電層內的一上部，以及與每個介電間隔物的一側壁及每個MTJ記憶體單元的一上電極接觸的一向下突出部。
  11. 如請求項10之磁穿隧接面記憶裝置，其中位於該接觸導孔結構內的每個接觸導孔孔洞包含一水平表面，該水平表面連接與該上部的一垂直或錐形側壁以及該向下突出部的一垂直或錐形側壁。
  12. 如請求項11之磁穿隧接面記憶裝置，其中：該上部具有大於該向下突出部的橫向範圍；以及該水平表面包含一對應接觸導孔結構的該上部的一環狀下表面。
  13. 如請求項11之磁穿隧接面記憶裝置，其中：該上部具有小於該向下突出部的橫向範圍；以及該水平表面包含一對應接觸導孔結構的該向下突出部的一環狀上表面。
  14. 如請求項11之磁穿隧接面記憶裝置，更包括位於該記憶體階層介電層及該導孔階層介電層之間的至少一介電蝕刻停止層，其中每個接觸導孔結構的該上部與該至少一介電蝕刻停止層的一對應側壁接觸。
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