KR100523455B1 - 최소 간격 마그네틱 램 구조를 형성하는 개선된 방법 - Google Patents

최소 간격 마그네틱 램 구조를 형성하는 개선된 방법 Download PDF

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Abstract

최소 간격 마그네틱 램 구조를 형성하는 방법이 공개된다. 포토리소그래피 기술이 마스킹 패턴을 정의하기 위해 적용되고, 인접한 두 개의 마스킹 패턴들 사이의 거리를 감소시키기 위해 스페이서들이 그 측벽 상에 형성된다. 그 다음, 충전재가 마스킹 패턴들의 둘레의 공간을 채우고 충전 플러그를 형성하는데 사용된다. 마스킹 패턴들과 스페이서들은 하드 마스크로서 충전 플러그를 사용하여 제거된다. 이어서, 마그네틱 램 구조의 디지트 및 워드 라인들이 형성된다.

Description

최소 간격 마그네틱 램 구조를 형성하는 개선된 방법 {AN IMPROVED METHOD FOR FORMING MINIMALLY SPACED MRAM STRUCTURES}
본 발명은 마그네틱 램(MRAM) 반도체 구조에 관한 것으로서, 더욱 상세하게는 최소 간격 마그네틱 램 구조를 형성하는 방법에 관한 것이다.
마그네틱 랜덤 억세스 메모리(Magnetic Random Access Memories: MRAMs, 이하 "마그네틱 램" 이라함)는 마그네틱 다중 레이어 필름들을 저장 요소로 채용한다. 사용될 때, 마그네틱 램 셀(cell)은, 차례로 각각의 메모리 셀을 형성하는 얇은 마그네틱 다중 레이어 필름의 선택적인 자화 상태에 따르는 디지털 비트로 정보를 저장한다. 이와 같이, 마그네틱 램 셀은, 논리 상태 0을 나타내는 높은 저항과 논리 상태 1을 나타내는 낮은 저항의 두 개의 안정적인 자기 배열을 가진다.
일반적인 다중 레이어 필름 마그네틱 램에는 여러 개의 워드 라인들에 의해 교차되는 여러 개의 비트 또는 디지트 라인들이 구비된다. 각각의 교차 지점에는, 대응하는 비트 라인과 디지트 라인의 사이에 강자성재료(magnetically coercive material)가 개재된다. 이러한 상기 디지트 라인들로부터의 자성 재료와 다중 레이어 필름은 1 비트의 정보를 저장하는 마그네틱 메모리 셀을 형성한다.
마그네틱 램의 기본 메모리 요소는 다중 레이어 재료가 패터닝(patterning)된 구조이고, 일반적으로 구리(Cu), 탄탈륨(Ta), 퍼멀로이(Permalloy)(NiFe) 또는 알루미늄 산화물(Al2O3) 등과 같은 다른 재료들의 스택(stack)으로 구성된다. 상기 스택은 열 개 이상의 다른 겹친 재료 레이어를 포함할 수 있고, 상기 레이어의 순서는 10번까지 반복될 수 있다. 이러한 스택의 제작에는 소정의 순서로 얇은 재료를 레이어별로 증착하는 것이 필요하다.
도 1에는 세 개의 각각의 연관된 비트 또는 디지트 라인(18)들이 구비된 마그네틱 램 스택(22)들을 포함하는 종래의 마그네틱 램 구조의 예가 도시되어 있다. 일반적으로 구리로 형성되는 상기 디지트 라인(18)들은, 먼저 집적회로(IC) 기판(10)의 하부 레이어(underlayer)(14)들 위에 형성된 절연 레이어(16) 내에 형성된다. 하부 레이어(14)들은 예를 들어, CMOS(complementary metal-oxide-semiconductor) 회로와 같은 집적회로들의 부분을 포함할 수 있다. 일반적으로 강자성재료로 형성된 핀드 레이어(pinned layer)(20)가 상기 디지트 라인(18)들 각각의 위에 구비된다. 핀드 레이어는, 그 자화 방향이 자기장이 작용할 때에도 회전하지 않기 때문에 "핀드"라고 불린다.
도 1의 디지트 라인(18)들 및 핀드 레이어(20)들과 같은 종래의 디지트 라인들 및 핀드 레이어들은, 일반적으로 대머씬 공정(damascene process)에 의해 형성된다. 대머씬 공정에서는 구리를 사용하는 상호연결이 선호되지만, 주로 포토레지스트(photoresist)의 정렬 오차로 인해, 상기 디지트 라인(18)에 대해 상기 핀드 레이어(20)가 오버레이(overlay)가 발생한다는 점에서, 마그네틱 램 셀에서는 상기 대머씬 공정이 불리하다. 도 1에서, 이러한 오버레이는 상기 디지트 라인(18)의 각각의 측면 상에 오버레이 거리(D)로 도시되어 있다. 기술적인 한계과 공정상의 한계로 인하여, 종래의 대머씬 공정은 연속 디지트 라인 및 그와 연관된 핀드 레이어를 제작할 수 없다.
마그네틱 램의 디지트 라인(18)들을 형성하기 위해 종래의 대머씬 공정을 사용하는 경우의 또 다른 결점은, 두 개의 인접한 디지트 라인들, 그리고 결과적으로 두 개의 인접한 메모리 셀들 사이에서 최소 간격 또는 최소 임계 치수(Critical Dimension: CD)(도 1)를 구현할 수 없다는 공정상의 한계이다. 현재의 최소 간격 또는 임계 치수의 값은 0.20㎛의 범위 내에 있다. 그러나, 마그네틱 램 셀들의 집적 밀도가 점점 증가하기 때문에, 최소 간격은 0.1㎛ 또는 0.05㎛보다 훨씬 작게 감소되어야 하고, 현재의 대머씬 공정에서는 이러한 값들을 현재의 248㎚ 리소그래피(lithography)로는 감당할 수 없다.
따라서, 서로 최소의 간격으로 배치되는 핀드 레이어 및 디지트 라인과 같은 마그네틱 램 구조를 제작하는 개선된 방법과, 집적회로 기판 상에 형성된 두 개의 인접한 마그네틱 램 구조들 사이의 임계 치수를 감소시키기 위한 방법의 필요성이 대두된다.
도 1은 종래의 마그네틱 램 구조의 일부분의 개략적인 사시도.
도 2는 공정의 중간 단계에서 본 발명에 따라 마그네틱 램 구조가 만들어질 반도체 토포그래피(topography)의 부분 단면도.
도 3은 도 2에 도시된 단계에 후속하는 공정 단계에서의 본 발명에 따른 마그네틱 램 구조의 부분 단면도.
도 4는 도 3에 도시된 단계에 후속하는 공정 단계에서의 본 발명에 따른 마그네틱 램 구조의 부분 단면도.
도 5는 도 4에 도시된 단계에 후속하는 공정 단계에서의 본 발명에 따른 마그네틱 램 구조의 부분 단면도.
도 6은 도 5에 도시된 단계에 후속하는 공정 단계에서의 본 발명에 따른 마그네틱 램 구조의 부분 단면도.
도 7은 도 6에 도시된 단계에 후속하는 공정 단계에서의 본 발명에 따른 마그네틱 램 구조의 부분 단면도.
도 8은 도 7에 도시된 단계에 이어지는 공정 단계에서의 본 발명에 따른 마그네틱 램 구조의 부분 단면도.
도 9는 도 8에 도시된 단계에 이어지는 공정 단계에서의 본 발명에 따른 마그네틱 램 구조의 부분 단면도.
도 10은 도 9에 도시된 단계에 후속하는 공정 단계에서의 본 발명에 따른 마그네틱 램 구조의 부분 단면도.
도 11은 도 10에 도시된 단계에 후속하는 공정 단계에서의 본 발명에 따른 마그네틱 램 구조의 부분 단면도.
도 12는 도 11에 도시된 단계에 후속하는 공정 단계에서의 본 발명에 따른 마그네틱 램 구조의 부분 단면도.
도 13은 도 12에 도시된 단계에 후속하는 공정 단계에서의 본 발명에 따른 마그네틱 램 구조의 부분 단면도.
도 14는 도 13에 도시된 단계에 후속하는 공정 단계에서의 본 발명에 따른 마그네틱 램 구조의 부분 단면도.
도 15는 도 14에 도시된 단계에 후속하는 공정 단계에서의 본 발명에 따른 마그네틱 램 구조의 부분 단면도.
도 16은 도 15에 도시된 단계에 후속하는 공정 단계에서의 본 발명에 따른 마그네틱 램 구조의 부분 사시도.
도 17은 도 16에 도시된 단계에 후속하는 공정 단계에서의 본 발명에 따른 마그네틱 램 구조의 부분 사시도.
도 18은 도 17에 도시된 단계에 후속하는 공정 단계에서의 본 발명에 따른 마그네틱 램 구조의 부분 사시도.
도 19는 도 17에 도시된 단계에 후속하는 공정 단계에서의 본 발명에 따른 마그네틱 램 구조의 부분 사시도.
도 20은 도 19에 도시된 단계에 후속하는 공정 단계에서의 본 발명에 따른 마그네틱 램 구조의 부분 사시도.
도 21은 본 발명에 따른 마그네틱 램 구조와 결합되는 프로세서 시스템의 개략적인 다이어그램.
본 발명에서는, 집적 회로 기판의 다양한 하부 레이어 위에 형성되는, 핀드 레이어 및 하부에 위치하는 디지트 라인과 같은, 최소 간격 마그네틱 램 구조를 형성하는 방법이 제공된다. 본 발명에서는, 마그네틱 램 구조가 형성되는 IC 기판 상에 최소 간격으로 이격된 디지트 라인 영역을 정의하기 위해 마스킹 패턴(masking pattern)의 측벽들 상에 스페이서를 형성한 후에 마스킹 패턴을 정의하는 포토리소그래피(photolithography) 기술을 적용한다. 상기 마스킹 패턴들 간의 간격은, 마스킹 패턴과 스페이서에 대한 에칭 선택성을 가지는 충전재(filler material)로 채워진다. 상기 마스킹 패턴, 측면의 스페이서 및 상기 마스킹 패턴 아래의 절연 레이어는, 마그네틱 램 구조가 결과적으로 형성되는 에칭된 최소 간격 디지트 라인 영역을 정의하기 위해 하드 마스크(hard mask)로서 상기 충전재를 사용하여 에칭된다.
본 발명의 이러한 그리고 다른 특징 및 장점들은, 첨부된 도면과 연결된 본 발명의 바람직한 실시예를 설명하는 이하의 상세한 설명으로부터 더욱 명확해질 것이다.
이하의 상세한 설명에서는, 본 발명이 실행될 수 있는 다양한 특정 실시예들이 참조된다. 이러한 실시예들은 당업자가 본 발명을 실시할 수 있도록 충분히 상세하게 설명되고, 다른 실시예들이 적용될 수 있다는 것과, 본 발명의 사상과 범위를 벗어나지 않으면서 구조적이고 전기적인 수정이 가해질 수 있다는 것이 이해되어야 한다.
이하의 설명에서 사용되는 "기판"이라는 용어는, 노출된 반도체 표면을 구비하는 어떤 반도체 기반 구조를 포함한다. "구조"는 실리콘, 실리콘온인슐레이터(Silicon-On Insulator: SOI), 실리콘온사파이어(Silicon-on Sapphire: SOS), 도핑된 반도체, 도핑 되지 않은 반도체, 기초 반도체 토대에 의해 지지되는 실리콘의 에피텍시얼 레이어(epitaxial layer) 및 다른 반도체 구조들을 포함하는 것으로 이해되어야 한다.
반도체는 실리콘 베이스일 필요는 없다. 상기 반도체는 실리콘-게르마늄, 게르마늄, 또는 갈륨 비소일 수 있다. 이하의 설명에서 기판을 언급할 경우, 선행 공정 단계들은 기초 반도체 또는 토대 내에서 또는 그 위에서 영역이나 접합을 형성하도록 이용된 것이다.
"금속"이라는 용어는 순수 금속(elemental metal)뿐만 아니라 다른 미량의 금속을 함유한 금속 또는 반도체 기술 분야에서 알려진 다른 금속과 다양하게 합금 되어 조합된 금속을 포함하는 것을 의미한다. 또한, "금속"이라는 용어는 도핑된 반도체 및 그러한 금속의 전도성 산화물을 포함한다.
본 발명은 최소 간격 마그네틱 램 구조를 CMOS와 같은 집적 회로부를 포함하는 기판 상에 제작하는 방법을 제공한다. 본 발명은 집적 회로 상에 절연 레이어 즉, 임의의 두 개의 인접한 마스킹 패턴들 사이의 간격을 더욱 줄이기 위해 상기 마스킹 패턴의 측벽 상에 스페이서를 형성한 후 마스킹 패턴을 상기 절연 레이어 상에 정의하는 포토리소그래피 기술을 적용한다. 인접한 마스킹 패턴들 사이의 간격을 채우기 위해 충전재가 적용된다. 마스크로서 충전재를 사용하여, 상기 마스킹 패턴들, 그 주위의 상기 스페이서들 및 아래에 위치하는 절연 물질은 에칭으로 제거되고, 디지트 라인 영역이 마그네틱 램 구조가 결과적으로 만들어지는 에칭된 절연 물질에 형성된다.
동일한 부재는 동일한 부재번호로 지시되는 도면들을 참조하면, 도 2 내지 도 20에는 임의의 두 개의 인접한 마그네틱 램 구조들 사이에 최소 간격을 가지면서 구성되는 마그네틱 램 구조를 형성하는 방법의 바람직한 실시예가 도시되어 있다.
도 2에는 종래 기술에서 잘 알려진 방법에 따라 하부 레이어(52)가 이미 형성되어 있는 반도체 기판(50)의 부분이 도시되어 있다. 상기 하부 레이어(52)는 예를 들어, 종래의 CMOS 소자 및 회로를 형성하는 재료로 구성될 수 있다.
도 3에 도시된 것과 같이, 제1 절연 레이어(54)는 상기 기판(50) 및 상기 하부 레이어(52) 상에 형성되어 있다. 본 발명의 바람직한 실시예에서는, 상기 제1 절연 레이어(54)는 스핀 코팅에 의해 대략 500Å 내지 10000Å의 두께까지 증착되는 블랭킷(blanket)이다. 그러나, 화학기상증착(Chemical Vapor Deposition: CVD), 플라즈마 강화 화학기상증착(Plasma Enhanced Chemical Vapor Deposition: PECVD) 또는 물리 기상 증착(Physical Vapor Deposition: PVD)에 의한 스퍼터링(sputtering)과 같은 다른 공지된 증착 방법들 또한, 이미 형성된 집적 회로 소자의 특성에 따라 사용될 수 있다. 상기 제1 절연 레이어(54)는 종래의 절연체 예를 들어, 저압 CVD 산화물, Si3N4와 같은 질화물, 저압 또는 고압의 TEOS(TetraEthOxySilane)나 BPSG(BoroPhosphoSilicate Glass)로 형성될 수 있다. 선택적으로, 폴리이미드(polyimide)나 낮은 유전 계수의 무기 재료와 같은 고온 폴리머가 또한 적용될 수 있다.
상기 제1 절연 레이어(54)가 형성된 후에는, 도 4에 도시된 것과 같이 상기 제1 절연 레이어(54) 위로 제2 절연 레이어(55)가 형성된다. 본 발명의 바람직한 실시예에서는, 상기 제2 절연 레이어(55)는 스핀 코팅에 의해 대략 1000Å 내지 5000Å의 두께까지 증착되는 블랭킷이다. 그러나, 화학기상증착(CVD), 플라즈마 강화 화학기상증착(PECVD) 또는 물리 기상 증착(PVD)에 의한 스퍼터링과 같은 다른 공지된 증착 방법들 또한 사용될 수 있다. 상기 제2 절연 레이어(55)는 종래의 절연체 예를 들어, 저압 CVD 산화물, TEOS, BPSG 또는 실리콘 카바이드로 형성될 수 있다. 어떤 경우라도, 상기 제2 절연 레이어(55)는 상기 제1 절연 레이어(54)를 형성하는 재료의 에칭 선택성과 다른 에칭 선택성을 가지는 재료로 형성되어야 한다.
다음으로 도 5에 도시된 것과 같이, 포토레지스트 물질 레이어(56)가 상기 제2 절연 레이어(55) 위로 형성된다. 상기 포토레지스트 물질 레이어(56)는 종래의 포토리소그래피 단계를 사용하여 증착되고 패턴이 형성된다. 하부 절연 레이어들을 이후에 에칭하기 위해, 패터닝 후에는 초기 개구부(57)들(도 6)이 포토레지스트 물질 레이어(56) 내에 형성된다.
상기 제2 절연 레이어(55)는 상기 제1 절연 레이어(54)에 대하여 선택적으로 에칭되어, 상기 포토레지스트 물질 레이어(56)의 제거 후에, 도 7에 도시된 것과 같이 필라(pillar)(58)들이 상기 제2 절연 레이어(55)로부터 형성되도록 한다. 상기 필라들(58)을 형성하기 위해서, 상기 제2 절연 레이어(55)는 상기 제1 절연 레이어(54)에 대하여 선택적인 에칭율(etching rate)을 가지는 에칭 공정으로 에칭되어야 한다. 예를 들어, 상기 제2 절연 레이어(55)가 TEOS로 이루어진다면, 예를 들어 30:1 아세트산(acetic acid)/하이드로플루오릭산 용액(hydrofluoric acid solution)을 사용하는 습식 에칭이 상기 제2 절연 레이어(55)를 상기 제1 절연 레이어(54)에 대해 선택적으로 에칭하도록 적용될 수 있다.
상기 필라(58)들(도 7)을 형성한 후, 공정 흐름에서의 그 다음 단계는 스페이서 증착이다. 바람직한 실시예에서는, 질화물 스페이서가 사용된다. 도 8에 도시된 것과 같이, 실리콘 질화물(Si3N4)레이어(59)가 상기 필라(58)들과 상기 제1 절연 레이어(54) 위에 적층된다. 또한, 상기 실리콘 질화물레이어(59)에 의해 보호되는 상기 필라(58)들은, 도 9에 도시된 것과 같이, 스페이서(60)들을 남긴 채로 상기 제1 절연 레이어(54)의 표면 및 상기 산화물 필라(58)들의 상단으로부터 실리콘 질화물을 제거하도록 스페이서 에칭된다.
스페이서(60)(도 9)들을 형성한 후, 상기 필라(58)들 사이의 공간은 충전재 예를 들어, TEOS로 채워지고, 이어서 화학적 기계적 팔리싱(Chemical Mechanical Polishing: CMP) 또는 잘 알려진 RIE(Reaction Ion Etching) 건식 식각 공정에 의해 에칭되어, 도 10에 도시된 충전 플러그(62)들을 형성한다.
그 다음, 상기 필라(58)들과 상기 질화물 스페이서(60)들은 예를 들어, 습식 식각으로 상기 충전 플러그(62)들의 충전재에 대해 선택적으로 에칭된다. 상기 필라(58)들의 에칭은, 상기 필라(58)들의 아래에 위치하는 상기 제1 절연 레이어(54)의 부분이 에칭되어 대략 500Å 내지 2000Å, 보다 바람직하게는 대략 1000Å의 깊이의 그루브(63)(도 11)들을 형성할 때까지 계속된다. 필라(58)들 상에 스페이서(60)들을 적용함으로써, 상기 그루브(63)들은 상기 제1 절연 레이어(54)에서 0.25㎛, 바람직하게는 0.1㎛, 보다 바람직하게는 0.05㎛ 이하의 값을 가지는 최소 거리, 소위 임계 치수(Critical Dimension: CD)(도 11)이하로 이격된다.
뜨거운 아세톤 또는 메틸에틸케톤과 같은 화학물질을 사용하는 상기 그루브(63)들의 형성 및 상기 충전 플러그(62)들의 제거에 이어서, 도 12에 도시된 것과 같이, 얇은 배리어 레이어(barrier layer)(64)가 상기 그루브(63)들 내에 형성된다. 상기 배리어 레이어(64)는 탄탈륨(Ta), 티타늄(Ti), 티타늄-텅스텐(TiW), 티타늄 질화물(TiN) 또는 크롬(Cr) 등과 같은 접합재로 구성된다. 상기 배리어 레이어(64)는, 이후에 형성될 전도성 물질과, 상기 절연 레이어(54)로부터 형성된 전도 레이어의 필링(peeling)을 예방하는 것을 돕는 하부 기판 사이에서 강한 기계적이고 화학적인 접합을 형성한다. 본 발명의 바람직한 실시예에서, 상기 배리어 레이어(64)는 스퍼터드 탄탈륨(sputtered tantalum)으로 형성된다. 이러한 실시예에서, 탄탈륨은 대략 5㎚ 내지 10㎚의 두께로 증착된다.
그 다음, 도 13에 도시된 것과 같이, 전도성 물질 레이어(65)는 상기 배리어 레이어(64)와 상기 절연 레이어(54) 위에 형성되어 상기 그루브(63)들을 채운다. 바람직한 실시예에서, 상기 전도성 물질은 구리(Cu)로 구성된다. 그러나, 도핑된 폴리실리콘, 알루미늄, 텅스텐 또는 금 등의 다른 전도성 물질들 또한 사용될 수 있다. 또한, IC 소자의 필요한 특성에 따라 금속 합금과 전도성 금속 산화물도 사용될 수 있다.
예를 들어, 구리로 이루어진 전도성 물질 레이어(65)는 증착에 의해 상기 배리어 레이어(64) 위에 형성되고, 예를 들어 금속 라인(66)을 형성하도록 에칭된다(도 14). 본 발명의 바람직한 실시예에서, 상기 전도성 물질 레이어(65)는 CMP 또는 공지의 RIE 건식 식각 공정에 의해 에칭된다. 어느 방법에 의하더라도, 도 14에 도시된 것과 같이, 상기 배리어 레이어(64)의 상면과 상기 금속 라인(66)들은 상기 기판(50)의 전체 표면을 따라서 균일하다. 상기 금속 라인(66)들은 상술한 임계 치수(CD)만큼 서로 최소 간격으로 이격된다. 각각의 금속 라인(66)은 종래의 마그네틱 램 구조의 비트 또는 디지트 라인을 형성할 것이다.
CMP 팔리싱 공정 후에는, 상기 마그네틱 램 구조(100)(도 20)들의 완성을 위한 공정 단계들이 종래 기술의 공지된 방법에 따라 진행된다. 제1 마그네틱 부재(79)(도 15)로 구성되는 복수 개의 마그네틱 다중 레이어 필름이 먼저 상기 금속 라인(66)들 위에 형성되는데, 이 것은 이후에 핀드 레이어(91)(도 19 및 도 20)로 패턴될 것이다. 상기 제1 마그네틱 부재(79)는 이하에서 보다 상세히 설명되는 다양한 재료의 레이어들로 형성되고, 도 15에 도시된 것과 같이 상기 금속 라인(66)들과 상기 절연 레이어(54) 위로 연속적으로 증착되는 블랭킷이다.
본 발명의 바람직한 실시예에서 그리고 도 15에 도시된 것과 같이, (대략 20 내지 400Å의 두께, 더욱 바람직하게는 대략 50Å의 두께의) 제1 탄탈륨(Ta)레이어(71), (대략 10 내지 100Å의 두께, 더욱 바람직하게는 60Å의 두께의) 제1 니켈-철(NiFe)레이어(73), (대략 10 내지 100Å의 두께, 더욱 바람직하게는 대략 100Å의 두께의 망간-철(MnFe)레이어(75) 및 (대략 10 내지 100Å의 두께, 보다 바람직하게는 대략 60Å의 두께의) 제2 니켈-철 레이어(77)는 연속적으로 상기 절연 레이어(54)와 상기 금속 라인(66)들 위에 증착되어, 상기 제1 마그네틱 부재(79)를 형성하는 블랭킷이다. 상기 레이어들(71, 73, 75 및 77)의 증착은 예를 들어, 마그네트론 스퍼터링에 의해 이루어질 수 있다. 그러나, 다른 종래의 증착 방법들 또한 필요하다면 사용될 수 있다.
상기 레이어들(71, 73, 75 및 77)의 증착 이후에는, 예를 들어, (대략 5 내지 25Å의 두께, 더욱 바람직하게는 대략 15Å의 두께를 가지는) 알루미늄 산화물(Al2O3)로 형성된, 비자성 비전기전도성 레이어(80)가, 도 16에 도시된 것과 같이, 제1 마그네틱 부재(79) 상에 형성된다. 알루미늄 산화물이 바람직한 재료이기는 하지만, 본 발명은 이에 한정되지 않고 티타늄 산화물(TiO2), 마그네슘 산화물(MgO), 또는 실리콘 산화물(SiO2) 또는 알루미늄 질화물(AlN)과 같은 다른 비자성 재료가 또한 사용될 수 있음은 물론이다.
그 다음으로 도 17에서는, 제2 마그네틱 부재(89)를 구성하는 복수 개의 마그네틱 다중 레이어 필름들이 상기 비자성 레이어(80) 위에 형성된다. 즉, 도 17에 도시된 것과 같이, (대략 10 내지 100Å의 두께, 더욱 바람직하게는 40Å의 두께의) 제3 니켈-철 레이어(81) 및 (대략 20 내지 400Å의 두께, 더욱 바람직하게는 대략 50Å의 두께의) 제2 탄탈륨레이어(83)는, 연속적으로 상기 비자성 레이어(80) 위에 증착되어, 상기 제2 마그네틱 부재(89)를 형성하는 블랭킷이다. 상기 레이어들(81 및 83)의 증착은 예를 들어, 마그네트론 스퍼터링에 의해 이루어질 수 있다. 그러나, 다른 종래의 증착 방법들 또한, 마그네틱 램 구조들(100)(도 20)을 형성하기 위해 이전에 구성된 IC의 특성에 따라 사용될 수 있다.
그 다음에는, 상기 레이어들(71, 73, 75, 77, 80, 81 및 83)(도 15 내지 도 18)이, 핀드 레이어(91)의 열(column) 및 이격된 센스 레이어(spaced sense layer)(92)의 행(row)과 열을 포함하는 복수 개의 적층된 레이어들(도 19)로 패터닝 된다. 각각의 마그네틱 램 구조(100)(도 20)는, 상기 비자성 레이어(80)에 의해 상기 제2 마그네틱 부재(89)의 부분으로서의) 센스 레이어(92)로부터 이격된 (상기 제1 마그네틱 부재(89)의 부분으로서의) 핀드 레이어(91)를 포함한다. 상기 핀드 레이어(91)를 형성하는 다중 레이어 스택이 도 19 및 도 20에 하나의 레이어로 간략히 도시되어 있다. 유사하게, 상기 센스 레이어(92)를 형성하는 다중 레이어 스택도 도 19 및 도 20에 하나의 레이어로 도시되어 있다. 그러나, 상기 핀드 레이어(91)는 상기 금속 라인(66)들과 상기 레이어(71, 73, 75 및 77)들의 부분을 포함하고, 반면에 상기 센스 레이어(92)는 상기 레이어(81 및 83)들의 부분을 포함한다는 것이 이해되어야 한다.
마그네틱 램 구조(100)(도 20)의 핀드 레이어 및 센스 레이어를 형성하는 복수 개의 레이어들을 패터닝 하는 것 즉, 상기 레이어(71, 73, 75, 77, 80, 81 및 83)들을 패터닝 하는 것은, 아르곤 이온빔에 의해 각각의 레이어의 물리적인 스퍼터링을 포함하는 이온 밀링에 의해 수행될 수 있다. 또한, 패터닝은 예를 들어, 소스 기체로서 염소를 포함하는 인덕티블리 커플드 플라즈마 시스템(inductively coupled plasma system) 또는 헬리콘(helicon) 플라즈마 시스템과 같은, 전자 사이클로트론 공명(Electron Cyclotron Resonance: ECR) 또는 다른 고밀도 반응 플라즈마 에칭(reactive plasma etch)을 사용하여 수행될 수 있다. 또한, 아르곤, 네온 또는 헬륨 등과 같은 다른 기체를 포함하는 염소의 혼합물이 사용될 수 있다.
상기 핀드 레이어(91) 및 센스 레이어(92)는 패터닝 되고 에칭되어, 상기 핀드 레이어(91)가 상기 핀드 레이어(91)의 바닥 전극을 형성하는 금속 라인에 대응하게 된다. 이러한 방식으로, 마그네틱 램 구조(100)의 상기 핀드 레이어(91)는, 최소 거리 또는 0.25㎛ 이하, 바람직하게는 0.1㎛이하, 더욱 바람직하게는 0.05㎛이하의 임계 치수(CD)만큼 서로 이격되고, 도 2 내지 도 11을 참조하여 위에서 설명된 포토리소그래피 기술을 따르는 스페이서 에칭 공정을 적용함으로써 구현할 수 있다. 또한, 종래의 마그네틱 램 구조의 특징인 각각의 핀드 레이어 또는 디지트 라인(91) 상의 오버레이 거리(D)(도 1)는 없어진다. 또한, 본 발명에 의하면, 긴 디지트 라인을 위해 필요하고, 일반적으로 종래의 대머씬 공정에 의해서는 구현할 수 없는 상기 금속 라인(66)들(도 14 내지 도 20)과 같은 2000Å이상의 연속되는 금속 라인의 형성이 가능하게 된다.
기능성 마그네틱 램 셀을 구현하기 위해 추가적인 단계들이 수행될 수 있다. 읽기 신호가 있을 때 양방향으로 전류가 흐를 수 있게 하는 추가적인 절연 레이어들과 라이트(write) 컨덕터들이 형성되어, 이러한 마그네틱 램 구조를 제작하는 공정을 완성한다. 예를 들어 도 20에는, 세 개의 핀드 레이어(91) 및 연관된 센스 레이어(92)를 교차하는 워드 라인(word line)(93)이 형성된 세 개의 마그네틱 램 셀 구조가 도시되어 있다. 공지된 것과 같이, 상기 워드 라인은 예를 들어, 구리로 형성될 수 있고, 상기 워드 라인(93)과 인접한 핀드 및 센스 레이어(91, 92) 사이의 공간은, 예를 들어 알루미늄 산화물과 같은 비전도성의 절연 산화물로 채워진다.
본 발명에 따라, 예를 들어, 마그네틱 램 셀(100)(도 20)이 구비된 마그네틱 램과 같은 메모리 소자(448)로 구성되는 일반적인 프로세서 기반 시스템(400)이 도 21에 도시되어 있다. 컴퓨터 시스템과 같은 프로세서 시스템은 일반적으로, 버스(452)를 통하여 입/출력(I/O) 장치(446)와 통신하는, 마이크로프로세서, 디지털 신호 프로세서 또는 다른 프로그래마블 디지털 로직 장치(programmable digital logic device)와 같은 중앙연산처리장치(CPU)(444)를 포함하여 구성된다. 상기 메모리(448)는 버스(452)를 통해 상기 CPU(444)와 통신한다.
컴퓨터 시스템의 경우에, 상기 프로세서 시스템은, 역시 상기 버스(452)를 통하여 상기 CPU(444)와 통신하는 플로피 디스크 드라이브(454) 및 콤팩트디스크 드라이브(456)와 같은 주변장치들을 포함하여 구성된다. 메모리(448)는 단일 집적회로 내에서 상기 프로세서 즉, CPU(444)와 결합될 수 있다.
이상에서는 바람직한 실시예를 들어, 세 개의 마그네틱 램 구조 또는 셀(100)(도 20)의 형성에 대해 설명하였지만, 본 발명은 메모리 셀 어레이 내의 행과 열에 배치되는 복수 개의 마그네틱 램 셀(100)들의 형성을 포함한다 것이 이해되어야 한다. 또한, 이상에서 설명된 바람직한 실시예가, 이러한 구조를 형성하는 특정 강자성재료가 구비된 마그네틱 램 구조의 특정 토포그래피(topography)를 참조하지만, 본 발명은 상술한 강자성재료에 한정되지 않고, 니켈-철(Permalloy) 또는 철 등과 같은 다른 강자성재료 또한 사용될 수 있다는 것이 이해되어야 한다. 또한, 이상에서 설명된 바람직한 실시예들이 반응 플라즈마 에칭에 의해 마그네틱 램 구조를 패터닝 하는 것을 언급하지만, 본 발명은 다른 패터닝 및 에칭 방법을 사용하는 것을 포함한다는 것이 이해되어야 한다.
본 발명은 상세히 설명된 실시예에 한정되지 않는다. 따라서, 상술한 설명과 도면들은 단지 본 발명의 특징과 장점을 구현하는 모범적인 실시예를 설명하기 위한 것일 뿐이다. 본 발명의 사상과 범위를 벗어나지 않으면서, 특정 공정과 구조를 변형하거나 대체하는 것이 가능하다. 따라서, 본 발명은 이상의 설명과 도면들에 의해 한정되지 않고, 첨부된 청구범위에 의해서만 한정되는 것이다.

Claims (54)

  1. 기판에 절연 레이어를 형성하는 단계;
    마스크 재료를 포함하는 복수 개의 제1 영역과 마스크 재료를 포함하지 않는 복수 개의 제2 영역을 구비하는 마스크 레이어를, 상기 제2 영역이 인접한 상기 제1 영역들 사이에 위치하여, 상기 제1 영역들 사이에서 소정의 폭을 형성하도록, 상기 절연 레이어 위에 형성하는 단계;
    상기 제1 영역 각각의 측벽 상에 복수 개의 스페이서들을 형성하여 상기 제2 영역의 상기 소정의 폭을 감소시키는 단계;
    상기 감소된 폭의 제2 영역들을 충전재로 채워서 충전 플러그들을 형성하는 단계;
    마스크로서 상기 충전 플러그를 사용하여 상기 제1 영역과 상기 스페이서들을 제거하는 단계;
    마스크로서 상기 충전 플러그를 사용하여 상기 절연 레이어 내에 복수 개의 그루브들을 형성하는 단계;
    각각의 전도 레이어에 상기 그루브들을 형성하는 단계; 및
    상기 전도 레이어들 위에 하나 이상의 제1 마그네틱 레이어를 각각 형성하는 단계를 포함하는 것을 특징으로 하는 하나 이상의 마그네틱 랜덤 억세스 메모리 셀을 형성하는 방법.
  2. 제1항에 있어서, 상기 제1 마그네틱 레이어들 각각의 위에 하나 이상의 제2 마그네틱 레이어를 각각 형성하는 단계를 더 포함하는 것을 특징으로 하는 하나 이상의 마그네틱 랜덤 억세스 메모리 셀을 형성하는 방법.
  3. 제2항에 있어서, 상기 제2 마그네틱 레이어들 위로 워드 라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 하나 이상의 마그네틱 랜덤 억세스 메모리 셀을 형성하는 방법.
  4. 제1항에 있어서, 상기 그루브들을 형성하는 단계는 상기 절연 레이어들을 에칭하는 단계를 더 포함하는 것을 특징으로 하는 하나 이상의 마그네틱 랜덤 억세스 메모리 셀을 형성하는 방법.
  5. 제4항에 있어서, 상기 에칭은 반응 이온 에칭인 것을 특징으로 하는 하나 이상의 마그네틱 랜덤 억세스 메모리 셀을 형성하는 방법.
  6. 제1항에 있어서, 상기 스페이서들을 형성하는 단계는, 상기 제1 영역 및 절연 레이어 위에 물질 레이어를 형성하는 단계와, 상기 제1 영역들의 측벽들 상에 상기 스페이서들을 형성하기 위해 상기 절연 레이어 위의 상기 물질 레이어를 에칭하는 단계를 포함하여 구성되는 것을 특징으로 하는 하나 이상의 마그네틱 랜덤 억세스 메모리 셀을 형성하는 방법.
  7. 제6항에 있어서, 상기 물질 레이어는 질화물로 형성되는 것을 특징으로 하는 하나 이상의 마그네틱 랜덤 억세스 메모리 셀을 형성하는 방법.
  8. 제7항에 있어서, 상기 물질 레이어는 실리콘 질화물로 형성되는 것을 특징으로 하는 하나 이상의 마그네틱 랜덤 억세스 메모리 셀을 형성하는 방법.
  9. 제1항에 있어서, 상기 감소된 폭의 제2 영역들을 채우는 단계는, 상기 충전재를 상기 제2 영역들 내부와 상기 절연 레이어 위에 위치시키는 단계를 포함하는 것을 특징으로 하는 하나 이상의 마그네틱 랜덤 억세스 메모리 셀을 형성하는 방법.
  10. 제9항에 있어서, 상기 제2 영역 내에 상기 충전재를 증착시키고, 상기 충전재를 상기 제1 영역들과 상기 스페이서들 위에서 제거하는 블랭킷을 더 포함하는 것을 특징으로 하는 하나 이상의 마그네틱 랜덤 억세스 메모리 셀을 형성하는 방법.
  11. 제1항에 있어서, 상기 제1 영역들과 상기 스페이서들을 제거하는 단계는 상기 제1 영역들과 스페이서들을 에칭하는 단계를 포함하는 것을 특징으로 하는 하나 이상의 마그네틱 랜덤 억세스 메모리 셀을 형성하는 방법.
  12. 제1항에 있어서, 상기 전도 레이어들을 형성하는 단계는 상기 그루브들 내에 전도성 물질을 증착하는 것을 더 포함하는 것을 특징으로 하는 하나 이상의 마그네틱 랜덤 억세스 메모리 셀을 형성하는 방법.
  13. 제12항에 있어서, 상기 전도성 물질을 증착하기 전에 배리어 레이어를 형성하는 단계를 더 포함하는 것을 특징으로 하는 하나 이상의 마그네틱 랜덤 억세스 메모리 셀을 형성하는 방법.
  14. 제13항에 있어서, 상기 전도성 물질은 구리인 것을 특징으로 하는 하나 이상의 마그네틱 랜덤 억세스 메모리 셀을 형성하는 방법.
  15. 제1항에 있어서, 상기 하나 이상의 제1 마그네틱 레이어를 각각 형성하는 단계는, 상기 각각의 제1 마그네틱 레이어를 제1 스택 레이어들로 각각 형성하는 단계를 포함하며, 각각의 상기 제1 스택 레이어들은 하나 이상의 자성재료로 이루어진 레이어를 포함하는 것을 특징으로 하는 하나 이상의 마그네틱 랜덤 억세스 메모리 셀을 형성하는 방법.
  16. 제15항에 있어서, 상기 자성재료는, 니켈-철, 니켈, 니켈-철, 철 및 코발트-철로 이루어지는 그룹에서 선택되는 것을 특징으로 하는 하나 이상의 마그네틱 랜덤 억세스 메모리 셀을 형성하는 방법.
  17. 제16항에 있어서, 상기 제1 스택 레이어들은 탄탈륨, 니켈-철 및 망간-철의 레이어들을 포함하는 것을 특징으로 하는 하나 이상의 마그네틱 랜덤 억세스 메모리 셀을 형성하는 방법.
  18. 제2항에 있어서, 상기 제2 마그네틱 레이어들을 각각 형성하는 단계는, 상기 각각의 제2 마그네틱 레이어들을 제2 스택 레이어들로서 각각 형성하는 단계를 포함하며, 각각의 상기 제2 스택 레이어들은 하나 이상의 자성재료 레이어로 구성되는 것을 특징으로 하는 하나 이상의 마그네틱 랜덤 억세스 메모리 셀을 형성하는 방법.
  19. 제18항에 있어서, 상기 자성재료는 니켈-철, 니켈, 니켈-철, 철 및 코발트-철로 이루어지는 그룹에서 선택되는 것을 특징으로 하는 하나 이상의 마그네틱 랜덤 억세스 메모리 셀을 형성하는 방법.
  20. 제19항에 있어서, 상기 제2 스택 레이어들의 각각은 탄탈륨 및 니켈-철로 이루어진 레이어들을 포함하는 것을 특징으로 하는 하나 이상의 마그네틱 랜덤 억세스 메모리 셀을 형성하는 방법.
  21. 제2항에 있어서, 상기 제1 마그네틱 레이어들과 상기 제2 마그네틱 레이어들 사이에 비자성 레이어를 형성하는 단계를 더 포함하는 것을 특징으로 하는 하나 이상의 마그네틱 랜덤 억세스 메모리 셀을 형성하는 방법.
  22. 제21항에 있어서, 상기 비자성 재료는, 알루미늄 산화물, 티타늄 산화물, 마그네슘 산화물, 실리콘 산화물 및 알루미늄 질화물로 이루어지는 그룹에서 선택되는 재료로 형성되는 것을 특징으로 하는 하나 이상의 마그네틱 랜덤 억세스 메모리 셀을 형성하는 방법.
  23. 제22항에 있어서, 상기 비자성 재료는 알루미늄 산화물 및 구리로 이루어지는 그룹으로부터 선택되는 것을 특징으로 하는 하나 이상의 마그네틱 랜덤 억세스 메모리 셀을 형성하는 방법.
  24. 제1항에 있어서, 하나 이상의 상기 제1 마그네틱 레이어들은 핀드 마그네틱 오리엔테이션을 가지는 것을 특징으로 하는 하나 이상의 마그네틱 랜덤 억세스 메모리 셀을 형성하는 방법.
  25. 제2항에 있어서, 하나 이상의 상기 제2 마그네틱 레이어는 자유로운 마그네틱 오리엔테이션을 가지는 특징으로 하는 하나 이상의 마그네틱 랜덤 억세스 메모리 셀을 형성하는 방법.
  26. 인접한 필라들 사이에 소정의 폭을 가지는 복수 개의 공간을 정의하는 복수 개의 필라를 절연 레이어 위에 형성하는 단계;
    상기 필라들 각각의 측벽 상에 복수 개의 스페이서들을 형성하여 상기 공간들의 상기 소정의 폭을 감소시키는 단계;
    상기 감소된 폭의 제2 영역들을 충전재로 채워서 충전 플러그들을 형성하는 단계;
    마스크로서 상기 충전 플러그를 사용하여 상기 필라들과 상기 공간들을 제거하는 단계;
    마스크로서 상기 충전 플러그를 사용하여 상기 절연 레이어 내에 복수 개의 그루브들을 형성하는 단계; 및
    상기 그루브들 내에 각각의 전도 레이어를 형성하는 단계를 포함하는 것을 특징으로 하는 마그네틱 랜덤 억세스 메모리 구조를 형성하는 방법.
  27. 제26항에 있어서, 각각의 핀드 레이어들을 상기 전도 레이어들 위에 형성하여, 상기 핀드 레이어들이 0.20㎛미만의 간격으로 서로 이격되는 단계를 더 포함하는 것을 특징으로 하는 마그네틱 랜덤 억세스 메모리 구조를 형성하는 방법.
  28. 제27항에 있어서, 상기 핀드 레이어들은 0.1㎛미만의 간격으로 서로 이격되는 것을 특징으로 하는 마그네틱 랜덤 억세스 메모리 구조를 형성하는 방법.
  29. 제27항에 있어서, 상기 핀드 레이어들은 0.05㎛미만의 간격으로 서로 이격되는 것을 특징으로 하는 마그네틱 랜덤 억세스 메모리 구조를 형성하는 방법.
  30. 제27항에 있어서, 상기 각각의 핀드 레이어들 위에 센스 레이어들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 마그네틱 랜덤 억세스 메모리 구조를 형성하는 방법.
  31. 제27항에 있어서, 상기 핀드 레이어들과 상기 각각의 센스 레이어들 사이에 비자성 레이어를 형성하는 단계를 더 포함하는 것을 특징으로 하는 마그네틱 랜덤 억세스 메모리 구조를 형성하는 방법.
  32. 제27항에 있어서, 상기 센스 레이어들 위로 워드 라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 마그네틱 랜덤 억세스 메모리 구조를 형성하는 방법.
  33. 제26항에 있어서, 상기 그루브들을 형성하는 단계는 상기 절연 레이어들을 에칭하는 단계를 더 포함하는 것을 특징으로 하는 마그네틱 랜덤 억세스 메모리 구조를 형성하는 방법.
  34. 제33항에 있어서, 상기 에칭은 반응 이온 에칭인 것을 특징으로 하는 마그네틱 랜덤 억세스 메모리 구조를 형성하는 방법.
  35. 제26항에 있어서, 상기 스페이서들을 상기 필라들 주위에 형성하는 단계는, 상기 필라 및 절연 레이어 위에 물질 레이어를 형성하는 단계와, 상기 필라들의 측벽들 상에 상기 스페이서들을 형성하기 위해 상기 절연 레이어 위의 상기 물질 레이어를 에칭하는 단계를 포함하여 구성되는 것을 특징으로 하는 마그네틱 랜덤 억세스 메모리 구조를 형성하는 방법.
  36. 제35항에 있어서, 상기 물질 레이어는 질화물 레이어인 것을 특징으로 하는 마그네틱 랜덤 억세스 메모리 구조를 형성하는 방법.
  37. 제36항에 있어서, 상기 물질 레이어는 실리콘 질화물을 포함하는 것을 특징으로 하는 마그네틱 랜덤 억세스 메모리 구조를 형성하는 방법.
  38. 제26항에 있어서, 상기 감소된 폭의 공간들을 채우는 단계는, 상기 충전재를 상기 공간들 내부와 상기 절연 레이어 위에 위치시키는 단계를 포함하는 것을 특징으로 하는 마그네틱 랜덤 억세스 메모리 구조를 형성하는 방법.
  39. 제38항에 있어서, 상기 폭이 감소된 공간들 내에 상기 충전재를 증착시키고, 상기 충전재를 상기 필라들과 상기 스페이서들 위에서 제거하는 블랭킷을 더 포함하는 것을 특징으로 하는 마그네틱 랜덤 억세스 메모리 구조를 형성하는 방법.
  40. 제26항에 있어서, 상기 필라들과 상기 스페이서들을 제거하는 단계는, 상기 필라들과 스페이서들을 에칭하는 단계를 더 포함하는 것을 특징으로 하는 마그네틱 랜덤 억세스 메모리 구조를 형성하는 방법.
  41. 제26항에 있어서, 상기 전도 레이어들을 형성하는 단계는, 상기 그루브들 내에 전도성 물질을 증착하는 것을 더 포함하는 것을 특징으로 하는 마그네틱 랜덤 억세스 메모리 구조를 형성하는 방법.
  42. 제41항에 있어서, 상기 전도성 물질을 증착하기 전에 배리어 레이어를 형성하는 단계를 더 포함하는 것을 특징으로 하는 마그네틱 랜덤 억세스 메모리 구조를 형성하는 방법.
  43. 제42항에 있어서, 상기 전도성 물질은 구리인 것을 특징으로 하는 마그네틱 랜덤 억세스 메모리 구조를 형성하는 방법.
  44. 제26항에 있어서, 상기 핀드 레이어들을 각각 형성하는 단계는, 상기 각각의 핀드 레이어들을 제1 스택 레이러들로 형성하는 단계를 포함하며, 각각의 상기 제1 스택 레이어들은 하나 이상의 자성재료로 구성되는 것을 특징으로 하는 마그네틱 랜덤 억세스 메모리 구조를 형성하는 방법.
  45. 제44항에 있어서, 상기 자성재료는, 탄탈륨, 니켈-철, 텅스텐-질소, 니켈, 코발트-니켈-철, 철 및 망간-철로 이루어지는 그룹에서 선택되는 것을 특징으로 하는 마그네틱 랜덤 억세스 메모리 구조를 형성하는 방법.
  46. 제30항에 있어서, 상기 센스 레이어들을 각각 형성하는 단계는, 상기 각각의 센스 레이어들을 제2 스택 레이어들로서 형성하는 단계를 포함하며, 각각의 상기 제2 스택 레이어들은 하나 이상의 자성재료 레이어로 구성되는 것을 특징으로 하는 마그네틱 랜덤 억세스 메모리 구조를 형성하는 방법.
  47. 제46항에 있어서, 상기 자성재료는 탄탈륨, 니켈-철, 텅스텐-질소, 니켈, 코발트-니켈-철, 철 및 망간-철로 이루어지는 그룹에서 선택되는 것을 특징으로 하는 마그네틱 랜덤 억세스 메모리 구조를 형성하는 방법.
  48. 제26항에 있어서, 상기 복수 개의 필라들을 형성하는 단계는, 제2 절연 물질을 상기 절연 레이어 위에 형성하는 단계를 더 포함하는 것을 특징으로 하는 마그네틱 랜덤 억세스 메모리 구조를 형성하는 방법.
  49. 제48항에 있어서, 상기 절연 레이어에 대하여 상기 제2 절연 물질을 에칭하여, 상기 복수 개의 필라를 형성하는 단계를 더 포함하는 것을 특징으로 하는 마그네틱 랜덤 억세스 메모리 구조를 형성하는 방법.
  50. 제48항에 있어서, 상기 절연 레이어는 저압 CVD 산화물, TEOS 및 BPSG로 구성되는 그룹에서 선택되는 재료로 형성되는 것을 특징으로 하는 마그네틱 랜덤 억세스 메모리 구조를 형성하는 방법.
  51. 제48항에 있어서, 상기 절연 레이어는 질화물로 형성되는 것을 특징으로 하는 마그네틱 랜덤 억세스 메모리 구조를 형성하는 방법.
  52. 제48항에 있어서, 상기 절연 레이어는 고온 폴리머로 형성되는 것을 특징으로 하는 마그네틱 랜덤 억세스 메모리 구조를 형성하는 방법.
  53. 제48항에 있어서, 상기 절연 레이어는 저유전 계수 물질로 형성되는 것을 특징으로 하는 마그네틱 랜덤 억세스 메모리 구조를 형성하는 방법.
  54. 제48항에 있어서, 상기 제2 절연 물질은 저압 CVD 산화물, TEOS, BPSG 및 실리콘 카바이드로 구성되는 그룹에서 선택되는 재료로 형성되는 것을 특징으로 하는 마그네틱 랜덤 억세스 메모리 구조를 형성하는 방법.
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6724027B2 (en) * 2002-04-18 2004-04-20 Hewlett-Packard Development Company, L.P. Magnetic shielding for MRAM devices
US6846683B2 (en) * 2002-05-10 2005-01-25 Infineon Technologies Ag Method of forming surface-smoothing layer for semiconductor devices with magnetic material layers
US6780653B2 (en) * 2002-06-06 2004-08-24 Micron Technology, Inc. Methods of forming magnetoresistive memory device assemblies
JP2004296859A (ja) * 2003-03-27 2004-10-21 Renesas Technology Corp 磁気記録素子及び磁気記録素子の製造方法
US6921953B2 (en) * 2003-04-09 2005-07-26 Micron Technology, Inc. Self-aligned, low-resistance, efficient MRAM read/write conductors
JP2004363527A (ja) * 2003-04-11 2004-12-24 Toshiba Corp 磁気記憶装置、データ複写装置、データ複写システム、データ複写プログラム、及びデータ複写方法
EP1687899A4 (en) * 2003-11-18 2008-10-08 Halliburton Energy Serv Inc HIGH VOLTAGE TRANSISTORS ON INSULATING SUBSTRATES
US7071009B2 (en) * 2004-04-01 2006-07-04 Headway Technologies, Inc. MRAM arrays with reduced bit line resistance and method to make the same
US7645618B2 (en) * 2004-09-09 2010-01-12 Tegal Corporation Dry etch stop process for eliminating electrical shorting in MRAM device structures
US7169623B2 (en) * 2004-09-09 2007-01-30 Tegal Corporation System and method for processing a wafer including stop-on-aluminum processing
US7704614B2 (en) * 2006-10-20 2010-04-27 Seagate Technology Llc Process for fabricating patterned magnetic recording media
US8435830B2 (en) * 2009-03-18 2013-05-07 Samsung Electronics Co., Ltd. Methods of fabricating semiconductor devices
KR101566925B1 (ko) * 2010-01-29 2015-11-16 삼성전자주식회사 반도체소자의 제조방법
CN102347439A (zh) * 2010-07-30 2012-02-08 中芯国际集成电路制造(上海)有限公司 磁阻存储器的形成方法
TWI445225B (zh) * 2011-11-07 2014-07-11 Voltafield Technology Corp 磁阻元件結構形成方法
US20130248803A1 (en) * 2012-03-22 2013-09-26 Kabushiki Kaisha Toshiba Molecular memory and method of manufacturing the same
US9373775B2 (en) * 2012-09-13 2016-06-21 Micron Technology, Inc. Methods of forming magnetic memory cells
KR102113802B1 (ko) 2013-03-14 2020-05-21 삼성전자주식회사 패턴 형성 방법 및 이를 이용한 반도체 장치의 제조 방법
US9911914B1 (en) 2017-03-28 2018-03-06 International Business Machines Corporation Sub-lithographic magnetic tunnel junctions for magnetic random access memory devices
CN110416147A (zh) * 2019-07-05 2019-11-05 深超光电（深圳）有限公司 吸附装置、吸附装置制作方法及转移系统

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1997010612A1 (en) * 1995-09-14 1997-03-20 Advanced Micro Devices, Inc. Damascene process for reduced feature size
US5714039A (en) 1995-10-04 1998-02-03 International Business Machines Corporation Method for making sub-lithographic images by etching the intersection of two spacers
US5650958A (en) * 1996-03-18 1997-07-22 International Business Machines Corporation Magnetic tunnel junctions with controlled magnetic response
US5734605A (en) * 1996-09-10 1998-03-31 Motorola, Inc. Multi-layer magnetic tunneling junction memory cells
JPH10150045A (ja) * 1996-11-20 1998-06-02 Nec Corp 半導体装置の製造方法
US5804458A (en) 1996-12-16 1998-09-08 Motorola, Inc. Method of fabricating spaced apart submicron magnetic memory cells
US5838608A (en) * 1997-06-16 1998-11-17 Motorola, Inc. Multi-layer magnetic random access memory and method for fabricating thereof
US6169686B1 (en) * 1997-11-20 2001-01-02 Hewlett-Packard Company Solid-state memory with magnetic storage cells
US5940319A (en) 1998-08-31 1999-08-17 Motorola, Inc. Magnetic random access memory and fabricating method thereof
DE19853447A1 (de) * 1998-11-19 2000-05-25 Siemens Ag Magnetischer Speicher
US6153443A (en) * 1998-12-21 2000-11-28 Motorola, Inc. Method of fabricating a magnetic random access memory
US6166948A (en) * 1999-09-03 2000-12-26 International Business Machines Corporation Magnetic memory array with magnetic tunnel junction memory cells having flux-closed free layers
US6555858B1 (en) * 2000-11-15 2003-04-29 Motorola, Inc. Self-aligned magnetic clad write line and its method of formation

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