JPH10150045A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 加工膜としての導電膜上に微細パターンのマ
スクを形成する。 【解決手段】 導電膜４ｂ上の絶縁膜５に開口部５ａを
形成し、かつ開口部５ａの側壁にサイドウォール６を形
成する。次にサイドウォール６の内側にマスク材７を埋
設し、絶縁膜５及びサイドウォール６を除去し、導電膜
４ｂ上に、サイドウォール６により寸法が規制されるマ
スク材７を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に微細パターンを形成する方法に関する
ものである。

【０００２】

【従来の技術】従来、この種の加工技術としては、例え
ばシリコン基板の表面にゲート酸化膜としてシリコン酸
化膜が形成され、次にポリシリコン膜がＣＶＤ法により
堆積され、リンなどの高濃度不純物が導入された後、フ
ォトリソグラフィ技術によりポリシリコン層にパターン
が形成され、続いて反応性イオンエッチングにより不要
な部分のポリシリコン層が除去されることにより所望の
パターンが得られ、これをマスクとして被加工膜が除去
する方法がある。

【０００３】また、特開昭６４−２３５７４号公報に開
示された加工方法がある。この加工方法は図３（ａ）に
示されるように、シリコン基板３０にＣＶＤ法により二
酸化シリコン膜３１が形成され、パターニングしてドラ
イエッチにより二酸化シリコン膜をエッチングして開口
部３２が形成され、その後エピタキシャル成長によりシ
リコン膜３３が成長され単結晶シリコン膜及び多結晶シ
リコン膜が形成される。続いて素子分離を行うため窒化
シリコン膜をパターニングしてドライエッチし、酸化し
て素子分離が行われる。その後、窒化シリコン膜が除去
され、ゲート酸化を行ってゲート酸化膜３４が形成され
た後、ゲート電極用多結晶シリコン膜３５が堆積され
る。

【０００４】さらに図３（ｂ）に示されるように、厚い
絶縁膜の存在しない開口部内に存在する溝３６の側壁の
傾斜領域の幅ｄ１と等しいか、やや厚い厚さのｄ２の酸
化膜あるいは窒化膜などの膜３７がＣＶＤ法によって堆
積される。その後、レジストが厚く塗布され、エッチバ
ックを行うことにより、厚い絶縁膜の存在しない開口部
内に存在する溝３６内にレジスト膜３８が埋め込まれる
（図３（ｃ））。

【０００５】次に図３（ｄ）に示されるように、埋め込
まれたレジスト膜３８をマスクとして、まずゲート電極
用多結晶シリコン３５上の、溝３６の側壁の傾斜領域の
幅ｄ１と等しいか、やや厚い厚さのｄ２の酸化膜あるい
は窒化膜等の膜３７が反応性イオンエッチングを用いて
エッチングされ、続いて多結晶シリコン膜３５がＥＣＲ
プラズマエッチング法によりエッチングされる。

【０００６】その後レジスト膜３８が除去され、図３
（ｅ）に示すようにゲート電極用多結晶シリコン膜３５
上の酸化膜あるいは窒化膜等の膜３７の一部がエッチン
グ後の多結晶シリコン膜３５の両端の上に突起状の壁と
して残るので、フッ酸でエッチングして除去する（図３
（ｆ））。

【０００７】また、特開平３−１２３０８２号公報に開
示された方法は、図４（ａ）に示されるようにシリコン
基板４０の表面に通常のＬＯＣＯＳ法によりフィールド
酸化膜４１が形成されて素子分離が行われる。その後、
ゲート酸化膜４２が形成され、図４（ｂ）に示されるよ
うにシリコン窒化膜４３が堆積された後にフォトリソグ
ラフィ技術により幅１．０μｍの開口部４４が形成され
る。

【０００８】その後、図４（ｃ）に示されるように、Ｃ
ＶＤ酸化膜が形成されエッチバックによりサイドウォー
ル４５が形成される。

【０００９】次に図４（ｄ）に示されるように、ポリシ
リコン層４６が堆積されエッチバックすることにより開
口部４４内にポリシリコン層４６を残してゲート電極が
形成される。その後、シリコン窒化膜４３とサイドウォ
ール４５が除去される（図４（ｅ））。

【００１０】また、特開平１−１１９０２８号公報に開
示された方法は、図５（ａ）に示されるように、下地酸
化膜５０に被加工物であるアルミニウム５１が被着さ
れ、さらに中間層である酸化膜が成長された後にドライ
エッチングによりパターンが形成され、その後、プラズ
マ窒化膜５３が成長される（図５（ｂ））。

【００１１】その後、図５（ｃ）に示されるように、エ
ッチバックし酸化膜５２の側壁にサイドウォール５４が
形成され、次に中間層である酸化膜５２がウェットエッ
チにより除去され、図５（ｄ）に示されるように、残っ
た窒化膜５３をマスクとしてアルミ５１がエッチングさ
れ、最後にマスクのプラズマ窒化膜５４が除去される。

【００１２】また、特開平４−３４６４７６号公報に開
示された方法は、図６（ａ）に示されるように、シリコ
ン基板６０の表面に酸化膜６１が形成され、フォトリソ
グラフィ及びエッチング技術により開口部６２が形成さ
れ、次いで図６（ｂ）に示されるように窒化膜６３が堆
積された後エッチバックしてサイドウォール６４が形成
される（図６（ｃ））。この状態で開口部６２内で露呈
しているシリコン基板６０の表面にゲート酸化膜６５が
形成される。次にポリシリコンが堆積された後、リンを
拡散して導電性を持たせ、これをエッチバックしてサイ
ドウォール６４，６４間にゲート電極６６となる導電性
のポリシリコンが残される（図６（ｄ））。その後、Ｃ
ＶＤ酸化膜６１がエッチングにより除去され、高濃度Ｎ
型層形成のためにヒ素がイオン注入される（図６
（ｅ））。その後、窒化膜のサイドウォール６４がエッ
チングにより除去された後、低濃度Ｎ型層形成のための
リンがイオン注入される。

【００１３】

【発明が解決しようとする課題】しかしながら、従来の
技術を用いた場合の一般的な問題点は、ゲート電極をフ
ォトリソグラフィ技術により形成しているため、加工精
度はフォトグラフィ技術の精度で決定され、その精度以
上の微細なゲート長を有するゲート電極の加工ができな
い点にある。

【００１４】その理由は、レジストやステッパーの解像
能力等その多くが装置依存によるフォトリソグラフィ技
術の限界によるものである。そのため、より微細なゲー
ト電極を形成するためには、高精度の装置を用いる必要
があった。

【００１５】図３に示す特開昭６４−２３５７４号公報
に開示された方法の問題点は、寸法精度が落ちる点と、
目ズレによってフィールドと拡散層の境目で配線寸法に
差ができてしまう点にある。

【００１６】その理由は、成膜工程を何度も行うために
出来上がりの寸法を制御しにくいからである。

【００１７】また図４に示す特開平３−１２３０８２
号，図５に示す特開平１−１１９０２８号，図６に示す
特開平４−３４６４７６号にそれぞれ開示された方法の
問題点は、いずれも微細な配線と電源線のような太い配
線を同時に形成できない点にある。

【００１８】その理由は、配線材料を溝中に残すために
エッチバックを行った際に、太い溝中の膜はサイドウォ
ール状にエッチングされてなくなっしまうためである。

【００１９】本発明の目的は、より高精度なフォトリソ
グラフィ技術を必要とせず、または従来の製造装置を更
新することなしに、微細な配線を加工する方法を提供す
ることにある。

【００２０】

【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置の製造方法は、被加工膜と
しての導電膜上に微細パターンのマスクを形成する半導
体装置の製造方法であって、導電膜上の絶縁膜に開口部
を形成し、かつ開口部の側壁にサイドウォールを形成
し、さらにサイドウォールの内側にマスク材を埋設し、
導電膜上に、サイドウォールより寸法が規制されるマス
クを形成する。

【００２１】また前記サイドウォールの内側にマスク材
をエッチバックを利用して埋設させる。

【００２２】また第１の絶縁膜形成工程と、開口形成工
程と、サイドウォール形成工程と、マスク材埋設工程
と、マスク形成工程とを有する半導体装置の製造方法で
あって、第１の絶縁膜形成工程は、被加工膜である導電
膜上に第１の絶縁膜を形成する処理であり、開口形成工
程は、第１の絶縁膜に、前記導電膜の表面が露出するよ
うに開口部を形成する処理であり、サイドウォール形成
工程は、第１の絶縁膜上にエッチングレートの異なる第
２の絶縁膜を形成し、該第２の絶縁膜をエッチバックし
て開口部の側壁にサイドウォールを形成する処理であ
り、マスク材埋設工程は、導電膜全面に塗布したマスク
材をエッチバックすることにより、サイドウォールの内
側にマスク材を埋設する処理であり、マスク形成工程
は、ウェットエッチにより絶縁膜及びサイドウォールを
除去し、サイドウォールの内側に埋設されたマスク材の
みをマスクとして導電膜上に残留する処理である。

【００２３】また被加工膜としての導電膜上に微細パタ
ーンのマスクを形成する半導体装置の製造方法であっ
て、導電膜上の絶縁膜に開口部を形成し、かつ開口部の
側壁にサイドウォールを形成し、さらにサイドウォール
の内側にマスク材を埋設し、マスク材及びサイドウォー
ル，絶縁膜を研磨した後、サイドウォール，絶縁膜を除
去して、導電膜上にマスクを形成する。

【００２４】また第１の絶縁膜形成工程と、開口形成工
程と、サイドウォール形成工程と、研磨工程と、マスク
形成工程とを有する半導体装置の製造方法であって、第
１の絶縁膜形成工程は、被加工膜である導電膜上に第１
の絶縁膜を形成する処理であり開口形成工程は、第１の
絶縁膜に前記導電膜表面が露出するように開口部を形成
する処理であり、サイドウォール形成工程は、第１の絶
縁膜上にエッチングレートの異なる第２の絶縁膜を形成
し、該第２の絶縁膜をエッチバックして開口部の側壁に
サイドウォールを形成する処理であり、マスク材埋設工
程は、導電膜全面にマスク材を形成し、マスク材，サイ
ドウォール，第２の絶縁膜を研磨し、サイドウォールの
内側にのみマスク材を埋設する処理であり、マスク形成
工程は、ウェットエッチにより第１と第２の絶縁膜を除
去し、サイドウォール内側のマスク材をマスクとして導
電膜上に残留する処理である。

【００２５】

【作用】被加工膜の上にＣＶＤ酸化膜を堆積した後、前
記酸化膜に配線形成領域のみエッチングして開口部を形
成し、さらに被加工膜全面にＣＶＤ酸化膜を堆積した後
にエッチバックして、その開口部の内側側壁にサイドウ
ォールを形成する。次にフォトレジストを塗布した後に
エッチバックして、前記側壁の内側にゲート電極用のフ
ォトレジストを埋設する。

【００２６】したがって、本発明によれば、ゲート電極
のゲート長は、前記サイドウォールの間隔によって決定
されることになり、フォトレジスト技術による制約を受
けることなく、微細な配線が可能となる。また、電源線
のような太い配線も同時に形成することができる。

【００２７】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。

【００２８】（実施形態１）図１は、本発明の実施形態
１に係る半導体装置の製造方法を工程順に示す断面図で
ある。

【００２９】まず、図１（ａ）に示すようにシリコン基
板１の表面を素子分離法を用いてフィールド酸化膜３に
より拡散層領域とフィールド領域に分離し、その後、酸
化処理を行って５０〜２００Åのゲート酸化膜２を形成
する。

【００３０】次にポリサイド構造を形成するため、ポリ
シリコン膜４ａをゲート酸化膜２及びフィールド酸化膜
３上に渡って１０００〜２０００Å堆積し、導電性を持
たせるためリンを拡散した後に、タングステンシリサイ
ド膜４ｂをポリシリコン膜４ａ上に１０００〜２０００
Å堆積することにより、タングステンシリサイド構造を
作る。次に第１の絶縁膜５をタングステンシリサイド膜
４ｂ上に８０００〜２００００Å形成する。第１の絶縁
膜５の表面をリフローなどにより平坦化した後、第１の
絶縁膜５に、導電膜としてのタングステンシリサイド膜
４ｂの表面が露出するようにフォトレジストにより開口
部５ａを形成する。

【００３１】次に図１（ｂ）に示すように、第１絶縁膜
５上にエッチングレートの異なる第２の絶縁膜６を所望
の配線幅に応じて１０００〜３０００Å形成し、それを
終点検出装置を用いてエッチバックして第１の絶縁膜５
の開口部５ａの側壁にサイドウォール６を形成する。

【００３２】次に図１（ｃ）に示すように、フォトレジ
スト７を１００００〜４００００Å塗布して更に終点検
出装置を用いてエッチバックすることにより、上記サイ
ドウォール６の内側にのみフォトレジスト７を埋設す
る。

【００３３】次に図１（ｄ）に示すように、ウェットエ
ッチにより第１と第２の絶縁膜５，６を除去して、タン
グステンシリサイド膜４ｂ上にフォトレジスト７を残
し、解像限界以下の微細パターンを形成する。

【００３４】最後に図１（ｅ）に示すように、フォトレ
ジスト７をマスクとして、タングステンシリサイド膜４
ｂ及びポリシリコン膜４ａの不要部分を反応性イオンエ
ッチングにより除去し、所望のパターンのタングステン
シリサイド膜４ｂ及びポリシリコン膜４ａからなるゲー
ト電極を得る。

【００３５】（実施例１）以下、本発明の実施例１を図
面を用いて説明する。

【００３６】図１に示す実施例１は、ＭＯＳ型トランジ
スタに０．２μｍ幅の単層ゲート電極を形成する場合を
示すものである。

【００３７】まず、図１（ａ）に示すように、シリコン
基板１の表面を通常のＬＯＣＯＳ分離法を用いてフィー
ルド酸化膜３により拡散層領域とフィールド領域に分離
し、その後、９００℃の酸化処理を行って１００Åのゲ
ート酸化膜２を形成する。次にポリサイド構造を形成す
るため、ポリシリコン膜４ａをゲート酸化膜２及びフィ
ールド酸化膜３上に渡って例えばＣＶＤ法により１５０
０Å堆積し、導電性を持たせるためリンを拡散した後に
タングステンシリサイド膜４ｂをポリシリコン膜４ａ上
に例えばＰＶＤ法により１５００Å堆積する。次にタン
グステンシリサイド膜４ｂ上に例えばＣＶＤ法によりＢ
ＰＳＧ膜５を１５０００Å形成する。ＢＰＳＧ膜５を８
００℃で１分間熱処理を行い、リフローして平坦化した
後、ＢＰＳＧ膜５に、タングステンシリサイド膜４ｂの
表面が露出するようにフォトレジストにより０．５μｍ
幅の開口部５ａを形成する。

【００３８】次に図１（ｂ）に示すように、ＢＰＳＧ膜
５上にエッチングレートの異なるＮＳＧ膜６を１５００
Å形成し、それを終点検出装置を用いてエッチバックし
てＢＰＳＧ膜５の開口部５ａ側壁にＮＳＧ膜６のサイド
ウォールを形成する。

【００３９】次に図１（ｃ）に示すようにフォトレジス
ト７を３００００Å塗布して更に終点検出装置を用いて
エッチバックすることにより、サイドウォール６の内側
にフォトレジスト７を埋設する。

【００４０】次に図１（ｄ）に示すようにバッファード
フッ酸を用いたウェットエッチによりＢＰＳＧ膜５とＮ
ＳＧ膜６を除去し、タングステンシリサイド膜４ｂ上に
０．２μｍ幅のフォトレジスト７を残し、パターンを形
成する。

【００４１】最後に図１（ｅ）に示すように、フォトレ
ジスト７をマスクとして、反応性イオンエッチングにて
終点検出装置を用い、タングステンシリサイド膜４ｂ及
びポリシリコン膜４ａの不要部分を除去し、所望のパタ
ーンのタングステンシリサイド膜４ｂ及びポリシリコン
膜４ａからなるゲート電極を得る。

【００４２】（実施形態２）次に本発明の実施形態２に
係る半導体装置の製造方法について図面を参照して詳細
に説明する。

【００４３】または図２（ａ）に示すように、シリコン
基板１の表面を素子分離法により分離し、フィールド酸
化膜３ａより拡散層領域とフィールド領域に分離した
後、酸化処理を行って５０〜２００Åのゲート酸化膜２
を形成する。次にポリサイド構造を形成するため、ポリ
シリコン膜４ａをゲート酸化膜２及びフィールド酸化膜
３に渡って１０００〜２０００Å堆積し、導電性を持た
せるためリンをポリシリコン膜４ａに拡散した後、タン
グステンシリサイド膜４ｂをポリシリコン膜４ａ上に例
えばＰＶＤ法により１５００Å堆積する。次に第１の絶
縁膜５をタングステンシリサイド膜４ｂ上に２０００〜
６０００Å形成する。第１の絶縁膜５をリフローなどに
より平坦化した後、第１の絶縁膜５に、タングステンシ
リサイド膜４ｂの表面が露出するようにフォトレジスト
により開口部５ａを形成する。

【００４４】次に図２（ｂ）に示すように、第１の絶縁
膜５上にエッチングレートの異なる第２の絶縁膜６を所
望の配線幅に応じて１０００〜３０００Å形成し、それ
を終点検出装置を用いてエッチバックして第１の絶縁膜
５の開口部５ａの側壁にサイドウォール６を形成する。
さらに基板全面にタングステンシリサイド膜４ｂを１０
００〜２０００Å堆積する。

【００４５】ここで図２（ｄ）のように、ＣＭＰを用い
て第１の絶縁膜５が露出するまでタングステンシリサイ
ド膜４ｂの表面を研磨する。

【００４６】次に図２（ｅ）に示すようにウェットエッ
チにより第１と第２の絶縁膜５，６を除去することによ
り、ポリシリコン膜４ａ上にパターニングされたタング
ステンシリサイド膜４ｂを残し、解像限界以下の微細パ
ターンを形成する。

【００４７】最後に図２（ｆ）に示すように、タングス
テンシリサイド膜４ｂをマスクとしてポリシリコン膜４
ａの不要部分を反応性イオンエッチングにより除去し、
所望のパターンのタングステンシリサイド膜４ｂ及びポ
リシリコン膜４ａからなるゲート電極を得る。

【００４８】（実施例２）本発明の実施例２を図面を用
いて説明する。

【００４９】図２に示す実施例２は、ＭＯＳ型トランジ
スタに０．２μｍ幅の２層ゲート電極を形成する場合を
示すものである。

【００５０】まず、図２（ａ）に示すように、シリコン
基板１の表面を通常のＬＯＣＯＳ分離法により分離し、
フィールド酸化膜３により拡散層領域とフィールド領域
に分離した後、９００℃の酸化処理を行って１００Åの
ゲート酸化膜２を形成する。次に導電膜であるポリシリ
コン膜４ａを１５００Å堆積し、さらに第１の絶縁膜で
あるＢＰＳＧ膜５をポリシリコン膜４ａ上に３０００Å
形成する。ＢＰＳＧ膜５を８００℃で１分間熱処理を行
いリフローして平坦化した後、ＢＰＳＧ膜５に、ポリシ
リコン膜４ａの表面が露出するようにフォトレジストに
より０．５μｍ幅の開口部５ａを形成する。

【００５１】次に図２（ｂ）に示すように、ＢＰＳＧ膜
５上にエッチングレートの異なる第２の絶縁膜であるＮ
ＳＧ膜６を１５００Å堆積し、それを終点検出装置を用
いてエッチバックしてＢＰＳＧ膜５の開口部５ａの側壁
にＮＳＧ膜６のサイドウォールを形成する。

【００５２】次に図２（ｃ）に示すように、高融点金属
であるタングステンシリサイド膜４ｂを１５００ÅをＰ
ＶＤ法により堆積しておく。タングステンシリサイド膜
４ｂの表面をＣＭＰ法により第１の絶縁膜であるＢＰＳ
Ｇ膜５が露出するまで研磨することにより、サイドウォ
ール６の内側にのみタングステンシリサイド膜４ｂを埋
設する。

【００５３】次に図２（ｅ）に示すように、バッファー
ドフッ酸を用いたウェットエッチによりＢＰＳＧ膜５と
ＮＳＧ膜６を除去し、ポリシリコン膜４ａ上に０．２μ
ｍ幅に加工されたタングステンシリサイド膜４ｂを残
し、パターンを形成する。

【００５４】最後に図２（ｆ）に示すように、タングス
テンシリサイド膜４ｂをマスクとして、反応性イオンエ
ッチングにて終点検出装置を用いてポリシリコン膜４ａ
の不要部分を除去し、所望のパターンのタングステンシ
リサイド膜４ｂからなるゲート電極を得る。

【００５５】

【発明の効果】以上説明したように本発明によれば、フ
ォトレジストの解像限界以下のパターンにゲート電極を
加工できる。その理由は、シリコン基板上の第１の絶縁
膜に形成された開口部の側壁にサイドウォールを形成
し、その内側にエッチバックを利用してレジストを埋設
することによりフォトリソグラフィ技術の精度以上に微
細なパターニングを行えるためである。

【００５６】さらに微細な配線と太い配線を同時に加工
できる。その理由は、シリコン基板上の第１の絶縁膜に
形成された開口部の側壁にサイドウォールを形成し、そ
の内側に上層の導電膜をエッチバックを利用して埋設す
ることにより、下層の導電膜をセルフアラインで形成で
きるためである。

【図面の簡単な説明】

【図１】本発明の実施形態１に係る半導体装置の製造方
法を工程順に示す断面図である。

【図２】本発明の実施形態２に係る半導体装置の製造方
法を工程順に示す断面図である。

【図３】従来の半導体装置の製造方法を示す工程図であ
る。

【図４】従来の半導体装置の製造方法を示す工程図であ
る。

【図５】従来の半導体装置の製造方法を示す工程図であ
る。

【図６】従来の半導体装置の製造方法を示す工程図であ
る。

【符号の説明】

１ シリコン基板 ２ ゲート酸化膜 ３ フィールド酸化膜 ４ａ ポリシリコン膜 ４ｂ タングステンシリサイド膜 ５ ＣＶＤ酸化膜 ６ ＣＶＤ酸化膜 ７ フォトレジスト

Claims (5)

【特許請求の範囲】
1. 【請求項１】 被加工膜としての導電膜上に微細パター
   ンのマスクを形成する半導体装置の製造方法であって、 導電膜上の絶縁膜に開口部を形成し、かつ開口部の側壁
   にサイドウォールを形成し、 さらにサイドウォールの内側にマスク材を埋設し、導電
   膜上に、サイドウォールより寸法が規制されるマスクを
   形成することを特徴とする半導体装置の製造方法。
2. 【請求項２】 前記サイドウォールの内側にマスク材を
   エッチバックを利用して埋設させることを特徴とする請
   求項１に記載の半導体装置の製造方法。
3. 【請求項３】 第１の絶縁膜形成工程と、開口形成工程
   と、サイドウォール形成工程と、マスク材埋設工程と、
   マスク形成工程とを有する半導体装置の製造方法であっ
   て、 第１の絶縁膜形成工程は、被加工膜である導電膜上に第
   １の絶縁膜を形成する処理であり、 開口形成工程は、第１の絶縁膜に、前記導電膜の表面が
   露出するように開口部を形成する処理であり、 サイドウォール形成工程は、第１の絶縁膜上にエッチン
   グレートの異なる第２の絶縁膜を形成し、該第２の絶縁
   膜をエッチバックして開口部の側壁にサイドウォールを
   形成する処理であり、 マスク材埋設工程は、導電膜全面に塗布したマスク材を
   エッチバックすることにより、サイドウォールの内側に
   マスク材を埋設する処理であり、 マスク形成工程は、ウェットエッチにより絶縁膜及びサ
   イドウォールを除去し、サイドウォールの内側に埋設さ
   れたマスク材のみをマスクとして導電膜上に残留する処
   理であることを特徴とする請求項１に記載の半導体装置
   の製造方法。
4. 【請求項４】 被加工膜としての導電膜上に微細パター
   ンのマスクを形成する半導体装置の製造方法であって、 導電膜上の絶縁膜に開口部を形成し、かつ開口部の側壁
   にサイドウォールを形成し、 さらにサイドウォールの内側にマスク材を埋設し、マス
   ク材及びサイドウォール，絶縁膜を研磨した後、サイド
   ウォール，絶縁膜を除去して、導電膜上にマスクを形成
   することを特徴とする半導体装置の製造方法。
5. 【請求項５】 第１の絶縁膜形成工程と、開口形成工程
   と、サイドウォール形成工程と、研磨工程と、マスク形
   成工程とを有する半導体装置の製造方法であって、 第１の絶縁膜形成工程は、被加工膜である導電膜上に第
   １の絶縁膜を形成する処理であり開口形成工程は、第１
   の絶縁膜に前記導電膜表面が露出するように開口部を形
   成する処理であり、 サイドウォール形成工程は、第１の絶縁膜上にエッチン
   グレートの異なる第２の絶縁膜を形成し、該第２の絶縁
   膜をエッチバックして開口部の側壁にサイドウォールを
   形成する処理であり、 マスク材埋設工程は、導電膜全面にマスク材を形成し、
   マスク材，サイドウォール，第２の絶縁膜を研磨し、サ
   イドウォールの内側にのみマスク材を埋設する処理であ
   り、 マスク形成工程は、ウェットエッチにより第１と第２の
   絶縁膜を除去し、サイドウォール内側のマスク材をマス
   クとして導電膜上に残留する処理であることを特徴とす
   る請求項４に記載の半導体装置の製造方法。