JPH09129842A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 セルフアラインに直接コンタクト部を形成す
る際に、ストッパー膜を用いた複雑な構造となり、スト
ッパー膜除去が難しいという問題点があった。 【解決手段】 シリコン基板１上にゲート電極部５ａを
形成し、ゲート電極部５ａ間のソース・ドレイン領域６
上にＢＰＳＧ１７を埋め込み、パターニングされた薄い
シリコン膜１８およびゲート電極部５ａのシリコン酸化
膜４，７をマスクとして、ＨＦベーパーをエッチャント
としてＢＰＳＧ１７をエッチングし、ビット線コンタク
トホール１１を形成する。 【効果】 ストッパー膜を設けることなくビット線およ
びストレージノードの直接コンタクト部をセルフアライ
ンにかつ大面積で得られる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体装置の製造
方法に関し、特にスタックトキャパシタを有するダイナ
ミック型メモリセルの製造方法のうちのセルフアライン
直接コンタクトの形成方法に関するものである。

【０００２】

【従来の技術】ダイナミック型メモリセル（以下ＤＲＡ
Ｍと称す）の高集積化が進む中、素子構造の３次元化が
必須となっている。メモリセルの構造は大別して、シリ
コン基板上方にストレージノードを形成する、いわゆる
スタックトキャパシタを用いる方式と、シリコン基板に
溝を掘ってその内部にストレージノードを形成する、い
わゆるトレンチ・キャパシタを用いる方式とに分けられ
る。

【０００３】図９〜図１１は従来のスタックトキャパシ
タを有するＤＲＡＭの製造方法を示す工程断面図であ
る。図に従って順次説明を行う。まず、図９（ａ）に示
すように、シリコン基板１にＬＯＣＯＳ分離膜２を形成
した後、ゲート酸化膜３を形成する。多結晶シリコン膜
またはポリサイド膜５上にシリコン酸化膜４を堆積した
後、写真製版およびエッチングによりシリコン酸化膜４
をパターニングし、シリコン酸化膜４をマスクとして多
結晶シリコン膜またはポリサイド膜５をエッチングする
ことによりゲート電極５を形成する。ゲート電極５をマ
スクとしてイオン注入し、ソース・ドレイン領域６を形
成する。

【０００４】次に、図９（ｂ）に示すように、全面にシ
リコン酸化膜７を堆積する。次に、図９（ｃ）に示すよ
うに、異方性エッチングを行うことによりサイドウォー
ル７ａを形成する。このサイドウォール７ａはソース・
ドレイン領域６へのＬＤＤ構造の形成（図示なし）、ゲ
ート電極５と後に形成するビットラインまたはストレー
ジノードとのショート防止のためである。ここで、ゲー
ト電極５は上方および側壁をシリコン酸化膜４，７ａで
覆われた構造（以後、ゲート電極部５ａと称す）とな
る。

【０００５】次に、図１０（ａ）に示すように、全面に
エッチングストッパー膜８として窒化膜あるいは多結晶
シリコン膜などを形成した後、全面にシリコン酸化膜９
を形成する。次に、図１０（ｂ）に示すように、ビット
線形成のためのビット線コンタクト用レジストパターン
１０を形成する。

【０００６】次に、図１０（ｃ）に示すように、レジス
トパターン１０をマスクとしてシリコン酸化膜９をエッ
チングする。次に、図１０（ｄ）に示すように、レジス
トパターン１０およびストッパー膜８を除去して、ビッ
ト線コンタクトホール１１を形成する。このとき、シリ
コン酸化膜９のエッチングはストッパー膜８で停止し、
ゲート電極部５ａがオーバーエッチングされることがな
いので微細なコンタクトホールがセルフアラインで形成
される。

【０００７】次に、図１１（ａ）に示すように、全面に
多結晶シリコン膜を形成し、写真製版およびエッチング
によりビット線コンタクトホール１１部にビット線１２
を形成する。次に、図１１（ｂ）に示すように、全面に
シリコン酸化膜１３を形成した後、ストレージノード形
成のためのストレージノードコンタクト形成用レジスト
パターン１４を形成する。

【０００８】次に、図１１（ｃ）に示すように、レジス
トパターン１４をマスクとしてシリコン酸化膜９，１３
をエッチングする。その後、レジストパターン１４およ
びストッパー膜８を除去して、ストレージノードコンタ
クトホール１５を形成する。このとき、先に形成したビ
ット線コンタクトホール１１の場合と同様に、シリコン
酸化膜９、１３のエッチングはゲート電極部５ａがオー
バーエッチングされることなくストッパー膜８で停止
し、微細なコンタクトホールがセルフアラインで形成さ
れる。次に、図１１（ｄ）に示すように、全面に多結晶
シリコン膜を形成し、写真製版およびエッチングにより
ストレージノードコンタクトホール１５部にストレージ
ノード１６を形成する。その後、通常の工程を経てＤＲ
ＡＭを完成する。

【０００９】

【発明が解決しようとする課題】従来のスタックトキャ
パシタを有するＤＲＡＭの製造方法は以上のようであ
り、図１０（ｃ）（ｄ）および図１１（ｂ）（ｃ）に示
すように、セルフアライン直接コンタクトの形成方法と
して、レジストパターン１０，１４をマスクとしてシリ
コン酸化膜９，１３をエッチングしてホールを開口した
後、ストッパー膜８を選択的に除去してコンタクトホー
ル１１，１５を形成していた。ところが、ストッパー膜
８を形成することでコンタクトホール開口の際のレジス
トパターン１０，１４形成におけるアライメントマージ
ンは向上するもののストッパー膜８除去の際のエッチン
グ条件の設定が困難であるという問題点があった。ま
た、後工程のコンタクトホール形成においては、ストッ
パー膜８を挟んだシリコン酸化膜をエッチングしなけれ
ばならず、エッチング工程が非常に複雑なものとなると
いう問題点もあった。

【００１０】この発明は上記のような問題点を解消する
ために成されたもので、ストッパー膜を用いた複雑な構
造を有することなくセルフアラインに直接コンタクト部
を形成することのできるスタックトキャパシタを有する
ＤＲＡＭの製造方法を提供することを目的としている。

【００１１】

【課題を解決するための手段】この発明の請求項１に係
る半導体基板上にキャパシタとＭＯＳトランジスタとを
有する半導体装置の製造方法は、半導体基板上にゲート
電極を形成する工程と、上記ゲート電極の上部および側
壁に第１の絶縁膜を形成してゲート電極部を形成する工
程と、上記ゲート電極部間の上記半導体基板表面にソー
ス・ドレイン領域を形成する工程と、上記ゲート電極部
間の上記半導体基板上に上記第１の絶縁膜よりエッチン
グレートの大きい第２の絶縁膜を埋め込む工程と、上記
第２の絶縁膜上を含む全面に上記第１の絶縁膜と同材料
からなる第３の絶縁膜を形成する工程と、上記第３の絶
縁膜をパターニングし、上記第１の絶縁膜および第３の
絶縁膜をマスクとして上記第２の絶縁膜をエッチングす
ることにより上記ソース・ドレイン領域とビット線また
はストレージノードとを導通させるためのコンタクトホ
ールを形成する工程と、を備えるようにしたものであ
る。

【００１２】この発明の請求項２に係る半導体基板上に
キャパシタとＭＯＳトランジスタとを有する半導体装置
の製造方法は、半導体基板上にゲート電極を形成する工
程と、上記ゲート電極の上部および側壁に第１の絶縁膜
を形成してゲート電極部を形成する工程と、上記ゲート
電極部間の上記半導体基板表面にソース・ドレイン領域
を形成する工程と、上記ゲート電極部間の上記半導体基
板上に上記第１の絶縁膜よりエッチングレートの大きい
第２の絶縁膜を埋め込む工程と、上記第２の絶縁膜上を
含む全面に上記第１の絶縁膜と同材料からなる第３の絶
縁膜を形成する工程と、上記第３の絶縁膜をパターニン
グし、上記第１の絶縁膜および第３の絶縁膜をマスクと
して上記第２の絶縁膜をエッチングすることによりビッ
ト線コンタクトホールを形成する工程と、上記ビット線
コンタクトホール内にビット線を形成する工程と、上記
ビット線の上方および側壁に上記第１の絶縁膜と同材料
の第４の絶縁膜を形成する工程と、上記ビット線の上方
を含む全面に上記第１の絶縁膜と同材料の第５の絶縁膜
を形成する工程と、上記第５の絶縁膜をパターニング
し、上記第１の絶縁膜と第４の絶縁膜と第５の絶縁膜と
をマスクとして上記第２の絶縁膜をエッチングすること
によりストレージノードコンタクトホールを形成する工
程と、上記ストレージノードコンタクトホール内にスト
レージノードを形成する工程と、を備えるようにしたも
のである。

【００１３】この発明の請求項３に係る半導体基板上に
キャパシタとＭＯＳトランジスタとを有する半導体装置
の製造方法は、請求項１または２において、第１の絶縁
膜がシリコン酸化膜であり、第２の絶縁膜がＢＰＳＧで
あり、第２の絶縁膜をエッチングする際のエッチャント
がＨＦベーパーであるようにしたものである。

【００１４】この発明の請求項４に係る半導体基板上に
キャパシタとＭＯＳトランジスタとを有する半導体装置
の製造方法は、半導体基板上にゲート電極を形成する工
程と、上記ゲート電極の上部および側壁に第１の絶縁膜
を形成してゲート電極部を形成する工程と、上記ゲート
電極部間の上記半導体基板表面にソース・ドレイン領域
を形成する工程と、上記ゲート電極部間の上記半導体基
板上に導電膜を埋め込む工程と、上記導電膜上を含む全
面に上記第１の絶縁膜と同材料からなる第２の絶縁膜を
形成する工程と、上記第２の絶縁膜をパターニングして
上記導電膜を露出させ、上記ソース・ドレイン領域とビ
ット線またはストレージノードとを導通させるためのコ
ンタクトホールを形成する工程と、を備えるようにした
ものである。

【００１５】この発明の請求項５に係る半導体基板上に
キャパシタとＭＯＳトランジスタとを有する半導体装置
の製造方法は、半導体基板上にゲート電極を形成する工
程と、上記ゲート電極の上部および側壁に第１の絶縁膜
を形成してゲート電極部を形成する工程と、上記ゲート
電極部間の上記半導体基板表面にソース・ドレイン領域
を形成する工程と、上記ゲート電極部間の上記半導体基
板上に導電膜を埋め込む工程と、上記導電膜上を含む全
面に上記第１の絶縁膜と同材料からなる第２の絶縁膜を
形成する工程と、上記第２の絶縁膜をパターニングして
上記導電膜を露出させることによりビット線コンタクト
ホールを形成する工程と、上記ビット線コンタクトホー
ル内にビット線を形成する工程と、上記ビット線の上方
および側壁に上記第１の絶縁膜と同材料の第３の絶縁膜
を形成するとともに上記導電膜を露出させ、ストレージ
ノードコンタクトホールを形成する工程と、上記ストレ
ージノードコンタクトホール内にストレージノードを形
成する工程と、を備えるようにしたものである。

【００１６】この発明の請求項６に係る半導体基板上に
キャパシタとＭＯＳトランジスタとを有する半導体装置
の製造方法は、請求項４または５において、導電膜がエ
ピタキシャル成長法によって形成されるようにしたもの
である。

【００１７】この発明の請求項７に係る半導体基板上に
キャパシタとＭＯＳトランジスタとを有する半導体装置
の製造方法は、請求項４または５において、導電膜がＣ
ＶＤ法により形成されるようにしたものである。

【００１８】

【発明の実施の形態】

実施の形態１．図１，図２，図３はこの発明のスタック
トキャパシタを有するＤＲＡＭの製造方法を示す工程断
面図である。図にしたがって順次説明を行う。

【００１９】まず、図１（ａ）に示すように、シリコン
基板１にＬＯＣＯＳ分離膜２を形成した後、ゲート酸化
膜３を形成する。多結晶シリコン膜またはポリサイド膜
５上にシリコン酸化膜４を堆積した後、写真製版および
エッチングによりシリコン酸化膜４をパターニングし、
シリコン酸化膜４をマスクとして多結晶シリコン膜また
はポリサイド膜５をエッチングすることによりゲート電
極５を形成する。ゲート電極５をマスクとしてイオン注
入してソース・ドレイン領域６を形成する。

【００２０】次に、図１（ｂ）に示すように、全面にシ
リコン酸化膜７を堆積する。次に、図１（ｃ）に示すよ
うに、異方性エッチングを行うことによりサイドウォー
ル７ａを形成する。このサイドウォール７ａはソース・
ドレイン領域６へのＬＤＤ構造の形成（図示なし）、ゲ
ート電極５と後に形成するビットラインまたはストレー
ジノードとのショート防止のためである。次に、図１
（ｄ）に示すように、Ｂ，Ｐをドープしたシリコン酸化
膜、例えばＢＰＳＧ１７をゲート電極部５ａの段差を覆
うように充分厚く形成する。

【００２１】次に、図１（ｅ）に示すように、ＢＰＳＧ
１７に全面エッチングを施す。ゲート電極５上のシリコ
ン酸化膜４が露出した時点でエッチングを終了させるこ
とによって、ゲート電極部５ａ間のシリコン基板１上に
ＢＰＳＧ１７を埋め込む。続いて、図２（ａ）に示すよ
うに、全面に薄いシリコン酸化膜１８を堆積した後、ビ
ット線コンタクト用レジストパターン１０を形成する。
このとき、シリコン基板１上の段差は低減しているので
高精度の写真製版が行える。

【００２２】次に、図２（ｂ）に示すように、ビット線
コンタクト用レジストパターン１０を用いてシリコン酸
化膜１８をエッチングしてＢＰＳＧ１７を露出させる。
このときのシリコン酸化膜１８の開口は十分な面積を取
ることができるので、アライメントマージンを向上させ
ることができる。

【００２３】次に、図２（ｃ）に示すように、シリコン
酸化膜４，７，１８に対して充分な選択性を持つエッチ
ングとして、ＢＰＳＧ１７をＨＦベーパーにより選択的
に除去してシリコン基板１を露出させてビット線コンタ
クトホール１１を形成する。つまり、シリコン酸化膜を
マスクとしてビット線コンタクトホール１１部のＢＰＳ
Ｇ１７を選択除去することになり、ストッパー膜８を用
いることなくセルフアラインで微細なビット線コンタク
トホール１１を形成することができる。また、ＨＦベー
パーはＨＦ溶液に比べてシリコン酸化膜に対するエッチ
ング選択比が高いばかりでなく汚染やパーティクルなど
に対して管理を容易におこなえる。

【００２４】次に、図２（ｄ）に示すように、全面に多
結晶シリコン膜およびシリコン酸化膜を順次形成し、写
真製版技術およびエッチングによってパターニングされ
たシリコン酸化膜１９をマスクとして多結晶シリコン膜
をエッチングしてビット線１２を形成する。次に、図２
（ｅ）に示すように、シリコン酸化膜を全面に堆積させ
た後、異方性エッチングを行なってビット線１２の側壁
にサイドウォール２０を形成する。このサイドウォール
２０によりビット線１２と後工程で形成されるストレー
ジノードとのショートが防止できる。しかし、このとき
ＢＰＳＧ１７上のシリコン酸化膜１８もエッチングされ
てしまいＢＰＳＧ１７が露出してしまう。

【００２５】続いて、図３（ａ）に示すように、ビット
線１２の形成工程と同様にして全面に薄いシリコン酸化
膜２１を堆積した後、ストレージノードコンタクト用レ
ジストパターン１４を形成する。次に、図３（ｂ）に示
すように、ストレージノードコンタクト用レジストパタ
ーン１４を用いてシリコン酸化膜２１をエッチングして
ＢＰＳＧ１７を露出させる。このときのシリコン酸化膜
２１の開口は十分な面積を取ることができるので、アラ
イメントマージンを向上させることができる。

【００２６】次に、図３（ｃ）に示すように、シリコン
酸化膜４，７，２０，２１に対して充分な選択性を持つ
エッチングとして、ＢＰＳＧ１７をＨＦベーパーにより
選択的に除去してシリコン基板１を露出させてストレー
ジノードコンタクトホール１５を形成する。つまり、シ
リコン酸化膜をマスクとしてストレージノードコンタク
トホール１５部のＢＰＳＧ１７を選択除去することにな
り、ストッパー膜８を用いることなくセルフアラインで
微細なストレージノードコンタクトホール１５を形成す
ることができる。また、ＨＦベーパーはＨＦ溶液に比べ
てシリコン酸化膜に対するエッチング選択比が高いばか
りでなく汚染やパーティクルなどに対して管理を容易に
おこなえる。

【００２７】次に、図３（ｄ）に示すように、全面に多
結晶シリコン膜を形成し、レジストパターン２２をマス
クとして多結晶シリコン膜をエッチングして，ストレー
ジノードコンタクトホール１５部にストレージノード１
６を形成する。その後、通常の工程を経てＤＲＡＭを完
成する。この様にすれば、ビット線およびストレージノ
ードの直接コンタクト部をセルフアラインにかつ大面積
で得られ、コンタクト抵抗の低減が図れるとともにビッ
ト線より上方にストレージノードが形成されるので、パ
ターンが微細化されてもストレージノードを充分な大き
さで形成することができキャパシタの容量を充分に確保
することができる。

【００２８】実施の形態２．上記実施の形態１ではゲー
ト電極部５ａ間のシリコン基板１上にＢＰＳＧ１７を埋
め込んだ場合について示したが、ＢＰＳＧ１７の代わり
にエピタキシャル成長法によりシリコン膜を形成しても
良い。図４，図５，図６は実施の形態２のスタックトキ
ャパシタを有するＤＲＡＭの製造方法を示す工程断面図
である。図にしたがって順次説明を行う。

【００２９】まず、図４（ａ）に示すように、実施の形
態１の図１（ａ）（ｂ）（ｃ）と同様にしてシリコン基
板１にＬＯＣＯＳ分離膜２を形成した後、ゲート酸化膜
３とシリコン酸化膜４，ゲート電極５，サイドウォール
７ａからなるゲート電極部５ａとソース・ドレイン領域
６とを形成する。次に、図４（ｂ）に示すように、シリ
コン基板１が露出している部分にシリコン２３をエピタ
キシャル成長させて、ゲート電極部５ａ間にシリコン２
３を埋め込む。このとき、エピタキシャル成長を促進さ
せるためにＣＦ₄／Ｏ₂，ＮＨ₃／Ｏ₂プラズマでシリコン
基板１の表面処理を行うこともある。

【００３０】次に、図５（ａ）に示すように、全面に薄
いシリコン酸化膜１８を堆積した後、ビット線コンタク
ト用レジストパターン１０を形成する。このとき、シリ
コン基板１上の段差は低減しているので高精度の写真製
版が行える。次に、図５（ｂ）に示すように、ビット線
コンタクト用レジストパターン１０を用いてシリコン酸
化膜１８をエッチングしてビット線コンタクトホール１
１を形成し、シリコン膜２３を露出させる。このときの
シリコン酸化膜１８のビット線コンタクトホール１１の
開口は十分な面積を取ることができるので、アライメン
トマージンを向上させることができる。

【００３１】次に、図５（ｃ）に示すように、全面に多
結晶シリコン膜およびシリコン酸化膜を順次形成し、写
真製版技術およびエッチングによってパターニングされ
たシリコン酸化膜１９をマスクとして多結晶シリコン膜
をエッチングしてビット線１２を形成する。次に、図５
（ｄ）に示すように、シリコン酸化膜を全面に堆積させ
た後、異方性エッチングを行なってビット線１２の側壁
にサイドウォール２０を形成する。このサイドウォール
２０によりビット線１２と後工程で形成されるストレー
ジノードとのショートが防止できる。また、このときシ
リコン膜２３上のシリコン酸化膜１８もエッチングされ
てしまうのでシリコン膜２３が露出する。つまり、セル
フアラインでストレージノードコンタクトホール１５が
形成される。

【００３２】次に、図６（ａ）に示すように、全面にス
トレージノード用多結晶シリコン膜を形成し、レジスト
パターン２２を形成する。次に、図６（ｂ）に示すよう
に、レジストパターン２２をマスクとして多結晶シリコ
ン膜をエッチングしてストレージノード１６を形成す
る。その後、通常の工程を経てＤＲＡＭを完成する。こ
の様にすれば、シリコン膜２３はビット線１２およびス
トレージノード１６のコンタクトホール１１，１５内に
埋め込まれた形となり、ビット線１２およびストレージ
ノード１６のコンタクト部がセルフアラインにかつ大面
積で得られ、コンタクト抵抗の低減が図れる。

【００３３】実施の形態３．上記実施の形態２ではゲー
ト電極部５ａ間のシリコン基板１上にエピタキシャル成
長法によりシリコン膜２３を形成した場合について示し
たが、ＣＶＤ法により堆積した多結晶シリコン膜２４を
埋め込んでも良い。図７，図８は実施の形態３のスタッ
クトキャパシタを有するＤＲＡＭの製造方法を示す工程
断面図である。図にしたがって順次説明する。

【００３４】まず、図７（ａ）に示すように、実施の形
態１の図１（ａ）（ｂ）（ｃ）と同様にしてシリコン基
板１にＬＯＣＯＳ分離膜２を形成した後、ゲート酸化膜
３とシリコン酸化膜４，ゲート電極５，サイドウォール
７ａからなるゲート電極部５ａとソース・ドレイン領域
６とを形成する。次に、図７（ｂ）に示すように、ＣＶ
Ｄ法により多結晶シリコン膜２４をゲート電極部５ａの
段差を覆うように充分厚く堆積する。

【００３５】次に、図７（ｃ）に示すように、ポリッシ
ング法等によりエッチバックを行いゲート電極部５ａ間
のシリコン基板１上に多結晶シリコン膜２４を埋め込み
平坦化する。続いて、図８（ａ）に示すように、写真製
版により後工程においてコンタクトホールを形成する領
域にレジストパターン２５を形成する。次に、図８
（ｂ）に示すように、レジストパターン２５をマスクと
して、ドライエッチングを施して分離膜２上の多結晶シ
リコン膜２４を除去する。このとき、レジストパターン
２５の重ね合わせがゲート電極部５ａ上においてずれて
形成されたとしても、シリコン酸化膜と多結晶シリコン
膜とのエッチングの選択性からセルフアラインで多結晶
シリコン膜２４のエッチングができる。

【００３６】次に、図８（ｃ）に示すように、全面にシ
リコン酸化膜２６を十分な厚さに堆積する。次に、図８
（ｄ）に示すように、平坦化を行い分離膜２上の多結晶
シリコン膜２４を除去した凹部にシリコン酸化膜２６を
埋め込む。

【００３７】その後、実施の形態２の図５（ａ）〜
（ｄ），図６（ａ）（ｂ）の工程を経て更に通常の工程
を経てＤＲＡＭを完成する。この様にすれば、多結晶シ
リコン膜２４はビット線１２およびストレージノード１
６のコンタクトホール１１，１５内に埋め込まれた形と
なり、ビット線１２およびストレージノード１６のコン
タクト部がセルフアラインにかつ大面積で得られ、コン
タクト抵抗の低減が図れる。

【００３８】上記実施の形態１，２，３ではビット線を
先に、ストレージノードを後に形成した場合について説
明したが、ビット線とストレージノードとの形成順序を
変えても良い。いずれの場合も上記実施の形態と同様の
効果を有する。

【００３９】

【発明の効果】以上のようにこの発明によれば、半導体
基板上にゲート電極を形成する工程と、上記ゲート電極
の上部および側壁に第１の絶縁膜を形成してゲート電極
部を形成する工程と、上記ゲート電極部間の上記半導体
基板表面にソース・ドレイン領域を形成する工程と、上
記ゲート電極部間の上記半導体基板上に上記第１の絶縁
膜よりエッチングレートの大きい第２の絶縁膜を埋め込
む工程と、上記第２の絶縁膜上を含む全面に上記第１の
絶縁膜と同材料からなる第３の絶縁膜を形成する工程
と、上記第３の絶縁膜をパターニングし、上記第１の絶
縁膜および第３の絶縁膜をマスクとして上記第２の絶縁
膜をエッチングすることにより上記ソース・ドレイン領
域とビット線またはストレージノードとを導通させるた
めのコンタクトホールを形成する工程と、を備えるよう
にしたので、ビット線およびストレージノードコンタク
トホール形成の際に、アライメントの精度およびマージ
ンを向上させることができ、ストッパー膜を設けること
なくビット線およびストレージノードの直接コンタクト
部をセルフアラインにかつ大面積で得られ、コンタクト
抵抗の低減が図れる半導体装置の製造方法が得られる効
果がある。

【００４０】また、半導体基板上にゲート電極を形成す
る工程と、上記ゲート電極の上部および側壁に第１の絶
縁膜を形成してゲート電極部を形成する工程と、上記ゲ
ート電極部間の上記半導体基板表面にソース・ドレイン
領域を形成する工程と、上記ゲート電極部間の上記半導
体基板上に上記第１の絶縁膜よりエッチングレートの大
きい第２の絶縁膜を埋め込む工程と、上記第２の絶縁膜
上を含む全面に上記第１の絶縁膜と同材料からなる第３
の絶縁膜を形成する工程と、上記第３の絶縁膜をパター
ニングし、上記第１の絶縁膜および第３の絶縁膜をマス
クとして上記第２の絶縁膜をエッチングすることにより
ビット線コンタクトホールを形成する工程と、上記ビッ
ト線コンタクトホール内にビット線を形成する工程と、
上記ビット線の上方および側壁に上記第１の絶縁膜と同
材料の第４の絶縁膜を形成する工程と、上記ビット線の
上方を含む全面に上記第１の絶縁膜と同材料の第５の絶
縁膜を形成する工程と、上記第５の絶縁膜をパターニン
グし、上記第１の絶縁膜と第４の絶縁膜と第５の絶縁膜
とをマスクとして上記第２の絶縁膜をエッチングするこ
とによりストレージノードコンタクトホールを形成する
工程と、上記ストレージノードコンタクトホール内にス
トレージノードを形成する工程と、を備えるようにした
ので、ビット線およびストレージノードコンタクトホー
ル形成の際に、アライメントの精度およびマージンを向
上させることができ、ストッパー膜を設けることなくビ
ット線およびストレージノードの直接コンタクト部をセ
ルフアラインにかつ大面積で得られ、コンタクト抵抗の
低減が図れるとともにビット線より上方にストレージノ
ードが形成されるので、パターンが微細化されてもスト
レージノードを充分な大きさで形成することができキャ
パシタの容量を充分に確保することができる半導体装置
の製造方法が得られる効果がある。

【００４１】また、第１の絶縁膜がシリコン酸化膜であ
り、第２の絶縁膜がＢＰＳＧであり、第２の絶縁膜をエ
ッチングする際のエッチャントがＨＦベーパーであるよ
うにしたので、汚染やパーティクルなどを容易に管理す
ることができ、ストッパー膜を設けることなくビット線
およびストレージノードのコンタクトホールをセルフア
ラインで形成することができる効果がある。

【００４２】また、半導体基板上にゲート電極を形成す
る工程と、上記ゲート電極の上部および側壁に第１の絶
縁膜を形成してゲート電極部を形成する工程と、上記ゲ
ート電極部間の上記半導体基板表面にソース・ドレイン
領域を形成する工程と、上記ゲート電極部間の上記半導
体基板上に導電膜を埋め込む工程と、上記導電膜上を含
む全面に上記第１の絶縁膜と同材料からなる第２の絶縁
膜を形成する工程と、上記第２の絶縁膜をパターニング
して上記導電膜を露出させ、上記ソース・ドレイン領域
とビット線またはストレージノードとを導通させるため
のコンタクトホールを形成する工程と、を備えるように
したので、ビット線およびストレージノードコンタクト
ホール形成の際に、アライメントの精度およびマージン
を向上させることができ、ストッパー膜を設けることな
くビット線およびストレージノードの直接コンタクト部
をセルフアラインにかつ大面積で得られ、コンタクト抵
抗の低減が図れる半導体装置の製造方法が得られる効果
がある。

【００４３】また、半導体基板上にゲート電極を形成す
る工程と、上記ゲート電極の上部および側壁に第１の絶
縁膜を形成してゲート電極部を形成する工程と、上記ゲ
ート電極部間の上記半導体基板表面にソース・ドレイン
領域を形成する工程と、上記ゲート電極部間の上記半導
体基板上に導電膜を埋め込む工程と、上記導電膜上を含
む全面に上記第１の絶縁膜と同材料からなる第２の絶縁
膜を形成する工程と、上記第２の絶縁膜をパターニング
して上記導電膜を露出させることによりビット線コンタ
クトホールを形成する工程と、上記ビット線コンタクト
ホール内にビット線を形成する工程と、上記ビット線の
上方および側壁に上記第１の絶縁膜と同材料の第３の絶
縁膜を形成するとともに上記導電膜を露出させ、ストレ
ージノードコンタクトホールを形成する工程と、上記ス
トレージノードコンタクトホール内にストレージノード
を形成する工程と、を備えるようにしたので、ビット線
およびストレージノードコンタクトホール形成の際に、
アライメントの精度およびマージンを向上させることが
でき、ストッパー膜を設けることなくビット線およびス
トレージノードの直接コンタクト部をセルフアラインに
かつ大面積で得られ、コンタクト抵抗の低減が図れると
ともにビット線より上方にストレージノードが形成され
るので、パターンが微細化されてもストレージノードを
充分な大きさで形成することができキャパシタの容量を
充分に確保することができる半導体装置の製造方法が得
られる効果がある。

【００４４】また、導電膜がエピタキシャル成長法によ
って形成されるようにしたので、ストッパー膜を設ける
ことなくコンタクトホール形成部分にのみ選択的に導電
膜を形成することができ、ビット線およびストレージノ
ードの直接コンタクト部をセルフアラインにかつ大面積
で得られ、コンタクト抵抗の低減が図れる効果がある。

【００４５】また、導電膜がＣＶＤ法により形成される
ようにしたので、ストッパー膜を設けることなくビット
線およびストレージノードの直接コンタクト部をセルフ
アラインにかつ大面積で得られ、コンタクト抵抗の低減
が図れる効果がある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１のスタックトキャパ
シタを有するＤＲＡＭの製造方法を示す工程断面図であ
る。

【図２】 この発明の実施の形態１のスタックトキャパ
シタを有するＤＲＡＭの製造方法を示す工程断面図であ
る。

【図３】 この発明の実施の形態１のスタックトキャパ
シタを有するＤＲＡＭの製造方法を示す工程断面図であ
る。

【図４】 この発明の実施の形態２のスタックトキャパ
シタを有するＤＲＡＭの製造方法を示す工程断面図であ
る。

【図５】 この発明の実施の形態２のスタックトキャパ
シタを有するＤＲＡＭの製造方法を示す工程断面図であ
る。

【図６】 この発明の実施の形態２のスタックトキャパ
シタを有するＤＲＡＭの製造方法を示す工程断面図であ
る。

【図７】 この発明の実施の形態３のスタックトキャパ
シタを有するＤＲＡＭの製造方法を示す工程断面図であ
る。

【図８】 この発明の実施の形態３のスタックトキャパ
シタを有するＤＲＡＭの製造方法を示す工程断面図であ
る。

【図９】 スタックトキャパシタを有するＤＲＡＭの従
来の製造方法を示す工程断面図である。

【図１０】 スタックトキャパシタを有するＤＲＡＭの
従来の製造方法を示す工程断面図である。

【図１１】 スタックトキャパシタを有するＤＲＡＭの
従来の製造方法を示す工程断面図である。

【符号の説明】

１ 半導体基板、４，１８，１９，２１ シリコン酸化
膜、５ ゲート電極、５ａ ゲート電極部、６ ソース
・ドレイン領域、７ａ，２０ サイドウォール、１１
ビット線コンタクトホール、１２ ビット線、１５ ス
トレージノードコンタクトホール、１６ ストレージノ
ード、１７ ＢＰＳＧ、２３ シリコン膜、２４ 多結
晶シリコン膜。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 半導体基板上にゲート電極を形成する工
   程と、上記ゲート電極の上部および側壁に第１の絶縁膜
   を形成してゲート電極部を形成する工程と、上記ゲート
   電極部間の上記半導体基板表面にソース・ドレイン領域
   を形成する工程と、上記ゲート電極部間の上記半導体基
   板上に上記第１の絶縁膜よりエッチングレートの大きい
   第２の絶縁膜を埋め込む工程と、上記第２の絶縁膜上を
   含む全面に上記第１の絶縁膜と同材料からなる第３の絶
   縁膜を形成する工程と、上記第３の絶縁膜をパターニン
   グし、上記第１の絶縁膜および第３の絶縁膜をマスクと
   して上記第２の絶縁膜をエッチングすることにより上記
   ソース・ドレイン領域とビット線またはストレージノー
   ドとを導通させるためのコンタクトホールを形成する工
   程と、を備えた上記半導体基板上にキャパシタとＭＯＳ
   トランジスタとを有する半導体装置の製造方法。
2. 【請求項２】 半導体基板上にゲート電極を形成する工
   程と、上記ゲート電極の上部および側壁に第１の絶縁膜
   を形成してゲート電極部を形成する工程と、上記ゲート
   電極部間の上記半導体基板表面にソース・ドレイン領域
   を形成する工程と、上記ゲート電極部間の上記半導体基
   板上に上記第１の絶縁膜よりエッチングレートの大きい
   第２の絶縁膜を埋め込む工程と、上記第２の絶縁膜上を
   含む全面に上記第１の絶縁膜と同材料からなる第３の絶
   縁膜を形成する工程と、上記第３の絶縁膜をパターニン
   グし、上記第１の絶縁膜および第３の絶縁膜をマスクと
   して上記第２の絶縁膜をエッチングすることによりビッ
   ト線コンタクトホールを形成する工程と、上記ビット線
   コンタクトホール内にビット線を形成する工程と、上記
   ビット線の上方および側壁に上記第１の絶縁膜と同材料
   の第４の絶縁膜を形成する工程と、上記ビット線の上方
   を含む全面に上記第１の絶縁膜と同材料の第５の絶縁膜
   を形成する工程と、上記第５の絶縁膜をパターニング
   し、上記第１の絶縁膜と第４の絶縁膜と第５の絶縁膜と
   をマスクとして上記第２の絶縁膜をエッチングすること
   によりストレージノードコンタクトホールを形成する工
   程と、上記ストレージノードコンタクトホール内にスト
   レージノードを形成する工程と、を備えた上記半導体基
   板上にキャパシタとＭＯＳトランジスタとを有する半導
   体装置の製造方法。
3. 【請求項３】 第１の絶縁膜がシリコン酸化膜であり、
   第２の絶縁膜がＢＰＳＧであり、第２の絶縁膜をエッチ
   ングする際のエッチャントがＨＦベーパーであることを
   特徴とする請求項１または２記載の半導体装置の製造方
   法。
4. 【請求項４】 半導体基板上にゲート電極を形成する工
   程と、上記ゲート電極の上部および側壁に第１の絶縁膜
   を形成してゲート電極部を形成する工程と、上記ゲート
   電極部間の上記半導体基板表面にソース・ドレイン領域
   を形成する工程と、上記ゲート電極部間の上記半導体基
   板上に導電膜を埋め込む工程と、上記導電膜上を含む全
   面に上記第１の絶縁膜と同材料からなる第２の絶縁膜を
   形成する工程と、上記第２の絶縁膜をパターニングして
   上記導電膜を露出させ、上記ソース・ドレイン領域とビ
   ット線またはストレージノードとを導通させるためのコ
   ンタクトホールを形成する工程と、を備えた上記半導体
   基板上にキャパシタとＭＯＳトランジスタとを有する半
   導体装置の製造方法。
5. 【請求項５】 半導体基板上にゲート電極を形成する工
   程と、上記ゲート電極の上部および側壁に第１の絶縁膜
   を形成してゲート電極部を形成する工程と、上記ゲート
   電極部間の上記半導体基板表面にソース・ドレイン領域
   を形成する工程と、上記ゲート電極部間の上記半導体基
   板上に導電膜を埋め込む工程と、上記導電膜上を含む全
   面に上記第１の絶縁膜と同材料からなる第２の絶縁膜を
   形成する工程と、上記第２の絶縁膜をパターニングして
   上記導電膜を露出させることによりビット線コンタクト
   ホールを形成する工程と、上記ビット線コンタクトホー
   ル内にビット線を形成する工程と、上記ビット線の上方
   および側壁に上記第１の絶縁膜と同材料の第３の絶縁膜
   を形成するとともに上記導電膜を露出させ、ストレージ
   ノードコンタクトホールを形成する工程と、上記ストレ
   ージノードコンタクトホール内にストレージノードを形
   成する工程と、を備えた上記半導体基板上にキャパシタ
   とＭＯＳトランジスタとを有する半導体装置の製造方
   法。
6. 【請求項６】 導電膜がエピタキシャル成長法によって
   形成されることを特徴とする請求項４または５記載の半
   導体装置の製造方法。
7. 【請求項７】 導電膜がＣＶＤ法により形成される事を
   特徴とする請求項４または５記載の半導体装置の製造方
   法。