JPH04179289A - 磁気抵抗素子 - Google Patents
磁気抵抗素子Info
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- JPH04179289A JPH04179289A JP2306207A JP30620790A JPH04179289A JP H04179289 A JPH04179289 A JP H04179289A JP 2306207 A JP2306207 A JP 2306207A JP 30620790 A JP30620790 A JP 30620790A JP H04179289 A JPH04179289 A JP H04179289A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は温度特性に優れた１ｎＡｓの薄膜を存する磁
気抵抗素子に関する。
気抵抗素子に関する。
従来の半導体を用いた磁気抵抗素子は［ｎＳｂの単結晶
または薄膜を用い、それに金属のショートバー電極を形
成し、磁気抵抗素子としていた。
または薄膜を用い、それに金属のショートバー電極を形
成し、磁気抵抗素子としていた。
このような従来技術では、ＩｎＳｂの本質的な性質であ
る抵抗値の負の温度依存性のために、温度の」１昇とと
もに素子抵抗値か急激に下降する。この結果、高い電圧
を加えたり、高温で使用すると素子の温度上昇に伴い電
流か増大する。このため、磁気抵抗素子の温度か」二か
り過電流か流れて素子か破壊されるという本質的な欠点
かあった。したかって、従来の素子は高温での使用には
限界かあり、実用的には６０°Ｃ程度か上限であった。
る抵抗値の負の温度依存性のために、温度の」１昇とと
もに素子抵抗値か急激に下降する。この結果、高い電圧
を加えたり、高温で使用すると素子の温度上昇に伴い電
流か増大する。このため、磁気抵抗素子の温度か」二か
り過電流か流れて素子か破壊されるという本質的な欠点
かあった。したかって、従来の素子は高温での使用には
限界かあり、実用的には６０°Ｃ程度か上限であった。
本発明者はこのような半導体の磁気抵抗素子の問題を解
決すへく新たな高電子移動度材料を検Ｊ・ｊした。この
結果、ＧａＡｓの単結晶基板」二に成長させた厚さ１．
０μｍ以下のＩｎＡＳ薄膜の一部に、ドナー原子として
例えばＳｉをドープすることにより高電子移動度部と低
電子移動度部の二層の電子移動度部をもつ［ｎＡＳ薄膜
か製作されることを見いたし、さらに、該薄膜の高電子
移動度部のみを動作層とすることにより、ＩｎＡｓ薄膜
の抵抗値の温度変化をなくすことができることを見いた
した。
決すへく新たな高電子移動度材料を検Ｊ・ｊした。この
結果、ＧａＡｓの単結晶基板」二に成長させた厚さ１．
０μｍ以下のＩｎＡＳ薄膜の一部に、ドナー原子として
例えばＳｉをドープすることにより高電子移動度部と低
電子移動度部の二層の電子移動度部をもつ［ｎＡＳ薄膜
か製作されることを見いたし、さらに、該薄膜の高電子
移動度部のみを動作層とすることにより、ＩｎＡｓ薄膜
の抵抗値の温度変化をなくすことができることを見いた
した。
第２図にこのような二層の電子移動度部をもつ［ｎＡＳ
薄膜の厚さ方向の電子移動度の分布を示した。
薄膜の厚さ方向の電子移動度の分布を示した。
この発明でいう高電子移動度部は、基板との界面から０
．１μｍ以上離れた高電子移動度部を示している。
．１μｍ以上離れた高電子移動度部を示している。
また、この薄膜の高電子移動部へショートバー電極を形
成することにより大きな形状磁気抵抗効果を引き出すこ
とを実現し、温度特性に優れ、高感度の磁気抵抗素子で
あるこの発明に至った。すなわち、単結晶層上に形成さ
れた高電子移動部と低電子移動度部の二層からなるＩｎ
Ａｓ薄膜と、該薄膜の高電子移動度部に電気的に接触し
て形成された高導電材料からなる複数のショートバー状
の電極とからなる感磁部と、外部接続のための複数の電
極を有することを特徴とする磁気抵抗素子である。
成することにより大きな形状磁気抵抗効果を引き出すこ
とを実現し、温度特性に優れ、高感度の磁気抵抗素子で
あるこの発明に至った。すなわち、単結晶層上に形成さ
れた高電子移動部と低電子移動度部の二層からなるＩｎ
Ａｓ薄膜と、該薄膜の高電子移動度部に電気的に接触し
て形成された高導電材料からなる複数のショートバー状
の電極とからなる感磁部と、外部接続のための複数の電
極を有することを特徴とする磁気抵抗素子である。
第１図はこの発明の磁気抵抗素子の基本型の一例を示し
たものであり、第１図（ａ）は平面図、第１図（ｂ）は
その断面図である。第１図において二層の電子移動度部
をもつＩｎＡｓ薄膜であり、Ｉ （１１）は該薄膜の高
電子移動度部、ｌ（１，２）は低電子移動度部である。
たものであり、第１図（ａ）は平面図、第１図（ｂ）は
その断面図である。第１図において二層の電子移動度部
をもつＩｎＡｓ薄膜であり、Ｉ （１１）は該薄膜の高
電子移動度部、ｌ（１，２）は低電子移動度部である。
２ａ、２ｂは外部接続用の電極を示し、３は高導電材料
からなるショートバー状の電極であり、４は単結晶基板
である。５は磁気抵抗素子の感磁部を示している。
からなるショートバー状の電極であり、４は単結晶基板
である。５は磁気抵抗素子の感磁部を示している。
この発明の磁気抵抗素子の感磁部を構成する二層の電子
移動度部を有するＩｎＡｓ薄膜は、１ （ＩＩ）の高電
子移動度部にドナー原子がドープされており、低電子移
動度部１ （１２）に比較して高導電率を有する。この
ような感磁部を構成するＩｎＡｓ薄膜は、特に限定され
ないが、通常は厚さか全体で１．０μｍ以下であること
が好ましい。さらに、通常＋ （ＩＩ）部はｌ （１２
）部と同じか、またはそれより厚く作られる。その厚さ
は、通常１ （１２）部は０１１μｍまたはそれ以下で
あり、１ （１１）部は１．０μｍ以下、好ましくは０
．５μｍ以下である。特別の場合には０．１μｍ以下で
作ることもある。特に好ましい範囲は、１ （１１）部
は０．０５〜０．４ μｍである。
移動度部を有するＩｎＡｓ薄膜は、１ （ＩＩ）の高電
子移動度部にドナー原子がドープされており、低電子移
動度部１ （１２）に比較して高導電率を有する。この
ような感磁部を構成するＩｎＡｓ薄膜は、特に限定され
ないが、通常は厚さか全体で１．０μｍ以下であること
が好ましい。さらに、通常＋ （ＩＩ）部はｌ （１２
）部と同じか、またはそれより厚く作られる。その厚さ
は、通常１ （１２）部は０１１μｍまたはそれ以下で
あり、１ （１１）部は１．０μｍ以下、好ましくは０
．５μｍ以下である。特別の場合には０．１μｍ以下で
作ることもある。特に好ましい範囲は、１ （１１）部
は０．０５〜０．４ μｍである。
この発明素子の高電子移動部にはドナー原子かドープさ
れている。一般にｒｎＡｓに用いられるドナー原子なら
なんでもよいか、好ましいものとして、Ｓｉ、 Ｓ、
Ｇｅ等かある。
れている。一般にｒｎＡｓに用いられるドナー原子なら
なんでもよいか、好ましいものとして、Ｓｉ、 Ｓ、
Ｇｅ等かある。
第２図は、二層の電子移動度部をもつＩｎＡｓ薄膜の厚
さ方向の電子移動度の分布、すなわち高電子移動度部と
低電子移動度部の電子移動度の分布を示した。
さ方向の電子移動度の分布、すなわち高電子移動度部と
低電子移動度部の電子移動度の分布を示した。
この発明に用いられる基板４は通常の素子に用いられて
いる単結晶基板で良く、好ましいのはＧａＡｓや［ｎＰ
なとてあり、サファイア、シリコンなども使われる。そ
の表面はミラー状に研磨されており平滑な結晶面がでて
いることが望ましい。高導電材料からなる電極２とショ
ートバー状の電極３には、通常はＩｎＡｓとオーミック
接触する金属を用いる。好ましいものとしては、Ｉｎ、
Ｃｕ、 Ａｕ、 Ａｇ。
いる単結晶基板で良く、好ましいのはＧａＡｓや［ｎＰ
なとてあり、サファイア、シリコンなども使われる。そ
の表面はミラー状に研磨されており平滑な結晶面がでて
いることが望ましい。高導電材料からなる電極２とショ
ートバー状の電極３には、通常はＩｎＡｓとオーミック
接触する金属を用いる。好ましいものとしては、Ｉｎ、
Ｃｕ、 Ａｕ、 Ａｇ。
またはＡｕ−Ｇｅのような合金が好ましい。さらに、゛
これらの金属上に適当な金属を積層し、二層、三層にし
た多層の金属を電極として用いることも好ましく行われ
る。
これらの金属上に適当な金属を積層し、二層、三層にし
た多層の金属を電極として用いることも好ましく行われ
る。
例えば、Ｃｕ−Ｎｉ−Ａｕ、 Ｃｕ−Ｔｉ−Ａｕの三層
構造は信頼性も良く、好ましい例である。ボンデング上
好ましいので、一般に電極２は多層で作られる場合が多
いか、ショートバー状の電極３は単層の場合も多い。電
極２および３は同一構成である必要はない。組合せや双
方とも多層のものも好ましい例である。
構造は信頼性も良く、好ましい例である。ボンデング上
好ましいので、一般に電極２は多層で作られる場合が多
いか、ショートバー状の電極３は単層の場合も多い。電
極２および３は同一構成である必要はない。組合せや双
方とも多層のものも好ましい例である。
第３図はこの発明の他の例を示す平面図である。
この例のように一つの基板上に第１図に示された基本と
なる構成をいくつか形成し、素子として用いることも好
ましく行われる。ここで、６ａ、 ６１）、 ６ｃは磁
気抵抗素子の端子電極から外部電極への引き回し部であ
り、通常ショートバー状電極と同様の方法、同様の高導
電材料てつくられる。また、第３図において、一体とし
て形成されている二つの素子のうち、ショートバー状電
極の数や、間隔などを左右て変えることで磁気に対する
抵抗の変化率を異なるようにする事ができ、−様磁界に
対し差動出力を得ることも可能である。
なる構成をいくつか形成し、素子として用いることも好
ましく行われる。ここで、６ａ、 ６１）、 ６ｃは磁
気抵抗素子の端子電極から外部電極への引き回し部であ
り、通常ショートバー状電極と同様の方法、同様の高導
電材料てつくられる。また、第３図において、一体とし
て形成されている二つの素子のうち、ショートバー状電
極の数や、間隔などを左右て変えることで磁気に対する
抵抗の変化率を異なるようにする事ができ、−様磁界に
対し差動出力を得ることも可能である。
第４図はこの発明の磁気抵抗素子と他の素子とが同−板
」二に形成されている例を示す平面図で、一方の素子が
ショートバー状電極を形成せず、単に抵抗素子として利
用されている例である。
」二に形成されている例を示す平面図で、一方の素子が
ショートバー状電極を形成せず、単に抵抗素子として利
用されている例である。
第５図はこの発明の別の実施態様を示すもので、第５図
（ａ）は平面図、第５図（ｂ）はその側断面図である。
（ａ）は平面図、第５図（ｂ）はその側断面図である。
第５図において、磁気抵抗素子は通常の半導体素子と同
じくワイヤー９によりリード線１０１゜１０２、 １．
０３に接続される。ここで、７はリード上に素子−をの
せるアイランドである。これらは樹脂によりパッケージ
されて用いることも行われる。また、この発明の素子と
磁場印加手段である磁石やコイルとを組み合わせて用い
ることもてきる。さらに、この発明の素子は他の素子と
組み合わせて一つの基板」二に集積化されること、ハイ
ブリット的に集積されること、また、同一のパッケージ
内に収納され一体化された機能素子として用いることも
てきる。この発明の素子の駆動回路部はしはしはこのよ
うに集積化されて用いられる。
じくワイヤー９によりリード線１０１゜１０２、 １．
０３に接続される。ここで、７はリード上に素子−をの
せるアイランドである。これらは樹脂によりパッケージ
されて用いることも行われる。また、この発明の素子と
磁場印加手段である磁石やコイルとを組み合わせて用い
ることもてきる。さらに、この発明の素子は他の素子と
組み合わせて一つの基板」二に集積化されること、ハイ
ブリット的に集積されること、また、同一のパッケージ
内に収納され一体化された機能素子として用いることも
てきる。この発明の素子の駆動回路部はしはしはこのよ
うに集積化されて用いられる。
この発明の素子は、ホール素子や抵抗素子、コンデンサ
などと一緒にモノリシック的に集積化されることも好ま
しく行なわれる。このような例を第６図に示した。
などと一緒にモノリシック的に集積化されることも好ま
しく行なわれる。このような例を第６図に示した。
第６図の（ａ）はこの発明の素子か抵抗素子２と同一基
板」二にモノリシック的に集積した例を示す平面図であ
り、（１〕）はこの発明の素子の駆動部と電極部２２等
か同一基板２３上に集積化したモノリシックまたはハイ
フリット素子の例を示す平面図である。これらは、通常
の方法てパッケージされて使われることか多い。
板」二にモノリシック的に集積した例を示す平面図であ
り、（１〕）はこの発明の素子の駆動部と電極部２２等
か同一基板２３上に集積化したモノリシックまたはハイ
フリット素子の例を示す平面図である。これらは、通常
の方法てパッケージされて使われることか多い。
第７図はこの発明の別の実施態様を示す断面図であり、
感磁部の裏面側に基板に接してフェライトのような軟磁
性からなる磁性体２４を配設し、磁気増幅効果により感
度向上を行った例である。
感磁部の裏面側に基板に接してフェライトのような軟磁
性からなる磁性体２４を配設し、磁気増幅効果により感
度向上を行った例である。
第８図は、第３図、第４図、第７図に示したこの発明の
素子に、永久磁石による磁界を印加する手段を例示した
断面図である。
素子に、永久磁石による磁界を印加する手段を例示した
断面図である。
厚さ０．３ ｍｍのＧａＡｓ基板上に、分子線エピタキ
ノヤル法により二層の電子移動度部をもつ［ｎＡＳ薄膜
を成長させた。その手順は、まず基板からの厚さか０．
１μｍまではノンドープの１ｎＡｓ膜を形成し、歪のな
いＩｎＡｓの表面格子をもつ低電子移動度部である［ｎ
ＡＳ薄膜を形成した。
ノヤル法により二層の電子移動度部をもつ［ｎＡＳ薄膜
を成長させた。その手順は、まず基板からの厚さか０．
１μｍまではノンドープの１ｎＡｓ膜を形成し、歪のな
いＩｎＡｓの表面格子をもつ低電子移動度部である［ｎ
ＡＳ薄膜を形成した。
次に、Ｓｉをドーピングしながら０．３μｍの１ｎＡｓ
を成長させｌＸｌ０１７個／ ｃｉのキャリア密度をも
つ高電子移動度部を形成した。こうして厚さ０．４μｍ
の二層の電子移動度部を有するＩｎＡｓ薄膜をＧａ、Ａ
ｓ基板上に形成した。
を成長させｌＸｌ０１７個／ ｃｉのキャリア密度をも
つ高電子移動度部を形成した。こうして厚さ０．４μｍ
の二層の電子移動度部を有するＩｎＡｓ薄膜をＧａ、Ａ
ｓ基板上に形成した。
つぎ（こ、１ｎＡｓＲＷＩ漠」二（こ］才ｌ・レジスＩ
・のマスクをフォ１〜リソグラフィーにより形成し、つ
いて無電解メツキにより電極およびショートバー電極の
必要な部位にのみＣｕ層を形成し、次に電解メツキてＣ
ｕを層付けし、厚さ１．０μｍとした。次に、フォトレ
ンストのマスクを変えて外部接続電極部にＮｉ、 ０
．５ μｍ 、 Ａｕを１．０μｍ電解メツキした。
・のマスクをフォ１〜リソグラフィーにより形成し、つ
いて無電解メツキにより電極およびショートバー電極の
必要な部位にのみＣｕ層を形成し、次に電解メツキてＣ
ｕを層付けし、厚さ１．０μｍとした。次に、フォトレ
ンストのマスクを変えて外部接続電極部にＮｉ、 ０
．５ μｍ 、 Ａｕを１．０μｍ電解メツキした。
つぎに、エツチング用のマスクをリソグラフィーにより
形成し、イオンミリングによりＧａＡｓ基板上の不要な
ＩｎＡｓ薄膜をエツチングし、電極間の電流通路の幅３
０μｍで、かつ、幅５μｍ、長さ３０μｍのンヨートバ
ーを電流通路に直通に形成した構造の第３図に示すよう
な三端子の磁気抵抗素子を多数−枚の基板上に形成した
。
形成し、イオンミリングによりＧａＡｓ基板上の不要な
ＩｎＡｓ薄膜をエツチングし、電極間の電流通路の幅３
０μｍで、かつ、幅５μｍ、長さ３０μｍのンヨートバ
ーを電流通路に直通に形成した構造の第３図に示すよう
な三端子の磁気抵抗素子を多数−枚の基板上に形成した
。
９一
ついてダイシンクソーにより、個々の磁気抵抗素子チッ
プに切離した。ついて、この中の一部の素子をリード上
にダイボンドし、リード線と素子電極間を２８μｍ、直
径２０μｍのＡｕ線によりワイヤーボンドを行った。
プに切離した。ついて、この中の一部の素子をリード上
にダイボンドし、リード線と素子電極間を２８μｍ、直
径２０μｍのＡｕ線によりワイヤーボンドを行った。
次に１〜ランスファーモールドにより、モールドして第
５図のような三端子のモールド磁気抵抗素子を製作した
。この試作素子の入力抵抗値は平均値が８５０Ωてあっ
た。
５図のような三端子のモールド磁気抵抗素子を製作した
。この試作素子の入力抵抗値は平均値が８５０Ωてあっ
た。
次に、試作した本発明素子の特性の一例を示す。
第９図には、この発明の素子を駆動させた場合の磁石の
移動距離に対する差動出力の一例を示した。
移動距離に対する差動出力の一例を示した。
電極２ａ、２ｃに入力電圧ＩＶを加えたときの電極２ｂ
の作動出力で、長方向に着磁した希土類磁石を作動出力
が得られるよう素子表面より０．５ ｍｍ離して平行に
スキャンした場合である。試作磁気抵抗素子の抵抗値（
２ａ、２ｃの間の抵抗値）の温度変化の例を第１０図に
示す。従来の［ｎＳｂに比べると極めて変化が小さい。
の作動出力で、長方向に着磁した希土類磁石を作動出力
が得られるよう素子表面より０．５ ｍｍ離して平行に
スキャンした場合である。試作磁気抵抗素子の抵抗値（
２ａ、２ｃの間の抵抗値）の温度変化の例を第１０図に
示す。従来の［ｎＳｂに比べると極めて変化が小さい。
このためこの発明ては、１５０°Ｃまての使用か可能で
ある。
ある。
＝１０−
Ｃ効 果〕
この発明の磁気抵抗素子は温度に対する安定性か良く、
従来にない１００°Ｃを超えた１５０°Ｃまての使用か
可能であり、工業用、自動車用、磁気センサーや小型モ
ーターなとの使用に耐えるうえに、半導体の均一単結晶
薄膜の生産技術であるＭＢＥ法やＭ ＯＣＶ Ｄ法なと
のフォトリソグラフィーベースのウェハープロセスで製
作できるので極めて生産性か高い。このため、工業上の
存用性ははかりしれない。
従来にない１００°Ｃを超えた１５０°Ｃまての使用か
可能であり、工業用、自動車用、磁気センサーや小型モ
ーターなとの使用に耐えるうえに、半導体の均一単結晶
薄膜の生産技術であるＭＢＥ法やＭ ＯＣＶ Ｄ法なと
のフォトリソグラフィーベースのウェハープロセスで製
作できるので極めて生産性か高い。このため、工業上の
存用性ははかりしれない。
第１図はこの発明の磁気抵抗素子の一例を示し、第１図
（ａｌは平面図、第１図（ｂ）はその断面図である。 第２図はＩｎＡＳ膜厚に対する電子移動度の変化を示す
グラフである。第３図および第４図はそれぞれこの発明
の実施態様の例を示す平面図である。第５図はこの発明
の一実施態様で第５図（ａｌは平面図、第５図（１））
はその側断面図である。第６図（ａｌ、 （ｂ）はとも
にこの発明の実施態様の例を示す平面図である。第７図
はこの発明の一実施例を示す断面図である。第８図（ａ
ｔ、 ｆｂ）、 （ｃ）はいずれもこの発明の磁気抵抗
素子に磁界を印加する手段を例示した断面図である。第
９図は百挫石の移動圧ｊζＩＦに利する磁気抵抗素子の
差動出力の変化を示すクラブである。 第１０図は磁気抵抗素子の抵抗温度４１゛性を示す′７
ラフである。 １ １ｎＡＳ薄膜、２ａ、 ２ｂ、 ２Ｃ−［’ｌｉｌ
、３ シフートハー状電極、４ 基板、５ 感磁部、９
１ツイヤ−１２Ｉ 抵抗素子、２２ 電極部。 特許出願人 旭化成工業株式会社
（ａｌは平面図、第１図（ｂ）はその断面図である。 第２図はＩｎＡＳ膜厚に対する電子移動度の変化を示す
グラフである。第３図および第４図はそれぞれこの発明
の実施態様の例を示す平面図である。第５図はこの発明
の一実施態様で第５図（ａｌは平面図、第５図（１））
はその側断面図である。第６図（ａｌ、 （ｂ）はとも
にこの発明の実施態様の例を示す平面図である。第７図
はこの発明の一実施例を示す断面図である。第８図（ａ
ｔ、 ｆｂ）、 （ｃ）はいずれもこの発明の磁気抵抗
素子に磁界を印加する手段を例示した断面図である。第
９図は百挫石の移動圧ｊζＩＦに利する磁気抵抗素子の
差動出力の変化を示すクラブである。 第１０図は磁気抵抗素子の抵抗温度４１゛性を示す′７
ラフである。 １ １ｎＡＳ薄膜、２ａ、 ２ｂ、 ２Ｃ−［’ｌｉｌ
、３ シフートハー状電極、４ 基板、５ 感磁部、９
１ツイヤ−１２Ｉ 抵抗素子、２２ 電極部。 特許出願人 旭化成工業株式会社
Claims (1)
- １、単結晶層上に形成された高電子移動度部と低電子移
動度部の二層からなるＩｎＡｓ薄膜と、該薄膜の高電子
移動度部に電気的に接触して形成された高導電材料から
なる複数のショートバー状の電極とからなる感磁部と、
外部接続のための複数の電極を有することを特徴とする
磁気抵抗素子
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2306207A JP2546921B2 (ja) | 1990-11-14 | 1990-11-14 | 磁気抵抗素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2306207A JP2546921B2 (ja) | 1990-11-14 | 1990-11-14 | 磁気抵抗素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04179289A true JPH04179289A (ja) | 1992-06-25 |
| JP2546921B2 JP2546921B2 (ja) | 1996-10-23 |
Family
ID=17954285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2306207A Expired - Lifetime JP2546921B2 (ja) | 1990-11-14 | 1990-11-14 | 磁気抵抗素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2546921B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013030550A (ja) * | 2011-07-27 | 2013-02-07 | Asahi Kasei Electronics Co Ltd | 磁気抵抗素子及びその製造方法 |
-
1990
- 1990-11-14 JP JP2306207A patent/JP2546921B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013030550A (ja) * | 2011-07-27 | 2013-02-07 | Asahi Kasei Electronics Co Ltd | 磁気抵抗素子及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2546921B2 (ja) | 1996-10-23 |
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