JP6017160B2

JP6017160B2 - ホール素子

Info

Publication number: JP6017160B2
Application number: JP2012074724A
Authority: JP
Inventors: 俊輔松野; 哲朗尾形
Original assignee: Asahi Kasei EMD Corp
Current assignee: Asahi Kasei EMD Corp
Priority date: 2012-03-28
Filing date: 2012-03-28
Publication date: 2016-10-26
Anticipated expiration: 2032-03-28
Also published as: JP2013207097A

Description

本発明は、ホール素子に関し、より詳細には感磁部上を保護膜で保護したホール素子に関する。

ホール素子は、ＩｎＳｂ、ＩｎＡｓ、ＧａＡｓなどの半導体のホール効果を利用した磁気検出センサである。ホール素子は、磁気検出が可能であることから、電流センサやモーターの回転検出など広い範囲で利用されている。

従来のホール素子の構成として、感磁部とつながる電極パッドが金属ワイヤーによってリードフレームとつながっており、ペレット全体がモールド樹脂によって封止されているような構成が知られている。このような構成のホール素子では、外部からの応力を受けた場合、ホール素子内部における抵抗成分の等価回路としての抵抗ブリッジが非平衡になり、オフセット電圧（不平衡電圧、Ｖｕ）が生じるため、磁気検出素子としての検出精度が低下してしまう。外部からの応力の原因としてはモールド樹脂からの応力などが考えられ、特に高温高湿環境下では樹脂が吸湿することによって変形し、ホール素子に応力を与えることが考えられる。

先行文献１では、感磁部上に熱硬化性樹脂からなる保護膜を形成することで高温高湿環境に放置後のオフセット電圧の変化率を抑えることに成功している。

特開平８―２７４３８５号公報

しかしながら、精緻な用途での使用を考えた場合には、保護膜を形成しただけではその緩衝効果は十分ではなく、オフセット電圧の変動量はもっと小さく抑えることが要求される。例えば、ホール素子を電流センサとして利用する場合、オフセット電圧の変動量は１．０ｍＶ以下であることが期待され、より好ましくは０．４ｍＶ以下であることが期待される。

ホール素子を電流センサとして利用する場合に必要とされるオフセット電圧の変動抑制対象は２つある。１つは電源投入直後のオフセット電圧の試験前後での変動抑制(環境によらず電源投入直後のオフセット電圧が変動しないこと)であり、２つめは電源投入から一定時間経過後までに発生するオフセット電圧の継時的な変動（以下、「オフセット電圧ドリフト」と記載する）の抑制である。１つめに関しては先行文献に記載されているように、単に保護膜を形成しただけで一定の効果が見込める。しかし、２つめに関しては、保護膜を形成しただけでは、電流センサとしての要求に耐えうるだけの低減されたオフセット電圧の変動量を実現することはできない。

オフセット電圧ドリフトについて説明する。ホール素子に電源投入すると、電源投入時から一定時間経過するまでオフセット電圧が継時的に変動する。この現象は、電源投入で発生する熱量が平衡状態に達するまで素子が発熱し、それに伴いモールド樹脂が熱膨張して発生する応力が原因であると推察される。この現象は素子が湿度環境下に放置された場合に特に影響が大きく、無視できない変動となることが分かっている。湿度環境下で変動が大きくなるのは、モールド樹脂が吸湿により変形し感磁部に応力を発生させるためであり、保護膜種類によっては緩衝効果が不十分であるからと推察される。

本発明は、こうした実情を鑑みてなされたものであり、従来から存在するホール素子の形成工程を大きく変更することなく、封止材（モールド樹脂など）からの応力を緩和して磁気検出素子としての検出精度を高く維持することが可能な、工業的量産性に優れ、且つ、小型化の容易なホール素子を提供することを目的とする。

本発明は、半導体基板と、半導体基板上に形成された感磁部と、半導体基板上に形成された電極部と、感磁部上に形成された第１保護膜とを備えたホール素子であって、第１保護膜の押し込み難さは、５０ＧＰａ以下の何れか１値であることを特徴とする。

本発明の一実施形態において、第１保護膜の厚さは、５μｍ乃至１０μｍの範囲のいずれか１値であることを特徴とする。

本発明の一実施形態において、第１保護膜は、ポリイミド樹脂であることを特徴とする。

本発明の一実施形態において、感磁部と、第１保護膜との間に第２保護膜をさらに備えたことを特徴とする。

本発明の一実施形態において、半導体基板は、ＧａＡｓ基板であり、シート抵抗は、３００Ω/□乃至１８００Ω/□の範囲のいずれか１値であることを特徴とする。

本発明の一実施形態において、ペレットは、モールド樹脂に封止されていることを特徴とする。

本発明に係るホール素子は、感磁部が保護膜で覆われている。保護膜は、第１保護膜と第２保護膜とから構成される。本発明に係るホール素子は、第１保護膜が緩衝効果を有し、押し込み硬さが５０ＧＰａ以下である。本発明により、環境変化に伴い発生する封止材からの応力が原因の不平衡電圧の変動を軽減するとともに、工業的量産性に優れ小型化の容易なホール素子を提供することができる。

本発明に係るホール素子の構成を示す図であり、（ａ）は上面図であり、(ｂ)は（ａ）の断面線Ａ−Ａ’における断面図である。本発明の実施例１に係るホール素子（２０サンプル）の、オフセット電圧ドリフトを示すグラフである。本発明の比較例１に係るホール素子（２０サンプル）の、オフセット電圧ドリフトを示すグラフである。本発明の実施例２に係るホール素子（２０サンプル）の、オフセット電圧ドリフトを示すグラフである。

図１に、本発明に係るホール素子の構成を示す。（ａ）は上面図であり、（ｂ）は（ａ）の断面線Ａ−Ａ’における断面図である。図１に示すように、本発明に係るホール素子は、半導体基板１０１と、半導体基板１０１上に形成された感磁部１０２と、半導体基板１０１上に形成された電極部１０３と、感磁部１０２上に形成された第２保護膜１０４と、第２保護膜１０４上に形成された第１保護膜１０５とから構成される。

本発明に係るホール素子は、構成元素やドープの種類、半導体素子のシート抵抗の値に限定されないが、感磁部１０２を構成する半導体層としては、例えばＩｎＳｂ、ＩｎＡｓ、Ｓｉ、もしくはＧａＡｓのバルク、または、ＩｎＳｂ、ＩｎＡｓ、ＧａＡｓ、もしくはＩｎａＡｌｂＧａ（１−ａ−ｂ）ＡｓｘＳｂ（１−ｘ）（０≦ａ＋ｂ≦１、０≦ｘ≦１）の薄膜などが好ましい。あるいは、感磁部１０２を形成する半導体活性層を得るために、Ｓｉ、Ｓｎ、Ｓ、Ｓｅ、Ｔｅ、Ｇｅ、またはＣなどの不純物を半導体層にドープしても良い。生産効率の面からＧａＡｓ半導体層にＳｉを打ち込み、加熱による活性化を行った半導体素子がより好ましい。

また、定電流感度を高くするためにシート抵抗が３００〜１８００Ω／□の半導体素子が好ましい。応力による抵抗変動の影響を出来る限り小さく抑えるため、シート抵抗が３００〜５００Ω／□であればより好ましい。

シート抵抗が小さければ小さいほど抵抗変動の影響を小さく抑えることができるが、消費電力の観点から下限は３００Ω/□程度であることが好ましい。

図１に示した形状を得るためには種々の手法が考えられるが、以下に製造方法の一例を説明する。
（１）まず、半導体基板上に化合物半導体から成る層（以下、「化合物半導体層」とする）を形成する。
（２）次いで、化合物半導体層に感磁部のパターンを例えば十文字形状に露光・現像した後に、化合物半導体層を塩酸・過酸化水素系やリン酸・過酸化水素系のエッチング液で所望の形状にメサエッチングして、磁電変換素子を形成する。感磁部の平面形状は、パターニングによって、例えば図１（ａ）に示したように、十字形状とすることができる。また、感磁部の形状は、メサエッチングによってメサ形状とすることができる。感磁部のパターンの形成方法は、ドライ方式であっても良い。エッチング液として、塩酸・過酸化水素系やリン酸・過酸化水素系以外のエッチング液を用いても良い。感磁部のパターンの形成方法は、オフセット電圧ばらつきの観点から感磁部以外を除去する方法が好ましいが、感磁部を形成する前に、例えば窒化シリコンから成る第２保護膜を先に形成し、感磁部のパターン形状にシリコンなどの不純物をインプラントしたうえで、加熱により活性化する方法でも良い。
（３）次いで、化合物半導体層と感磁部とを覆うように、窒化シリコン膜から成る第２保護膜をプラズマＣＶＤ法により形成する。
（４）第２保護膜を形成した後、電極部を形成する部分上の第２保護膜を、電極部を形成する部分よりも狭い範囲で反応性イオンエッチング装置を用いて除去することにより、電極部を形成する。
（５）最後に、磁電変換素子の感磁部面上且つ第２保護膜上に、ポリイミド樹脂から成る第１保護膜を形成する。

有機樹脂は、封止後のモールド樹脂からの応力を緩衝する効果を有する（特許文献１を参照）。しかし、有機樹脂の押し込み硬さが大きい場合は緩衝層としての効果が薄れ、例えば高温高湿度環境などの悪環境下でオフセット電圧が変動してしまう。

本発明に係るホール素子では、第１保護膜の押し込み硬さを５０ＧＰａ以下と限定することで、オフセット電圧の変動を低減している。押し込み硬さはより好ましくは２０ＧＰａ〜５０ＧＰａである。押し込み硬さが小さいほうが応力の緩衝効果は高くなるが、小さくなりすぎるとモールド時の樹脂注入により保護膜が変形して、形状異方性による応力発生の原因となる。

第１保護膜の膜厚は５μｍ以上且つ１０μｍ以下であることが好ましい。第１保護膜の膜厚が５μｍより薄いと緩衝層としての機能が低下し、１０μｍより厚いと形成時の膜厚面内分布が悪化し、工業的量産性の面から好ましくない。

再度、図１を参照しながら説明する。得られた磁電変換素子の半導体基板１０１底面を、Ｃｕなどのリードフレーム１０６上に、Ａｇペーストなどの接着剤を用いて接着する。リードフレーム１０６と電極部１０３との接合は、Ａｕなどの金属線１０７またはバンプを介して行う。ただし、本発明は、リードフレーム１０６もしくは接着剤の種類、または、リードフレーム１０６との接合方法に限定されない。

最終的には、モールド樹脂１０８で半導体チップを封止することで、リードフレーム１０６の端子電極を４個有する磁電変換素子即ちホール素子が作成される。

なお、４端子の磁電変換素子で説明を行ったが、本発明は、端子数によって制限されるものではなく、上記の説明は、パッケージの種類を限定するものでもない。また、窒化シリコン膜除去の方法は、反応性イオンエッチングではなく他のドライエッチングやウエットエッチング方式であっても良い。また、電極の形成方法は、保護膜形成の前に電極を形成し、その後保護膜を形成して金属線と接合する部分の保護膜を除去する方法でも良く、さらに、続いて開口した電極上に新たに金属線と接続するための電極を形成する方法であっても良い。

以下、実施例及び比較例を挙げて本発明をより具体的に説明するが、以下の実施例は本発明の説明のための例にすぎず、本発明が以下の実施例に限定されるものではないことに留意されたい。

［実施例１］
厚さ０．６３ｍｍの半絶縁性ＧａＡｓ単結晶基板に、加速電圧２５０ｋｅＶでＳｉイオン注入を行って導電層となる部分を形成した。このときのドーズ量は３．８Ｅ１２ｉｏｎ／ｃｍ２であった。注入したイオンの活性化のためのアニールを行った。このときのシート抵抗は４００Ω／□であった。

次いで、電極形成のためのレジストパターンを形成した後、ウエハ全面に電極金属として基板側から順にＡｕＧｅ、Ｎｉ、Ａｕを順次蒸着した。ＡｕＧｅの厚さを２００ｎｍとし、Ｎｉの厚さを５０ｎｍとし、Ａｕの厚さを３００ｎｍとした。

次いで、リフトオフを行い、合金化により導電層部分とオーミック接合をとった。第２保護膜として窒化シリコン薄膜をプラズマＣＶＤ法で３００ｎｍ形成した。

次いで、再度フォトレジストを塗布した後に、電極を形成する部分の窒化シリコンを反応性イオンエッチングで除去した。

次いで、フォトレジストを塗布して、電極を形成するための露光・現像を行い、真空蒸着法で電極を蒸着し、リフトオフ法で電極構造を形成した。

次いで、磁電変換素子の感磁部面上に、第１保護膜としてポリイミド樹脂を形成した。第１保護膜を形成するのは、封止時に使用するモールド樹脂による圧力や面内応力を緩和するためである。このときのポリイミド樹脂の押し込み応力は４９ＧＰａであり、熱膨張係数は５０ｐｐｍ／℃であった。また、第１保護膜の膜厚を７μｍとした。

このようにして、半導体薄膜を感磁部とする素子を作製した。続いて、裏面研削によってＧａＡｓ基板を所定の厚さに研磨した後、ダイシングにより個別のホール素子に切離した。Ｃｕ製リードフレーム上に接着剤で接着した後に、モールド樹脂で封止し、４端子のホール素子を複数個作成した。作成したホール素子の抵抗は平均７５０Ωであり、熱放散定数は平均１．７ｍＷ／℃であった。

実施例１に係るホール素子の試料を２０個作成し、温度放置試験前後で、個々の試料についてオフセット電圧ドリフトの変動量を測定したところ、以下の表１に示す結果が得られた。

図２は、表１の結果を示すグラフであり。図２の（ａ）は、温度放置試験前におけるホール素子のオフセット電圧ドリフトを示し、図２の（ｂ）は、温度放置試験後におけるホール素子のオフセット電圧ドリフトを示す。

ホール素子の入力端子に６Ｖを通電した際のオフセット電圧の初期値からのドリフト量は、熱平衡状態に達した１８０秒後で３σ＝０．１５ｍＶであった。これらの試料について、湿度放置試験（８５℃／８５％ＲＨ環境に４０時間投入）後に再度オフセット電圧のドリフト量を測定したところ３σ＝０．１５ｍＶであった。なお、オフセット電圧の初期値の試験前後での変動量は、３σ＝０．３６ｍＶであった。

［比較例１］
形成した保護膜のポリイミド樹脂を変更した以外は、実施例１と同一のプロセス及び同一のプロセス条件でホール素子を複数作成した。

このときの第１保護膜として使用されるポリイミド樹脂の押し込み応力は７３ＧＰａであり、熱膨張係数は４０ｐｐｍ／℃であった。また、第１保護膜の膜厚を７μｍとした。

作製したホール素子の熱放散定数は、平均１．７ｍＷ／℃であった。

比較例１に係るホール素子の試料を２０個作成し、温度放置試験前後で、個々の試料についてオフセット電圧ドリフトの変動量を測定したところ、以下の表２に示す結果が得られた。

図３は、表２の結果を示すグラフであり。図３の（ａ）は、温度放置試験前におけるホール素子のオフセット電圧ドリフトを示し、図３の（ｂ）は、温度放置試験後におけるホール素子のオフセット電圧ドリフトを示す。

ホール素子の入力端子に６Ｖを通電した際のオフセット電圧の初期値からのドリフト量は、熱平衡状態に達した１８０秒後で３σ＝０．２７ｍＶであった。これらの試料について、湿度放置試験（８５℃／８５％ＲＨ環境に４０時間投入）後に再度オフセット電圧のドリフト量を測定したところ３σ＝１．８９ｍＶであり、実施例１と比較して大きな値であった。なお、オフセット電圧の初期値の試験前後での変動量は、３σ＝０．３２ｍＶであった。試験前後のオフセット電圧の初期値については実施例１と比較例１との間に大きな差は見られず、試験前後のオフセット電圧のドリフト量のみに改善が見られる結果となった。

［実施例２］
ドーズ量を１．９Ｅ１２ｉｏｎ／ｃｍ２とした以外は、実施例１と同一のプロセス及び同一のプロセス条件でホール素子を複数作成した。

活性化のためのアニール後のシート抵抗は７５０Ω／□であった。作成した４端子ホール素子の抵抗は平均１２００Ωであった。

作制したホール素子の熱放散定数は、平均１．７ｍＷ／℃であった。

実施例２に係るホール素子の試料を２０個作成し、温度放置試験前後で、個々の試料についてオフセット電圧ドリフトの変動量を測定したところ、以下の表３に示す結果が得られた。

図４は、表３の結果を示すグラフであり。図４の（ａ）は、温度放置試験前におけるホール素子のオフセット電圧ドリフトを示し、図４の（ｂ）は、温度放置試験後におけるホール素子のオフセット電圧ドリフトを示す。

ホール素子の入力端子に６Ｖを通電した際のオフセット電圧の初期値からのドリフト量は、熱平衡状態に達した１８０秒後で３σ＝０．１２ｍＶであった。これらの試料について湿度放置試験（８５℃／８５％ＲＨ環境に４０時間投入）後に再度オフセット電圧のドリフト量を測定したところ３σ＝０．１９ｍＶであった。なお、オフセット電圧の初期値の試験前後での変動量は、３σ＝０．４７ｍＶであった。ただし、実施例２においても若干のドリフト増大が発生しているため、シート抵抗は、３００〜５００Ω／□の範囲であることが望ましい。

１０１半導体基板
１０２感磁部
１０３電極部
１０４第２保護膜
１０５第１保護膜
１０６リードフレーム
１０７金属線
１０８モールド樹脂

Claims

半導体基板と、
前記半導体基板上に形成された感磁部と、
前記半導体基板上に形成された電極部と、
前記感磁部上に形成された第１保護膜と、
前記感磁部と、前記電極部と、前記第１保護膜と、を封止するモールド樹脂と、
を備えたホール素子であって、
前記第１保護膜の押し込み硬さは、２０ＧＰａ以上５０ＧＰａ以下であることを特徴とするホール素子。
前記第１保護膜の厚さは、５μｍ乃至１０μｍの範囲であることを特徴とする、請求項１に記載のホール素子。
前記第１保護膜は、ポリイミド樹脂であることを特徴とする、請求項１または２に記載のホール素子。
前記感磁部と、前記第１保護膜との間に第２保護膜をさらに備えたことを特徴とする請求項１乃至３のいずれか１項に記載のホール素子。
前記半導体基板は、ＧａＡｓ基板であり、シート抵抗値は、３００Ω/□乃至１８００Ω/□の範囲であることを特徴とする請求項１乃至４のいずれか１項に記載のホール素子。
端子電極を有するリードフレームと、
前記リードフレームと前記半導体基板の底面との間に形成された接着剤と、
前記電極部と前記リードフレームを接続する金属線と、
をさらに備える請求項１乃至５のいずれか１項に記載のホール素子。