JP5155989B2 - 半導体装置及びその製造方法 - Google Patents
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Description
本発明は、半導体素子がモールド材料によって樹脂封止されてなる半導体装置に関し、特に、作製時及び使用環境において前記半導体素子が前記モールド材料から受ける力学的ストレスを緩和する保護膜を有する半導体装置及びその製造方法に関するものである。
従来より、半導体素子や半導体ＩＣ（以下、半導体素子と呼ぶ。）が半導体基板上に形成された半導体チップを搭載する半導体装置の多くは、該半導体チップを、セラミックパッケージを用いた気密封止、又はモールド材料（例えば、エポキシ樹脂）を用いた樹脂封止（以下、プラスチックパッケージと呼ぶ。）の形態にて提供されることが一般的である。これらの中でも、特に、前記プラスチックパッケージは小型化が可能な上、低価格で形成できるため、汎用の半導体装置の多くはプラスチックパッケージの形態で提供されている。
前記プラスチックパッケージの半導体装置を組み立てる際には、前記半導体チップを型枠内に設置し、高温にして軟化させた前記モールド材料を、前記型枠内に流し込んだ後に冷却して固化させる。
前記プラスチックパッケージの半導体装置を組み立てる際には、前記半導体チップを型枠内に設置し、高温にして軟化させた前記モールド材料を、前記型枠内に流し込んだ後に冷却して固化させる。
しかしながら、前記モールド材料は、湿度の高い環境下にさらすことにより、モールド材料自身が水分を吸収し、モールド材料の体積膨張（吸湿による体積膨張）が生じる。また、逆に、前記モールド材料を、乾燥環境下にさらすことにより、モールド材料内の水分量が蒸発及び減少し、モールド材料の体積収縮（乾燥による体積収縮）が生じる。これらのようなモールド材料の体積変化により、半導体素子へ与える力学的ストレスが大きく変化することが一般的に知られている。
非特許文献１及び非特許文献２では、モールド材料の吸湿及び乾燥により、半導体素子へかかる力学ストレスにより誘起されるピエゾ効果が変動し、また、プラスチックパッケージ毎にそのピエゾ効果のバラツキが生じ、結果として、半導体チップを構成する半導体素子及び半導体ＩＣの特性が大きく変動したり、バラつくことが開示されている。
しかしながら、モールド材料の吸湿及び乾燥によるモールド材料自身の体積変動が抑制された新たなモールド材料は未だ報告されていない。
しかしながら、モールド材料の吸湿及び乾燥によるモールド材料自身の体積変動が抑制された新たなモールド材料は未だ報告されていない。
したがって、半導体チップの表面に保護膜（パッシベーション膜）を挿入することによって、モールド材料から半導体素子へ加わる力学的ストレスを緩和する半導体装置が広く用いられている。
前記保護膜の材料としては、ポリイミドやＰＢＯ（ポリベンゾオキサゾール）などが広く用いられている。
前記保護膜の材料としては、ポリイミドやＰＢＯ（ポリベンゾオキサゾール）などが広く用いられている。
Ｄ．Ｍａｎｉｃ等、３８ｔｈ Ａｎｎｕａｌ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｒｅｂｉａｂｉｌｉｔｙ Ｐｈｙｓｉｃｓ Ｓｙｍｐｏｓｉｕｍ、Ｓａｎ Ｊｏｓｅ， Ｃａｌｉｆｏｒｎｉａ．２０００
Ａ．Ｕｄｏ等、ＩＥＥＥ Ｓｅｎｓｏｒ Ｃｏｎｆｅｒｅｎｃｅ ２００４、Ｖｉｅｎｎａ
しかしながら、前記保護膜の材料としてポリイミドやＰＢＯを用いて作製された半導体装置にあっては、前記モールド材料の体積変動によるストレスを緩和する効果は十分ではなく、半導体素子及び半導体ＩＣの特性変動及びバラツキを抑制する効果を十分には期待できなかった。
本発明は上述した従来技術の問題点を解決するためになされたものであり、その目的は、モールド材料の吸湿や乾燥の結果生じる半導体素子及び半導体ＩＣの特性変動及び特性バラツキを抑制する半導体装置及びその製造方法を提供することである。
本発明は上述した従来技術の問題点を解決するためになされたものであり、その目的は、モールド材料の吸湿や乾燥の結果生じる半導体素子及び半導体ＩＣの特性変動及び特性バラツキを抑制する半導体装置及びその製造方法を提供することである。
本発明者は、上記課題を解決するために鋭意研究を重ねた結果、モールド材料によって樹脂封止される半導体チップの少なくとも一部を覆う保護膜の材料を、前記モールド材料の応力を相殺する材料に特定することにより、上記目的を達成できることを知見した。
本発明は、本発明者による前記知見に基づくものであり、上記課題を解決するための本発明の請求項１による半導体装置は、半導体素子と、該半導体素子を保護する保護膜と、
少なくとも前記半導体素子及び前記保護膜を封止するモールド材料とを有する半導体装置であって、
前記モールド材料が、吸湿により膨張し、乾燥により収縮する材料からなり、前記保護膜が、前記モールド材料の吸湿及び乾燥による前記半導体素子へのストレスを相殺するポリアミド樹脂からなり、
前記保護膜が、前記半導体素子に電気的に接続された電極ＰＡＤと共に前記半導体素子の上面及び側面を覆うように形成され、
前記保護膜の膜厚が、１〜２０μｍであり、
前記保護膜が、下記構造式（１）であらわされる構造を構成単位とし、下記構造式（１）の繰り返し数ｎがポリアミド樹脂を構成する全構成単位数の総数の８０〜１００％の範囲内であることを特徴とする半導体装置。
ただし、構造式（１）中、Ｘは炭素数が６〜１５の３価の有機基であり、Ｙは、炭素数が６〜３５の４価又は２価の有機基であり、Ｗは炭素数が６〜１５の２価の有機基であり、ｌは０又は１以上の整数であり、同時に（ｎ＋ｌ）は２〜１５０の整数であり、Ｒ１は炭素以外の元素を含んでもよい、（メタ）アクリロイルオキシメチル基を少なくとも１つ有する炭素が５〜２０の脂肪族である。
本発明は、本発明者による前記知見に基づくものであり、上記課題を解決するための本発明の請求項１による半導体装置は、半導体素子と、該半導体素子を保護する保護膜と、
少なくとも前記半導体素子及び前記保護膜を封止するモールド材料とを有する半導体装置であって、
前記モールド材料が、吸湿により膨張し、乾燥により収縮する材料からなり、前記保護膜が、前記モールド材料の吸湿及び乾燥による前記半導体素子へのストレスを相殺するポリアミド樹脂からなり、
前記保護膜が、前記半導体素子に電気的に接続された電極ＰＡＤと共に前記半導体素子の上面及び側面を覆うように形成され、
前記保護膜の膜厚が、１〜２０μｍであり、
前記保護膜が、下記構造式（１）であらわされる構造を構成単位とし、下記構造式（１）の繰り返し数ｎがポリアミド樹脂を構成する全構成単位数の総数の８０〜１００％の範囲内であることを特徴とする半導体装置。
ただし、構造式（１）中、Ｘは炭素数が６〜１５の３価の有機基であり、Ｙは、炭素数が６〜３５の４価又は２価の有機基であり、Ｗは炭素数が６〜１５の２価の有機基であり、ｌは０又は１以上の整数であり、同時に（ｎ＋ｌ）は２〜１５０の整数であり、Ｒ１は炭素以外の元素を含んでもよい、（メタ）アクリロイルオキシメチル基を少なくとも１つ有する炭素が５〜２０の脂肪族である。
また、本発明の請求項２による半導体装置は、請求項１に記載の半導体装置において、前記保護膜は、構造式（１）中のＷ、Ｘ、及びＹが、それぞれ独立に芳香族基、脂環式基、脂肪族基、シロキサン基及びそれらの複合構造の基からなる群より選択される基であることを特徴とする。
また、本発明の請求項３による半導体装置は、請求項１に記載の半導体装置において、前記半導体素子がシリコン及び化合物半導体の少なくともいずれかを有することを特徴とする。
また、本発明の請求項４による半導体装置は、請求項３に記載の半導体装置において、前記化合物半導体が、ＧａＡｓ、ＩｎＳｂ、ＩｎＡｓ、及びＡｌｘＧａ１−ｘＡｓｙＳｂ１−ｙ（ただし、ｘ＝０〜１、ｙ＝０〜１）の少なくともいずれかを含むことを特徴とする。
また、本発明の請求項４による半導体装置は、請求項３に記載の半導体装置において、前記化合物半導体が、ＧａＡｓ、ＩｎＳｂ、ＩｎＡｓ、及びＡｌｘＧａ１−ｘＡｓｙＳｂ１−ｙ（ただし、ｘ＝０〜１、ｙ＝０〜１）の少なくともいずれかを含むことを特徴とする。
また、本発明の請求項５による半導体装置は、請求項３又は４に記載の半導体装置において、前記化合物半導体に、Ｓｉ、Ｓｎ、Ｚｎ、及びＰｂの少なくともいずれかがドープされていることを特徴とする。
また、本発明の請求項６による半導体装置は、請求項１に記載の半導体装置において、前記半導体素子が、ホール素子、磁気抵抗効果素子、受光素子、及び発光素子の少なくともいずれかを有することを特徴とする。
また、本発明の請求項７による半導体装置は、請求項１に記載の半導体装置において、前記半導体素子が、シリコンＩＣを有することを特徴とする。
また、本発明の請求項６による半導体装置は、請求項１に記載の半導体装置において、前記半導体素子が、ホール素子、磁気抵抗効果素子、受光素子、及び発光素子の少なくともいずれかを有することを特徴とする。
また、本発明の請求項７による半導体装置は、請求項１に記載の半導体装置において、前記半導体素子が、シリコンＩＣを有することを特徴とする。
また、本発明の請求項８による半導体装置の製造方法は、半導体基板上に形成された半導体素子の上面及び側面を、前記半導体素子に電気的に接続された電極ＰＡＤと共に覆うように保護膜を形成する保護膜形成工程と、
リードフレームと前記半導体素子上の電極とを結線する結線工程と、
前記半導体基板、前記半導体素子、及び保護膜の全部と前記リードフレームの一部とを、吸湿により膨張し、乾燥により収縮するモールド材料で樹脂封止する封止工程とを含む半導体装置の製造方法であって、
前記保護膜及び前記モールド材料が、吸湿及び乾燥による前記半導体素子へのストレスを相殺する材料からなり、
前記保護膜の膜厚が、１〜２０μｍであり、
前記保護膜が、下記構造式（１）であらわされる構造を構成単位とし、下記構造式（１）の繰り返し数ｎがポリアミド樹脂を構成する全構成単位数の総数の８０〜１００％の範囲内であることを特徴とする。
（ただし、構造式（１）中、Ｘは炭素数が６〜１５の３価の有機基であり、Ｙは、炭素数が６〜３５の４価又は２価の有機基であり、Ｗは炭素数が６〜１５の２価の有機基であり、ｌは０又は１以上の整数であり、同時に（ｎ＋ｌ）は２〜１５０の整数であり、Ｒ１は炭素以外の元素を含んでもよい（メタ）アクリロイルオキシメチル基を少なくとも１つ有する炭素が５〜２０の脂肪族である。
リードフレームと前記半導体素子上の電極とを結線する結線工程と、
前記半導体基板、前記半導体素子、及び保護膜の全部と前記リードフレームの一部とを、吸湿により膨張し、乾燥により収縮するモールド材料で樹脂封止する封止工程とを含む半導体装置の製造方法であって、
前記保護膜及び前記モールド材料が、吸湿及び乾燥による前記半導体素子へのストレスを相殺する材料からなり、
前記保護膜の膜厚が、１〜２０μｍであり、
前記保護膜が、下記構造式（１）であらわされる構造を構成単位とし、下記構造式（１）の繰り返し数ｎがポリアミド樹脂を構成する全構成単位数の総数の８０〜１００％の範囲内であることを特徴とする。
（ただし、構造式（１）中、Ｘは炭素数が６〜１５の３価の有機基であり、Ｙは、炭素数が６〜３５の４価又は２価の有機基であり、Ｗは炭素数が６〜１５の２価の有機基であり、ｌは０又は１以上の整数であり、同時に（ｎ＋ｌ）は２〜１５０の整数であり、Ｒ１は炭素以外の元素を含んでもよい（メタ）アクリロイルオキシメチル基を少なくとも１つ有する炭素が５〜２０の脂肪族である。
また、本発明の請求項９による半導体装置の製造方法は、請求項８に記載の半導体装置の製造方法において、前記保護膜形成工程における前記保護膜を焼結形成する際の温度が、１７０℃以上かつ２２０℃以下であることを特徴とする。
以上のように、本発明によれば、モールド材料の吸湿や乾燥の結果生じる応力を相殺する材料を、半導体素子の少なくとも一部を覆う保護膜に適用したので、前記応力によって生じる半導体素子及び半導体ＩＣの特性変動及び特性バラツキを抑制するする半導体装置及びその製造方法を提供することができる。
以下、本発明に係る半導体装置の一実施の形態について、図面を参照して説明する。
＜構成＞
図１は、本発明に係る半導体装置の一実施形態における構成を示す断面模式図である。図２は、本発明に係る半導体装置の一実施形態における構成を示す平面模式図である。
図１に示すように、本実施形態の半導体装置１は、リードフレーム１０６と、該リードフレーム１０６上に載置された半導体チップ１０８とが、リードフレーム１０６の先端部（図示せず）を露出させるようにしてモールド材料１０３によって封止されてなる。
＜構成＞
図１は、本発明に係る半導体装置の一実施形態における構成を示す断面模式図である。図２は、本発明に係る半導体装置の一実施形態における構成を示す平面模式図である。
図１に示すように、本実施形態の半導体装置１は、リードフレーム１０６と、該リードフレーム１０６上に載置された半導体チップ１０８とが、リードフレーム１０６の先端部（図示せず）を露出させるようにしてモールド材料１０３によって封止されてなる。
［半導体チップ］
半導体チップ１０８は、保護膜１０１と、金属ワイヤー１０２と、半導体素子１０４と、半導体基板１０５と、電極ＰＡＤ１０７とを有してなる。半導体基板１０５上には、半導体素子１０４が略直方体形状で形成されている。電極ＰＡＤ１０７は、その一端１０７ａを半導体素子１０４に接触させることにより電気的に導通させて、半導体素子１０４の上面及び側面に沿って設置されている。保護膜１０１は、電極ＰＡＤ１０７の他端１０７ｂを露出させて、電極ＰＡＤ１０７の一部と半導体素子１０４の上面及び側面を被覆している。
半導体基板１０５としては、ＧａＡｓ基板、Ｓｉ基板、Ｓａｐｐｈｉｒｅ基板、ＳｉＣ基板等の半導体基板が挙げられる。また、半導体基板１０５の面方位は（１１１）、又は（１００）、又は前記面方位から７度以内の傾斜を有するものであればよい。
半導体チップ１０８は、保護膜１０１と、金属ワイヤー１０２と、半導体素子１０４と、半導体基板１０５と、電極ＰＡＤ１０７とを有してなる。半導体基板１０５上には、半導体素子１０４が略直方体形状で形成されている。電極ＰＡＤ１０７は、その一端１０７ａを半導体素子１０４に接触させることにより電気的に導通させて、半導体素子１０４の上面及び側面に沿って設置されている。保護膜１０１は、電極ＰＡＤ１０７の他端１０７ｂを露出させて、電極ＰＡＤ１０７の一部と半導体素子１０４の上面及び側面を被覆している。
半導体基板１０５としては、ＧａＡｓ基板、Ｓｉ基板、Ｓａｐｐｈｉｒｅ基板、ＳｉＣ基板等の半導体基板が挙げられる。また、半導体基板１０５の面方位は（１１１）、又は（１００）、又は前記面方位から７度以内の傾斜を有するものであればよい。
また、半導体チップ１０８は、半導体素子チップとシリコンＩＣチップとが一緒に組み立てられたハイブリッド品として提供されてもよい。このようなハイブリッド品の形態としては、リードフレーム１０６上に半導体素子チップ及び／又はシリコンＩＣチップを２つ以上並べて配置してもよいし、２つ以上の半導体素子チップ及び／又はシリコンＩＣチップを上下（厚さ方向）に積層させて形成してもよい。また、この積層構造は、バンプを用いて積層された半導体素子チップ及び／又はシリコンＩＣチップ間の電極ＰＡＤ１０７同士の電気的導通を取るフリップチップ構造でもよいし、積層された半導体素子チップ及び／又はシリコンＩＣチップ間の電極ＰＡＤ１０７同士を金属ワイヤー１０２にて接続して電気的導通を取る構造でもよい。
［半導体素子］
半導体素子１０４は、半導体素子及び半導体ＩＣの少なくともいずれかを有する電子部品である。
なお、本実施形態における半導体素子１０４は、図２に示すように、十字型の形状を呈したホール素子である。そして、この半導体素子１０４は、形状が半導体素子１０４に相似の保護膜１０１によって完全に覆われている。
半導体素子１０４は、Ｓｉ（シリコン）など、単一の元素を材料とする半導体を用いてもよいが、複数の元素を材料とする化合物半導体を用いることが好ましい。
半導体素子１０４は、半導体素子及び半導体ＩＣの少なくともいずれかを有する電子部品である。
なお、本実施形態における半導体素子１０４は、図２に示すように、十字型の形状を呈したホール素子である。そして、この半導体素子１０４は、形状が半導体素子１０４に相似の保護膜１０１によって完全に覆われている。
半導体素子１０４は、Ｓｉ（シリコン）など、単一の元素を材料とする半導体を用いてもよいが、複数の元素を材料とする化合物半導体を用いることが好ましい。
ここで、半導体素子（半導体ＩＣを含む）を化合物半導体とした半導体装置においては、ＩＩＩ族元素とＶ族元素、又はＩＩ族元素とＶＩ族元素など、周期律表において所属する族が異なる２種類以上の元素によって電子デバイスとしての活性領域が構成されている。これらＩＩＩ族元素とＶ族元素の各原子間、又はＩＩ族元素とＶＩ族元素の各原子間には各元素固有の電気陰性度に基づく分極が元々生じているため、外的なストレスに非常に敏感である。外的ストレスが印加されると、その結果として半導体素子及び半導体ＩＣの特性変動が誘発され、その影響度は、ＩＶ族の単一元素で電子デバイスとしての活性層が構成されるために、原子間の分極率が小さいシリコンを用いた半導体素子及び半導体ＩＣよりも大きくなる傾向がある。本発明では、化合物半導体を用いた半導体素子においても、外的ストレスの変動による素子特性の変動を好適に抑制することができる。
半導体素子に化合物半導体が用いられる場合、その化合物半導体としては、ＧａＡｓ、ＩｎＳｂ、ＩｎＡｓ、及びＡｌｘＧａ１−ｘＡｓｙＳｂ１−ｙ（ただし、ｘ＝０〜１、ｙ＝０〜１）の少なくともいずれかを含むことがより好ましい。
ここで、これら化合物半導体が用いられた場合の半導体素子１０４の膜厚ｄ１（図１参照）は、１０μｍ以下であることが好ましく、０．２μｍ以上４μｍ以下がより好ましく、０．４μｍ以上１．５μｍ以下であることが特に好ましい。
また、化合物半導体には、Ｓｉ、Ｓｎ、Ｚｎ、及びＰｂの少なくともいずれかがドープされていることが好ましい。
ここで、これら化合物半導体が用いられた場合の半導体素子１０４の膜厚ｄ１（図１参照）は、１０μｍ以下であることが好ましく、０．２μｍ以上４μｍ以下がより好ましく、０．４μｍ以上１．５μｍ以下であることが特に好ましい。
また、化合物半導体には、Ｓｉ、Ｓｎ、Ｚｎ、及びＰｂの少なくともいずれかがドープされていることが好ましい。
［電極ＰＡＤ］
電極ＰＡＤ１０７は、一端１０７ａが半導体素子１０４の電極（図示せず）に電気的に導通されて、半導体素子１０４の上面及び側面に沿って設置される。なお、電極ＰＡＤ１０７の他端１０７ｂは、保護膜１０１から露出され、金属ワイヤー１０２の一端１０２ａが電気的に導通されている。金属ワイヤー１０２の他端１０２ｂは、リードフレーム１０６に電気的に導通されている。
電極ＰＡＤ１０７は、一端１０７ａが半導体素子１０４の電極（図示せず）に電気的に導通されて、半導体素子１０４の上面及び側面に沿って設置される。なお、電極ＰＡＤ１０７の他端１０７ｂは、保護膜１０１から露出され、金属ワイヤー１０２の一端１０２ａが電気的に導通されている。金属ワイヤー１０２の他端１０２ｂは、リードフレーム１０６に電気的に導通されている。
［保護膜］
保護膜１０１は、半導体素子１０４の上面及び側面を電極ＰＡＤ１０７と共に覆うように形成されている。すなわち、半導体素子１０４は、半導体基板１０５から露出した上面及び側面を、保護膜１０１及び電極ＰＡＤ１０７の一端を含む一部によって覆われている。
保護膜１０１の材料は、吸湿状態及び乾燥状態にさらされたときに膨張又は収縮するモールド材料１０３の応力を相殺する材料に特定される。すなわち、保護膜１０１の材料は、モールド材料１０３が、吸湿状態及び乾燥状態にさらされたときに膨張する材料であるか、もしくは収縮する材料であるか、並びにそのときに半導体素子１０４に対する応力に基づいて、同様の状態においてモールド材料１０３の応力を相殺する材料に特定される。
保護膜１０１は、半導体素子１０４の上面及び側面を電極ＰＡＤ１０７と共に覆うように形成されている。すなわち、半導体素子１０４は、半導体基板１０５から露出した上面及び側面を、保護膜１０１及び電極ＰＡＤ１０７の一端を含む一部によって覆われている。
保護膜１０１の材料は、吸湿状態及び乾燥状態にさらされたときに膨張又は収縮するモールド材料１０３の応力を相殺する材料に特定される。すなわち、保護膜１０１の材料は、モールド材料１０３が、吸湿状態及び乾燥状態にさらされたときに膨張する材料であるか、もしくは収縮する材料であるか、並びにそのときに半導体素子１０４に対する応力に基づいて、同様の状態においてモールド材料１０３の応力を相殺する材料に特定される。
保護膜１０１の材料としては、モールド材料１０３が、吸湿により膨張し、乾燥により収縮する材料（例えば、エポキシ樹脂）からなる場合、ポリアミド樹脂を用いることが好ましい。
保護膜１０１の材料として用いられるポリアミド樹脂は、下記構造式（１）であらわされる構造を構成単位とし、下記構造式（１）の繰り返し数ｎがポリアミド樹脂を構成する全構成単位数の総数の８０〜１００％の範囲内であるポリアミド樹脂が好ましく、下記構造式（１）であらわされる構造のみを構成単位とするポリアミド樹脂が特に好ましい。ポリアミド樹脂が下記構造式（１）であらわされる構造のみを構成単位とすることにより、モールド材料１０３の応力を相殺する挙動が均一となり、半導体素子の特性変動及び特性バラツキをより低減できる。
保護膜１０１の材料として用いられるポリアミド樹脂は、下記構造式（１）であらわされる構造を構成単位とし、下記構造式（１）の繰り返し数ｎがポリアミド樹脂を構成する全構成単位数の総数の８０〜１００％の範囲内であるポリアミド樹脂が好ましく、下記構造式（１）であらわされる構造のみを構成単位とするポリアミド樹脂が特に好ましい。ポリアミド樹脂が下記構造式（１）であらわされる構造のみを構成単位とすることにより、モールド材料１０３の応力を相殺する挙動が均一となり、半導体素子の特性変動及び特性バラツキをより低減できる。
ただし、構造式（１）中、Ｘは炭素数が６〜１５の３価の有機基であり、Ｙは、炭素数が６〜３５の４価又は２価の有機基であり、Ｗは炭素数が６〜１５の２価の有機基であり、ｌは０又は１以上の整数であり、同時に（ｎ＋ｌ）は２〜１５０の整数であり、Ｒ１は炭素以外の元素を含んでもよい、（メタ）アクリロイルオキシメチル基を少なくとも１つ有する炭素が５〜２０の脂肪族である。
また、構造式（１）中のＷ、Ｘ、及びＹは、それぞれ独立に芳香族基、脂環式基、脂肪族基、シロキサン基及びそれらの複合構造の基からなる群より選択される基であってもよい。
また、保護膜１０１として、ポリアミド膜を焼結形成する際の温度は、１６０℃以上かつ２５０℃以下が好ましく、１７０℃以上２２０℃以下がより好ましい。
また、焼結後の保護膜１０１の膜厚ｄ２（図１参照）は、１〜２０μｍが好ましく、２〜１４μｍがより好ましく、７．５μｍが特に好ましい。
［モールド材料］
モールド材料１０３は、リードフレーム１０６と、リードフレーム１０６上に載置され、金属ワイヤー１０２によって半導体素子１０４とリードフレーム１０６とを電気的に導通した半導体チップ１０８とを封止する部材である。モールド材料としては、例えば、エポキシ樹脂が挙げられる。
また、焼結後の保護膜１０１の膜厚ｄ２（図１参照）は、１〜２０μｍが好ましく、２〜１４μｍがより好ましく、７．５μｍが特に好ましい。
［モールド材料］
モールド材料１０３は、リードフレーム１０６と、リードフレーム１０６上に載置され、金属ワイヤー１０２によって半導体素子１０４とリードフレーム１０６とを電気的に導通した半導体チップ１０８とを封止する部材である。モールド材料としては、例えば、エポキシ樹脂が挙げられる。
ここで、モールド材料１０３は、プラスチックパッケージ組み立て後において、モールド材料１０３を安定固化させるために、一定時間だけ高い温度でアニールするのが一般的である。このときの温度は、モールド材料が十分焼結固化するガラス転移点以上、かつ保護膜１０１の焼結温度よりも低くすることが好ましい。具体的には、モールド材料１０３の固化温度は１７５℃以下であることが好ましく、プラスチックパッケージ形成後のモールド材料１０３の固化に問題が無ければ、キュア温度はより一層低くすることが好ましく、１７０℃以下であることが特に好ましく、例えば、１６５℃以上１７５℃以下である。
＜製造方法＞
次に、本実施形態における半導体装置の製造方法について図面を参照して以下に説明する。
図３（ａ）〜図３（ｅ）及び図４（ａ）〜図４（ｃ）は、本発明に係る半導体装置の一実施形態における製造方法を示す断面模式図である。
本実施形態における半導体装置の製造方法は、保護膜形成工程と、結線工程と、封止工程とを少なくとも含み、前記保護膜形成工程の前に行う工程として、半導体チップ形成工程を含む。また、保護膜形成工程と結線工程との間には、切断工程が行われる。
次に、本実施形態における半導体装置の製造方法について図面を参照して以下に説明する。
図３（ａ）〜図３（ｅ）及び図４（ａ）〜図４（ｃ）は、本発明に係る半導体装置の一実施形態における製造方法を示す断面模式図である。
本実施形態における半導体装置の製造方法は、保護膜形成工程と、結線工程と、封止工程とを少なくとも含み、前記保護膜形成工程の前に行う工程として、半導体チップ形成工程を含む。また、保護膜形成工程と結線工程との間には、切断工程が行われる。
［半導体チップ形成工程］
半導体チップ形成工程は、半導体素子形成工程と、電極ＰＡＤ形成工程とを含む。
半導体素子形成工程は、半導体基板１０５上に半導体素子１０４を形成する工程である（図３（ａ）参照）。
半導体素子１０４を半導体基板１０５上に形成する方法としては、半導体基板１０５の表面に、化合物半導体薄膜を構成する元素のビームを照射して多数の化合物半導体薄膜を成長させる分子線エピタキシー（ＭＢＥ）法が挙げられる。半導体基板１０５上に多数の化合物半導体薄膜が形成された後は、洗浄工程、リソグラフィー工程、エッチング工程、及びデポジション工程を繰り返すことによって、半導体基板１０５上に半導体素子１０４が形成される。
半導体チップ形成工程は、半導体素子形成工程と、電極ＰＡＤ形成工程とを含む。
半導体素子形成工程は、半導体基板１０５上に半導体素子１０４を形成する工程である（図３（ａ）参照）。
半導体素子１０４を半導体基板１０５上に形成する方法としては、半導体基板１０５の表面に、化合物半導体薄膜を構成する元素のビームを照射して多数の化合物半導体薄膜を成長させる分子線エピタキシー（ＭＢＥ）法が挙げられる。半導体基板１０５上に多数の化合物半導体薄膜が形成された後は、洗浄工程、リソグラフィー工程、エッチング工程、及びデポジション工程を繰り返すことによって、半導体基板１０５上に半導体素子１０４が形成される。
ここで、半導体素子１０４の形成は、ＭＢＥによる形成に限定されるものではなく、ＭＯＣＶＤによる薄膜形成でもよいし、イオン注入により、半導体基板１０５とは電気伝導度の異なる層を半導体基板１０５の表面から所定の深さ（例えば、１μｍ程度）までの範囲に形成することにより代用してもよい。
電極ＰＡＤ形成工程は、半導体素子１０４と一端１０７ａとを接触させて電気的に導通させた電極ＰＡＤ１０７を半導体素子１０４の上面及び側面に沿うように設置する工程である（図３（ｂ）参照）。電極ＰＡＤ１０７を半導体素子１０４上及び半導体基板１０５上に形成する方法としては、電極ＰＡＤ１０７の材料をＡｕ、Ｐｔ、Ｔｉ、Ｇｅ、Ｎｉとしたスパッタリング法や蒸着法が挙げられる。
電極ＰＡＤ形成工程は、半導体素子１０４と一端１０７ａとを接触させて電気的に導通させた電極ＰＡＤ１０７を半導体素子１０４の上面及び側面に沿うように設置する工程である（図３（ｂ）参照）。電極ＰＡＤ１０７を半導体素子１０４上及び半導体基板１０５上に形成する方法としては、電極ＰＡＤ１０７の材料をＡｕ、Ｐｔ、Ｔｉ、Ｇｅ、Ｎｉとしたスパッタリング法や蒸着法が挙げられる。
［保護膜形成工程］
保護膜形成工程は、半導体基板上に形成された半導体素子の上面及び側面を、前記半導体素子に電気的に接続された電極ＰＡＤと共に覆うように保護膜を形成する工程である（図３（ｃ）参照）。すなわち、本工程は、前述の半導体チップ形成工程において、半導体基板１０５上に形成された半導体素子１０４及び電極ＰＡＤ１０７を、電極ＰＡＤ１０７の他端１０７ｂを露出させるように、保護膜１０１で被覆する工程である。具体的には、まず、保護膜１０１を形成する材料の塗布液を、半導体素子１０４上、半導体基板１０５上、及び電極ＰＡＤ１０７上にスピンコート法で塗布する（図３（ｃ）参照）。そして、保護膜１０１に対して露光処理及び現像処理を行って、半導体素子１０４の活性層の上部と側面を電極ＰＡＤ１０７と共に覆うように保護膜１０１を形成する（図３（ｄ）参照）。
保護膜形成工程は、半導体基板上に形成された半導体素子の上面及び側面を、前記半導体素子に電気的に接続された電極ＰＡＤと共に覆うように保護膜を形成する工程である（図３（ｃ）参照）。すなわち、本工程は、前述の半導体チップ形成工程において、半導体基板１０５上に形成された半導体素子１０４及び電極ＰＡＤ１０７を、電極ＰＡＤ１０７の他端１０７ｂを露出させるように、保護膜１０１で被覆する工程である。具体的には、まず、保護膜１０１を形成する材料の塗布液を、半導体素子１０４上、半導体基板１０５上、及び電極ＰＡＤ１０７上にスピンコート法で塗布する（図３（ｃ）参照）。そして、保護膜１０１に対して露光処理及び現像処理を行って、半導体素子１０４の活性層の上部と側面を電極ＰＡＤ１０７と共に覆うように保護膜１０１を形成する（図３（ｄ）参照）。
その後、このようにして半導体素子１０４、電極ＰＡＤ１０７、及びポリアミド膜（保護膜）１０１が上面に形成された半導体基板１０５を、例えば１８０℃の窒素雰囲気下に約２時間さらして保護膜１０１中の残存溶媒を蒸発させると同時に保護膜１０１を焼結固化させる。
ここで、焼結固化後の保護膜１０１の膜厚ｄ２（図１参照）は、１μｍ〜２０μｍ以下が好ましく、２μｍ以上１４μｍ以下がより好ましく、７．５μｍが特に好ましい。
ここで、焼結固化後の保護膜１０１の膜厚ｄ２（図１参照）は、１μｍ〜２０μｍ以下が好ましく、２μｍ以上１４μｍ以下がより好ましく、７．５μｍが特に好ましい。
［切断工程］
切断工程は、半導体基板１０５上に多数形成した半導体素子１０４をダイシング装置（図示せず）により切断して、個々の半導体チップ１０８に分割する工程である（図３（ｅ）参照）。
［結線工程］
結線工程は、リードフレーム１０６と電極ＰＡＤ１０７の他端１０７ｂとを結線する工程であり、公知のボンディング方法でリードフレーム１０６と電極ＰＡＤ１０７の他端１０７ｂとが結線処理される。金属ワイヤー１０２の主成分としては、例えば、ＡｕやＡｌが挙げられる。
［封止工程］
封止工程は、結線工程後の半導体チップ１０８をモールド材料１０３で樹脂封止する工程である。すなわち、保護膜１０１、半導体素子１０４、半導体基板１０５、電極ＰＡＤ１０７の周囲とリードフレーム１０６の一部とをモールド材料１０３で樹脂封止する工程である。
切断工程は、半導体基板１０５上に多数形成した半導体素子１０４をダイシング装置（図示せず）により切断して、個々の半導体チップ１０８に分割する工程である（図３（ｅ）参照）。
［結線工程］
結線工程は、リードフレーム１０６と電極ＰＡＤ１０７の他端１０７ｂとを結線する工程であり、公知のボンディング方法でリードフレーム１０６と電極ＰＡＤ１０７の他端１０７ｂとが結線処理される。金属ワイヤー１０２の主成分としては、例えば、ＡｕやＡｌが挙げられる。
［封止工程］
封止工程は、結線工程後の半導体チップ１０８をモールド材料１０３で樹脂封止する工程である。すなわち、保護膜１０１、半導体素子１０４、半導体基板１０５、電極ＰＡＤ１０７の周囲とリードフレーム１０６の一部とをモールド材料１０３で樹脂封止する工程である。
以下、実施例により本発明を更に具体的に説明するが、本発明の実施態様はこれらに限定されるものではない。
（実施例１）
本実施例では、下記手順により半導体装置１を作製した。
［半導体チップ形成工程］
まず、半導体素子形成工程として、膜形成装置としての分子線エピタキシー装置（ＶＧ社製Ｖ１００＋ＭＢＥ）内に、半導体基板１０５として、ＧａＡｓ基板を導入し、６００℃〜７００℃程度の温度でサーマルアニーリングを実施することにより、ＧａＡｓ基板１０５の表面の酸化膜を除去して、ＧａＡｓ単結晶表面を露出させた。
次に、このＧａＡｓ基板１０５の表面から酸化膜層を除去した後に基板温度を下げ、ついで化合物半導体薄膜を構成する元素のビームを照射して化合物半導体の薄膜積層構造としてＧａＡｓ／ＡｌｘＧａ１−ｘＡｓｙＳｂ１−ｙ／ＩｎＡｓ／ＡｌｘＧａ１−ｘＡｓｙＳｂ１−ｙを合計膜厚で約１μｍ成長させた。
（実施例１）
本実施例では、下記手順により半導体装置１を作製した。
［半導体チップ形成工程］
まず、半導体素子形成工程として、膜形成装置としての分子線エピタキシー装置（ＶＧ社製Ｖ１００＋ＭＢＥ）内に、半導体基板１０５として、ＧａＡｓ基板を導入し、６００℃〜７００℃程度の温度でサーマルアニーリングを実施することにより、ＧａＡｓ基板１０５の表面の酸化膜を除去して、ＧａＡｓ単結晶表面を露出させた。
次に、このＧａＡｓ基板１０５の表面から酸化膜層を除去した後に基板温度を下げ、ついで化合物半導体薄膜を構成する元素のビームを照射して化合物半導体の薄膜積層構造としてＧａＡｓ／ＡｌｘＧａ１−ｘＡｓｙＳｂ１−ｙ／ＩｎＡｓ／ＡｌｘＧａ１−ｘＡｓｙＳｂ１−ｙを合計膜厚で約１μｍ成長させた。
次いで、ＧａＡｓ基板１０５を膜形成装置より取り出し、洗浄工程、リソグラフィー工程、エッチング工程、及びデポジション工程を繰り返し、図２に示すような、電子デバイスとして機能する電気的活性層が、ＧａＡｓ基板１０５の表面と平行に十字型の構造をしたホール素子（半導体素子）１０４を形成した（図３（ａ）参照）。
次いで、電極ＰＡＤ形成工程として、このホール素子１０４の十字形の各頂点部付近にＡｕ／Ｔｉ構造をした電極ＰＡＤ１０７を取り付けたホール素子１０４をＧａＡｓ基板１０５上に多数形成した（図３（ｂ）参照）。
次いで、電極ＰＡＤ形成工程として、このホール素子１０４の十字形の各頂点部付近にＡｕ／Ｔｉ構造をした電極ＰＡＤ１０７を取り付けたホール素子１０４をＧａＡｓ基板１０５上に多数形成した（図３（ｂ）参照）。
［保護膜形成工程］
次に、保護膜１０１の材料として、下記の処方で保護膜形成用塗布液（ポリアミド樹脂塗布液）を調製した。
・下記構造式（３）に示すポリアミド・・・・・７０ｗｔ％
・溶媒：Ｎ−メチルピロリドン・・・・・３０ｗｔ％
次に、保護膜１０１の材料として、下記の処方で保護膜形成用塗布液（ポリアミド樹脂塗布液）を調製した。
・下記構造式（３）に示すポリアミド・・・・・７０ｗｔ％
・溶媒：Ｎ−メチルピロリドン・・・・・３０ｗｔ％
ついで、前記ＧａＡｓ基板１０５上に、保護膜形成用塗布液をスピンコート法にて塗布してポリアミド樹脂層１０１ａを形成した（図３（ｃ）参照）。そして、このポリアミド樹脂層１０１ａを露光装置によって露光した後、現像し、その後、ホール素子１０４の十字型の活性層の上部と側面を覆うようにポリアミド膜（保護膜）１０１を形成した（図２及び図３（ｄ）参照）。
その後、このようにして半導体素子１０４、電極ＰＡＤ１０７、及びポリアミド膜（保護膜）１０１が上面に形成されたＧａＡｓ基板１０５を１８０℃の窒素雰囲気下に約２時間さらしてポリアミド膜１０１中の残存溶媒を蒸発させると同時にポリアミド膜１０１を焼結固化させた。本焼結固化後のポリアミド膜１０１の膜厚ｄ２（図１参照）は７．５μｍであった。
［切断工程］
ついで、半導体基板１０５上に多数形成したホール素子１０４をダイシング装置（図示せず）により切断して、個々の半導体チップ１０８に分割した（図３（ｅ）参照）。
［結線工程］
ついで、この半導体チップ１０８をリードフレーム１０６上に固定積層し（図４（ａ）参照）、半導体チップ１０８上の電極ＰＡＤ１０７とリードフレーム１０５を金属ワイヤー１０２により公知のボンディング方法で電気的に接続した（図４（ｂ）参照）。この時、金属ワイヤー１０２の主成分はＡｕ又はＡｌとした。
ついで、半導体基板１０５上に多数形成したホール素子１０４をダイシング装置（図示せず）により切断して、個々の半導体チップ１０８に分割した（図３（ｅ）参照）。
［結線工程］
ついで、この半導体チップ１０８をリードフレーム１０６上に固定積層し（図４（ａ）参照）、半導体チップ１０８上の電極ＰＡＤ１０７とリードフレーム１０５を金属ワイヤー１０２により公知のボンディング方法で電気的に接続した（図４（ｂ）参照）。この時、金属ワイヤー１０２の主成分はＡｕ又はＡｌとした。
［封止工程］
次いで、半導体チップ１０８とリードフレーム１０６が一体固定されたものを金型内に導入し、更にプラスチックパッケージの原料となるモールド材料１０３をこの金型内に流し込んで、ホール素子１０４、半導体基板１０５、リードフレーム１０６、電極ＰＡＤ１０７、及び金属ワイヤー１０２を覆うようにしてモールド材料１０３で封止した（図４（ｃ）参照）。この時、モールド材料１０３はエポキシ系樹脂（ＣＶ４１８０，Ｐａｎａｓｏｎｉｃ電工社製）を用いた。
次いで、モールド材料１０３を固化安定化させるためのモールドキュアを約１７５℃の温度にて２時間実施した。
以上の手順により、半導体素子１０４としてホール素子を有する半導体装置１が得られた。
次いで、半導体チップ１０８とリードフレーム１０６が一体固定されたものを金型内に導入し、更にプラスチックパッケージの原料となるモールド材料１０３をこの金型内に流し込んで、ホール素子１０４、半導体基板１０５、リードフレーム１０６、電極ＰＡＤ１０７、及び金属ワイヤー１０２を覆うようにしてモールド材料１０３で封止した（図４（ｃ）参照）。この時、モールド材料１０３はエポキシ系樹脂（ＣＶ４１８０，Ｐａｎａｓｏｎｉｃ電工社製）を用いた。
次いで、モールド材料１０３を固化安定化させるためのモールドキュアを約１７５℃の温度にて２時間実施した。
以上の手順により、半導体素子１０４としてホール素子を有する半導体装置１が得られた。
（比較例１）
実施例１において保護膜形成用塗布液をポリイミドとした以外は実施例１と同様にして、半導体装置１を作製した。なお、保護膜形成用塗布液は、下記の処方で調製した。
・下記構造式（４）に示すポリイミド・・・・・７０ｗｔ％
・溶媒：Ｎ−メチルピロリドン・・・・・３０ｗｔ％
実施例１において保護膜形成用塗布液をポリイミドとした以外は実施例１と同様にして、半導体装置１を作製した。なお、保護膜形成用塗布液は、下記の処方で調製した。
・下記構造式（４）に示すポリイミド・・・・・７０ｗｔ％
・溶媒：Ｎ−メチルピロリドン・・・・・３０ｗｔ％
（比較例２）
実施例１において保護膜形成用塗布液をポリベンゾオキサゾール（ＰＢＯ）とした以外は実施例１と同様にして、半導体装置１を作製した。なお、保護膜形成用塗布液は、下記の処方で調製した。
・下記構造式（５）に示すポリベンゾオキサゾール（ＰＢＯ）・・・・・７０ｗｔ％
・溶媒：γ−ブチルラクトン・・・・・３０ｗｔ％
実施例１において保護膜形成用塗布液をポリベンゾオキサゾール（ＰＢＯ）とした以外は実施例１と同様にして、半導体装置１を作製した。なお、保護膜形成用塗布液は、下記の処方で調製した。
・下記構造式（５）に示すポリベンゾオキサゾール（ＰＢＯ）・・・・・７０ｗｔ％
・溶媒：γ−ブチルラクトン・・・・・３０ｗｔ％
＜評価＞
ホール素子の重要な電気特性の内、磁場が印加されていない条件下において僅かな出力電圧信号が出る、いわゆる不平衡電圧と称されるものが有る。この不平衡電圧の発現メカニズムは未だ完全には解明されておらず、様々な要因によって発生すると言われているが、この不平衡電圧発生原因の主たるものとして、モールド材料からの力学的ストレス、ホール素子活性層表面付近の界面準位、ホール素子活性層中の結晶欠陥などが挙げられる。
ホール素子の重要な電気特性の内、磁場が印加されていない条件下において僅かな出力電圧信号が出る、いわゆる不平衡電圧と称されるものが有る。この不平衡電圧の発現メカニズムは未だ完全には解明されておらず、様々な要因によって発生すると言われているが、この不平衡電圧発生原因の主たるものとして、モールド材料からの力学的ストレス、ホール素子活性層表面付近の界面準位、ホール素子活性層中の結晶欠陥などが挙げられる。
特に、プラスチックパッケージに組み立てたホール素子では、モールド材料の吸湿や乾燥によるモールド材料自身の体積膨張及び収縮による力学的ストレス変化がホール素子へと与える影響が特に顕著であり、使用環境の差により、同一チップでも不平衡電圧が大きく変動してしまう。このためホール素子及びそれらを半導体ＩＣと組み合わせたハイブリッド品の出力のＳ／Ｎが著しく劣化し、製品の信頼性を著しく低下させてしまっている。
そこで、実施例１、比較例１及び比較例２で作製した半導体装置について、乾燥条件下及び吸湿条件下と連続的にさらす試験を実施して、これらの試験前後での不平衡電圧の変動、特に不平衡電圧の変動量のバラツキを評価した。
そこで、実施例１、比較例１及び比較例２で作製した半導体装置について、乾燥条件下及び吸湿条件下と連続的にさらす試験を実施して、これらの試験前後での不平衡電圧の変動、特に不平衡電圧の変動量のバラツキを評価した。
［吸湿乾燥試験］
吸湿乾燥試験は、実施例１、比較例１及び比較例２で作製した半導体装置に対して、まず１２５℃のオーブン内にて２４時間放置し、次いで８５℃８５％の湿度環境下に１４６時間放置し、最後に２６０℃のオーブン内に１０秒間だけの投入を３回行った。これら一連の試験の前後における不平衡電圧の変動の素子間バラツキをまとめたものを表１に示す。
吸湿乾燥試験は、実施例１、比較例１及び比較例２で作製した半導体装置に対して、まず１２５℃のオーブン内にて２４時間放置し、次いで８５℃８５％の湿度環境下に１４６時間放置し、最後に２６０℃のオーブン内に１０秒間だけの投入を３回行った。これら一連の試験の前後における不平衡電圧の変動の素子間バラツキをまとめたものを表１に示す。
表１に示す不平衡電圧の変動値の標準偏差からも明らかなように、一般的な保護膜（パッシベーション膜）として用いられているポリイミド膜を適用した比較例１、及びＰＢＯを適用した比較例２の半導体装置では、前記吸湿乾燥試験前後での不平衡電圧の変動幅の標準偏差（Ｎ数は各２４２チップ）がそれぞれ、０．５６ｍＶ、０．６０ｍＶであったのに対し、ポリアミド膜を適用した実施例１の半導体装置では、不平衡電圧の変動幅の標準偏差が０．１６ｍＶへと大きく改善していることがわかる。つまり、比較例１及び比較例２の半導体装置では、半導体素子の変動バラツキは実施例１の半導体装置における変動バラツキよりも約４倍も悪いことが明らかであるため、実施例１の半導体装置におけるポリアミド膜の方が比較例１又は比較例２の半導体装置におけるポリイミド膜又はＰＢＯ膜よりも効果的に抑制できていることが示唆されている。
［半導体基板への残留応力］
ここで、本発明に用いられるポリアミド膜による外的な力学的ストレスの緩和メカニズムを調査するため、ＧａＡｓ基板上全面に膜厚９．５μｍのポリアミド膜を塗布形成したウエハ（実施例２）と、ＧａＡｓ基板上全面にポリイミド膜を塗布形成したウエハ（比較例３）とを作製し、前記と同様の吸湿乾燥試験を実施し、吸湿や乾燥の各工程毎にそれぞれのウエハの反り量を随時測定し、それぞれのウエハへの残留応力の変化傾向を評価した。この時、それぞれのウエハへの残留応力評価は、光学反射からそれぞれのウエハの反り量を測定する反り測定機（ＦＳＭ８８００、ＦＳＭ社製）を用いて測定・算出を行った。その結果を表２に示す。
ここで、本発明に用いられるポリアミド膜による外的な力学的ストレスの緩和メカニズムを調査するため、ＧａＡｓ基板上全面に膜厚９．５μｍのポリアミド膜を塗布形成したウエハ（実施例２）と、ＧａＡｓ基板上全面にポリイミド膜を塗布形成したウエハ（比較例３）とを作製し、前記と同様の吸湿乾燥試験を実施し、吸湿や乾燥の各工程毎にそれぞれのウエハの反り量を随時測定し、それぞれのウエハへの残留応力の変化傾向を評価した。この時、それぞれのウエハへの残留応力評価は、光学反射からそれぞれのウエハの反り量を測定する反り測定機（ＦＳＭ８８００、ＦＳＭ社製）を用いて測定・算出を行った。その結果を表２に示す。
表２に示すように、ポリイミド膜を用いた比較例３のウエハは、ポリイミド膜の焼結後、吸湿・乾燥の両方を個別に実施しても、残留応力は殆ど一定である。
ゆえに、ポリイミド膜を形成したホール素子をモールド材料にてプラスチックパッケージで組み立てた半導体装置（上記比較例１の半導体装置に相当）においては、ポリイミド膜形成に起因する残留応力に、モールド材料の吸湿及び乾燥による力学ストレスが単純に加算されるだけであるため、結局はモールド材料の吸湿・乾燥による力学的ストレスを緩和する作用を十分には発揮しないことがわかる。
ゆえに、ポリイミド膜を形成したホール素子をモールド材料にてプラスチックパッケージで組み立てた半導体装置（上記比較例１の半導体装置に相当）においては、ポリイミド膜形成に起因する残留応力に、モールド材料の吸湿及び乾燥による力学ストレスが単純に加算されるだけであるため、結局はモールド材料の吸湿・乾燥による力学的ストレスを緩和する作用を十分には発揮しないことがわかる。
一方、ポリアミド膜を用いた実施例２のウエハは、一般的な高分子材料の挙動とは異なり、８５℃８５％の吸湿によりポリアミド膜の収縮により残留応力が大きくなっていることが表２から明らかである。さらに、この吸湿により収縮したポリアミド膜を２６０℃１０秒間の急速乾燥を３回実施すると、ポリアミド膜が膨張し残留応力が減少する結果となった。これはモールド材料の吸湿による体積膨張、及びモールド材料の乾燥による体積収縮とは全く逆の挙動である。
以下、モールド材料及び保護膜の吸湿及び乾燥における挙動について図面を参照して説明する。
図５は、本実施例において、半導体装置を吸湿状態にさらしたときのモールド材料及び保護膜、各層中における力学的ストレスの方向を示す断面模式図である。また、図６は、本実施例において、半導体装置を乾燥状態にさらしたときのモールド材料及び保護膜、各層中における力学的ストレスの方向を示す断面模式図である。
図５は、本実施例において、半導体装置を吸湿状態にさらしたときのモールド材料及び保護膜、各層中における力学的ストレスの方向を示す断面模式図である。また、図６は、本実施例において、半導体装置を乾燥状態にさらしたときのモールド材料及び保護膜、各層中における力学的ストレスの方向を示す断面模式図である。
図５に示すように、ポリアミド膜１０１を形成したホール素子１０４をモールド材料１０３にて封止した半導体装置（上記実施例１の半導体装置に相当）では、吸湿環境下にさらすことにより、モールド材料１０３は矢印１１０の向きに膨張するが、ホール素子１０４とモールド材料１０３との間に形成されているポリアミド膜１０１は矢印１１１の向きに収縮し、結果としてモールド材料１０３とポリアミド膜１０１とが互いにストレスを相殺し、ホール素子１０４へと加わるストレスが効果的に相殺・抑制できている。このストレス相殺は乾燥条件下でもメカニズムは前記と同様である。
具体的には、図６に示すように、モールド材料１０３の乾燥による体積収縮の向き（図６中の矢印１１０）と、ポリアミド膜１０１の膨張の向き（図６中の矢印１１１）とに起因する両者のストレスが互いに相殺し、結果としてホール素子１０４へと加わるストレスを効果的に抑制できていることがわかる。
具体的には、図６に示すように、モールド材料１０３の乾燥による体積収縮の向き（図６中の矢印１１０）と、ポリアミド膜１０１の膨張の向き（図６中の矢印１１１）とに起因する両者のストレスが互いに相殺し、結果としてホール素子１０４へと加わるストレスを効果的に抑制できていることがわかる。
次に、モールド材料の厚み、及び保護膜の厚みｄ２と、半導体素子の活性層部分に印加されるストレスとの関係について図面を参照して説明する。
図７は、本実施例において、半導体素子の活性層部分に印加されるストレスの種類及びその大きさと、モールド材料の厚みＤ（図１参照）、及び保護膜の厚みｄ２（図１参照）との相関関係を示したグラフである。なお、図７において、矢印１２１は、保護膜１０１が半導体素子１０４に与えるストレスの大きさと向きのイメージ線を示し、矢印１２２は、モールド材料１０３が半導体素子１０４に与えるストレスの大きさと向きのイメージ線を示し、矢印１２３は、矢印１２１と矢印１２２との間の力学的ストレスの相殺によって、半導体素子１０４に実際に印加されるであろう力学的ストレスの大きさと、向きとを表したイメージ線を示す。
図７は、本実施例において、半導体素子の活性層部分に印加されるストレスの種類及びその大きさと、モールド材料の厚みＤ（図１参照）、及び保護膜の厚みｄ２（図１参照）との相関関係を示したグラフである。なお、図７において、矢印１２１は、保護膜１０１が半導体素子１０４に与えるストレスの大きさと向きのイメージ線を示し、矢印１２２は、モールド材料１０３が半導体素子１０４に与えるストレスの大きさと向きのイメージ線を示し、矢印１２３は、矢印１２１と矢印１２２との間の力学的ストレスの相殺によって、半導体素子１０４に実際に印加されるであろう力学的ストレスの大きさと、向きとを表したイメージ線を示す。
前記力学的ストレス相殺関係は、図７に示すように、モールド材料１０３の厚みＤ（図１参照）に依存する力学的ストレス１２２と、ポリアミド１０１の膜厚ｄ２に依存する力学的ストレス１２３とに密接な関係を持っている。前述のとおり、使用環境下に応じて変化するモールド材料１０３からの力学的ストレスと、ポリアミド膜１０１に起因する力学的ストレスとは互いに逆の向きをもっており、結果として半導体素子１０４に印加される力学的ストレスは１２１と１２２の差分の１２３のようになる。つまりは、ポリアミド膜１０１とモールド材料１０３との各膜厚の相関関係が重要となる。
これを裏付けるため、本発明に用いられるポリアミド膜１０１の膜厚ｄ２を７．５μｍ、９．５μｍ、１４μｍと変化させ、モールド材料１０３の厚さＤを一定とした条件下において、前述の乾燥・吸湿試験を実施した。図８は、その試験前後におけるポリアミド膜１０１の膜厚ｄ２と、半導体素子（ホール素子）の不平衡電圧Ｖｕの変動バラツキ（偏差）との関係を示すグラフである。図８に示す結果からも、前記力学的ストレス相殺関係の説明が支持される。
以上の結果から、保護膜の材料を、モールド材料の応力を相殺する材料に特定した本発明の半導体装置及びその製造方法によれば、半導体素子及び半導体ＩＣの各チップをプラスチック材料として組み立てた後、吸湿や乾燥等の使用環境の変化により発生するモールド材料起因のストレスが、半導体素子及び半導体ＩＣの各電子デバイスとしての活性層に影響することを効果的に抑制でき、ひいては、半導体素子及び半導体ＩＣの特性信頼性を向上できることが証明された。
（他の実施形態）
以下、本発明に係る半導体装置の他の実施の形態について、図面を参照して説明する。
図９〜図１３は、それぞれ、本発明に係る半導体装置の他の実施の形態を示す模式図である。
本発明に係る半導体装置は、図９〜図１３のそれぞれに挙げるような構成とされてもよい。なお、以下の説明では、上記実施形態と同様の構成については説明を省略する。また、図１１〜図１３では、保護膜１０１の形成領域をハッチングで示している。図９〜図１３に示すような形状の保護膜１０１は、前述の保護膜形成工程における露光処理及び現像処理を適宜調整して形成される。
以下、本発明に係る半導体装置の他の実施の形態について、図面を参照して説明する。
図９〜図１３は、それぞれ、本発明に係る半導体装置の他の実施の形態を示す模式図である。
本発明に係る半導体装置は、図９〜図１３のそれぞれに挙げるような構成とされてもよい。なお、以下の説明では、上記実施形態と同様の構成については説明を省略する。また、図１１〜図１３では、保護膜１０１の形成領域をハッチングで示している。図９〜図１３に示すような形状の保護膜１０１は、前述の保護膜形成工程における露光処理及び現像処理を適宜調整して形成される。
まず、図９に示す半導体装置１は、電極ＰＡＤ１０７が半導体素子１０４の上面に形成されている構成が上記実施形態と異なる（図１参照）。すなわち、この実施形態では、電極ＰＡＤ１０７以外の半導体素子１０４の上部の一部と側面全てが保護膜１０１で覆われていることを示している。
また、図１０に示す半導体装置１は、半導体素子１０４の側面が保護膜で覆われていない構成が上記実施形態と異なる（図９参照）。すなわち、この実施形態では、半導体素子１０４の上部の一部が保護膜１０１で覆われていることを示している。
また、図１０に示す半導体装置１は、半導体素子１０４の側面が保護膜で覆われていない構成が上記実施形態と異なる（図９参照）。すなわち、この実施形態では、半導体素子１０４の上部の一部が保護膜１０１で覆われていることを示している。
また、図１１に示す半導体装置１は、８角形の形状を有する保護膜１０１で半導体素子１０４を完全に覆っている構成が上記実施形態と異なる。ここで、保護膜１０１の形状は８角形に限定するものではなく、半導体素子１０４を完全に覆う多角形であればよい。
また、図１２に示す半導体装置１は、円形の形状を有する保護膜１０１で半導体素子１０４が完全に覆われている構成が上記実施形態と異なる。ここで、保護膜１０１の形状は、完全な円形に限定するものではなく、半導体素子１０４を完全に覆っていれば楕円形でもよい。
また、図１３に示す半導体装置１は、半導体素子１０４を含む半導体基板１０５のうち、電極ＰＡＤ１０７の他端１０７を含む一部を除くほぼ全ての半導体素子１０４の上面及び側面並びに半導体基板１０５の上面が保護膜１０１によって覆われている構成が上記実施形態と異なる。
また、図１２に示す半導体装置１は、円形の形状を有する保護膜１０１で半導体素子１０４が完全に覆われている構成が上記実施形態と異なる。ここで、保護膜１０１の形状は、完全な円形に限定するものではなく、半導体素子１０４を完全に覆っていれば楕円形でもよい。
また、図１３に示す半導体装置１は、半導体素子１０４を含む半導体基板１０５のうち、電極ＰＡＤ１０７の他端１０７を含む一部を除くほぼ全ての半導体素子１０４の上面及び側面並びに半導体基板１０５の上面が保護膜１０１によって覆われている構成が上記実施形態と異なる。
本発明は、半導体基板上に形成された半導体素子及び半導体ＩＣの各チップ又は両方のチップを組み合わせてプラスチックパッケージとして組み立てたものにおいて、その使用環境の変化によりプラスチックパッケージの構成材料であるモールド材料が吸湿・乾燥することにより生じる力学的ストレスが、プラスチックパッケージ内に梱包されている半導体素子及び半導体ＩＣの各チップに加わることを抑制できる構造及び製造方法に関するものであり、これにより、高湿度環境下や高乾燥条件下での使用後に半導体素子及び半導体ＩＣの特性変動を抑制することが可能となる。その結果、半導体素子及び半導体ＩＣの電気的特性の信頼性の著しい向上が期待できる。
１ 半導体装置
１０１ 保護膜
１０２ 金属ワイヤー
１０３ モールド材料
１０４ 半導体素子
１０５ 半導体基板
１０６ リードフレーム
１０７ 電極ＰＡＤ
１０８ 半導体チップ
１０１ 保護膜
１０２ 金属ワイヤー
１０３ モールド材料
１０４ 半導体素子
１０５ 半導体基板
１０６ リードフレーム
１０７ 電極ＰＡＤ
１０８ 半導体チップ
Claims (9)
- 半導体素子と、該半導体素子を保護する保護膜と、少なくとも前記半導体素子及び前記保護膜を封止するモールド材料とを有する半導体装置であって、
前記モールド材料が、吸湿により膨張し、乾燥により収縮する材料からなり、前記保護膜が、前記モールド材料の吸湿及び乾燥による前記半導体素子へのストレスを相殺するポリアミド樹脂からなり、
前記保護膜が、前記半導体素子に電気的に接続された電極ＰＡＤと共に前記半導体素子の上面及び側面を覆うように形成され、
前記保護膜の膜厚が、１〜２０μｍであり、
前記保護膜が、下記構造式（１）であらわされる構造を構成単位とし、下記構造式（１）の繰り返し数ｎがポリアミド樹脂を構成する全構成単位数の総数の８０〜１００％の範囲内であることを特徴とする半導体装置。
ただし、構造式（１）中、Ｘは炭素数が６〜１５の３価の有機基であり、Ｙは、炭素数が６〜３５の４価又は２価の有機基であり、Ｗは炭素数が６〜１５の２価の有機基であり、ｌは０又は１以上の整数であり、同時に（ｎ＋ｌ）は２〜１５０の整数であり、Ｒ１は炭素以外の元素を含んでもよい、（メタ）アクリロイルオキシメチル基を少なくとも１つ有する炭素が５〜２０の脂肪族である。
- 前記保護膜は、構造式（１）中のＷ、Ｘ、及びＹが、それぞれ独立に芳香族基、脂環式基、脂肪族基、シロキサン基及びそれらの複合構造の基からなる群より選択される基であることを特徴とする請求項１に記載の半導体装置。
- 前記半導体素子がシリコン及び化合物半導体の少なくともいずれかを有することを特徴とする請求項１に記載の半導体装置。
- 前記化合物半導体が、ＧａＡｓ、ＩｎＳｂ、ＩｎＡｓ、及びＡｌ ｘ Ｇａ １−ｘ Ａｓ ｙ Ｓｂ １−ｙ （ただし、ｘ＝０〜１、ｙ＝０〜１）の少なくともいずれかを含むことを特徴とする請求項３に記載の半導体装置。
- 前記化合物半導体に、Ｓｉ、Ｓｎ、Ｚｎ、及びＰｂの少なくともいずれかがドープされていることを特徴とする請求項３又は４に記載の半導体装置。
- 前記半導体素子が、ホール素子、磁気抵抗効果素子、受光素子、及び発光素子の少なくともいずれかを有することを特徴とする請求項１に記載の半導体装置。
- 前記半導体素子が、シリコンＩＣを有するハイブリッドＩＣであることを特徴とする請求項１に記載の半導体装置。
- 半導体基板上に形成された半導体素子の上面及び側面を、前記半導体素子に電気的に接続された電極ＰＡＤと共に覆うように保護膜を形成する保護膜形成工程と、
リードフレームと前記半導体素子上の電極とを結線する結線工程と、
前記半導体基板、前記半導体素子、及び保護膜の全部と前記リードフレームの一部とを、吸湿により膨張し、乾燥により収縮するモールド材料で樹脂封止する封止工程とを含む半導体装置の製造方法であって、
前記保護膜及び前記モールド材料が、吸湿及び乾燥による前記半導体素子へのストレスを相殺する材料からなり、
前記保護膜の膜厚が、１〜２０μｍであり、
前記保護膜が、下記構造式（１）であらわされる構造を構成単位とし、下記構造式（１）の繰り返し数ｎがポリアミド樹脂を構成する全構成単位数の総数の８０〜１００％の範囲内であることを特徴とする半導体装置の製造方法。
（ただし、構造式（１）中、Ｘは炭素数が６〜１５の３価の有機基であり、Ｙは、炭素数が６〜３５の４価又は２価の有機基であり、Ｗは炭素数が６〜１５の２価の有機基であり、ｌは０又は１以上の整数であり、同時に（ｎ＋ｌ）は２〜１５０の整数であり、Ｒ１は炭素以外の元素を含んでもよい（メタ）アクリロイルオキシメチル基を少なくとも１つ有する炭素が５〜２０の脂肪族である。
- 前記保護膜形成工程における前記保護膜を焼結形成する際の温度が、１７０℃以上かつ２２０℃以下であることを特徴とする請求項８に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009271963A JP5155989B2 (ja) | 2009-11-30 | 2009-11-30 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2009271963A JP5155989B2 (ja) | 2009-11-30 | 2009-11-30 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
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| JP2011114311A JP2011114311A (ja) | 2011-06-09 |
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ID=44236386
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| Application Number | Title | Priority Date | Filing Date |
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| JP2009271963A Active JP5155989B2 (ja) | 2009-11-30 | 2009-11-30 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
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| JP (1) | JP5155989B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014174100A (ja) * | 2013-03-12 | 2014-09-22 | Asahi Kasei Electronics Co Ltd | 湿度センサ |
| JP6304700B2 (ja) * | 2016-09-26 | 2018-04-04 | 株式会社パウデック | 半導体パッケージ、モジュールおよび電気機器 |
| WO2018056426A1 (ja) * | 2016-09-26 | 2018-03-29 | 株式会社パウデック | 半導体パッケージ、モジュールおよび電気機器 |
| JP7446125B2 (ja) * | 2020-02-21 | 2024-03-08 | エイブリック株式会社 | 半導体装置およびその製造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1135915A (ja) * | 1997-07-15 | 1999-02-09 | Toray Ind Inc | 樹脂封止型半導体装置 |
| JP3708490B2 (ja) * | 2001-09-12 | 2005-10-19 | 株式会社東芝 | 光半導体装置及びその製造方法 |
| JP4240306B2 (ja) * | 2004-05-13 | 2009-03-18 | 旭化成エレクトロニクス株式会社 | 回転検出器 |
| JP5169169B2 (ja) * | 2007-11-22 | 2013-03-27 | 住友ベークライト株式会社 | ポリアミド樹脂、ポジ型感光性樹脂組成物、硬化膜、保護膜、絶縁膜およびそれを用いた半導体装置、表示体装置 |
| KR20110122135A (ko) * | 2009-02-13 | 2011-11-09 | 스미토모 베이클리트 컴퍼니 리미티드 | 포지티브형 감광성 수지 조성물, 및 그것을 이용한 경화막, 보호막, 절연막, 반도체 장치 및 표시 장치 |
-
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- 2009-11-30 JP JP2009271963A patent/JP5155989B2/ja active Active
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| Publication number | Publication date |
|---|---|
| JP2011114311A (ja) | 2011-06-09 |
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|
| A977 | Report on retrieval |
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