JPH0670262U - ヘテロ接合ホール素子 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 高感度のヘテロ接合ホール素子を安定して得
る。 【構成】 ボンデング用のパッド電極１０７をヘテロ接
合の上部１０５以外の領域に載置する。 【効果】 素子化プロセスの熱処理や機械加工に伴う電
子移動度の低下を抑制でき高感度化特性を維持できる。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

半導体異種接合（ヘテロ接合）を具備してなるヘテロ接合ホール素子に係わり 、特にその素子の高感度特性を安定して得るための電極の構成並びに配置に関す る。

【０００２】

【従来の技術】

磁界を検知し、その強度に応じて電気信号を発生する、いわゆる磁電変換素子 の一つとしてホール（Ｈａｌｌ）素子が知られている。このホール素子は磁場を 印加した際に、ホール素子を構成する半導体内の電子の運動によって発生するホ ール（Ｈａｌｌ）電圧を被検知量とする一種の磁気センサーであり、回転、位置 検出センサー等として産業界で広範囲に利用されている。

【０００３】 ホール素子用の半導体材料としてはシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ） などの元素半導体の他、アンチモン化インジウム（ＩｎＳｂ）、ヒ化インジウム （ＩｎＡｓ）やヒ化ガリウム（ＧａＡｓ）等の元素周期律表の第 族に属する元 素と同じく第 族に属する二つの元素を化合させてなる − 族２元化合物半導 体も使用される。

【０００４】 しかし、従来の化合物半導体からなるホール素子を見れば、用いる半導体の物 性に依ってホール素子の特性上に一長一短が存在する。例えば、ＧａＡｓから成 るホール素子はＧａＡｓ半導体のバンドギャップが比較的大きい事により素子特 性の温度変化は少ないものの、逆に電子移動度が多少低いため積感度はＩｎＳｂ から成るホール素子に比較して低いという欠点がある。一方、ＩｎＳｂホール素 子はＩｎＳｂ半導体のバンドギャップが低いため、特性の温度変化は大きいが、 高い積感度が得られる利点を有している。

【０００５】 最近では、自動車エンジンの精密な回転制御等、高温環境下に於ける精密セン シング技術の必要性が高まり、高いホール電圧を出力する能力を有し、且つ温度 による素子特性の変化を低く抑制した新たな高性能ホール素子が要望されるに至 っている。ここで、ホール電圧は半導体材料のホール（Ｈａｌｌ）係数に依存し 、ホール係数が大きい程ホール電圧の出力能力は高い。また、このホール係数は 半導体材料の移動度に比例して増加する。従って高いホール出力電圧を得るには 、即ち高感度なホール素子を得るには、高い電子移動度を発現する半導体材料を 使用する必要がある。

【０００６】 このため産業界からの高性能ホール素子の要望と相まって半導体材料の物性面 からの検討も進み、極く最近では従来と同様の III−Ｖ族化合物半導体でも三種 類の元素を混合させてなるヒ化ガリウム・インジウム（ＧａＩｎＡｓ）三元混晶 とリン化インジウム（ＩｎＰ）から構成されるヘテロ接合を具備した材料を新た な高感度ホール素子の材料として応用する試みもなされている（奥山 忍他、１ ９９２年秋季第５３回応用物理学会学術講演会予稿集Ｎｏ．３（応用物理学会発 行）、１６ａ−ＳＺＣ−１６、１０７８頁）。このＧａＩｎＡｓホール素子は特 性の温度変化も比較的小さく、且つまた室温移動度が極めて高いために優れた積 感度を有する。 以下、ＧａＩｎＡｓ／ＩｎＰヘテロ接合ホール素子をヘテロ接合ホール素子の 一例として説明を加える。

【０００７】 このようなＧａＩｎＡｓホール素子は、通常Ｆｅを適量添加してなる高抵抗の 半絶縁性ＩｎＰ単結晶基板上に成長させたＧａ_X Ｉｎ_1-X Ａｓ（x は混晶比（組 成比）を表す。）膜を感磁部として構成される。しかしながら、単にＧａ_X Ｉｎ_1-X Ａｓ膜をＦｅ添加ＩｎＰ単結晶基板上に堆積させただけではこのＧａ_X Ｉｎ _1-X Ａｓ膜に高移動度が安定的に付与されるとは限らない。それは主に、基板と して利用する高抵抗ＩｎＰ単結晶中に含有されるＦｅ不純物が、当該ＩｎＰ単結 晶上に所望のＧａ_X Ｉｎ_1-X Ａｓ膜をエピタキシャル成長させるべく或る高温の 成長環境下に曝した際に、ＩｎＰ単結晶基板側より成長しつつあるＧａ_X Ｉｎ_{1- X} Ａｓ膜の内部へ熱拡散することに起因している。即ち、Ｆｅ不純物がいわゆる 電子トラップ（trap）として働き、電子の移動を妨げるために移動度の向上を阻 害するからである。これを防止する目的で通常は高抵抗のＩｎＰ層をバッファ（ buffer）層（緩衝層）としてＧａ_X Ｉｎ_1-X Ａｓ感磁部膜とＩｎＰ基板との中間 に挿入し、ＩｎＰ基板結晶中の不純物や結晶欠陥の感磁部層への伝幡を低減する ことが行われている。

【０００８】 この様なＩｎＰバッファ層とＧａ_X Ｉｎ_1-X Ａｓ感磁部層との層から構成され てなる、いわゆる異種（ヘテロ；hetero）接合を有するエピタキシャルウエハを 母体材料として素子化するわけである。ホール素子となすには、素子を動作させ るための動作電流を流通させる入力電極、並びにホール電圧を出力する出力電極 を感磁部に電気的に接触させて形成しなけらばならない。これらの入・出力電極 には当然オーミック（Ohmic ）性を保有することが要求される。金属膜からなる 電極にオーミック性を付与させるには通常、感磁部層上に被着してなる金属電極 にアロイング（alloying）と称される熱処理を施す。

【０００９】 しかしながら、上記のアロイングは一般的には４００℃〜５００℃の温度で適 宣時間を設定して施されるが、このアロイング時の加熱操作により電極にオーミ ック性を付与出来るものの、前記のヘテロ接合の界面に熱的な衝撃が加わり同界 面の急峻性が損なわれるなどの欠点を生じ、結果としてＧａ_X Ｉｎ_1-X Ａｓ感磁 部層の電子移動度を低下させ、高感度ＧａＩｎＡｓホール素子の実現を阻害する という重大な欠点があった。

【００１０】 係る事態を防止するため、例えばＧａＩｎＡｓ感磁部層上で且つ電極部の直下 に高いキャリア濃度を有する低抵抗の結晶層を挿入し、アロイングを施さずとも オーミック性を呈する電極を形成する方法が従来から採用されている。この方法 によりオーミック電極を形成する方法は、アロイングを要しないことからノンア ロイ（nonalloy）コンタクト法と称される。この方法によればｎ形の伝導型を呈 する半導体結晶に対するオーミック性電極材料として通常利用されている金（Ａ ｕ）・ゲルマニウム（Ｇｅ）合金を使用せずとも、アルミニウム（Ａｌ）等の単 体の金属からなるオーミック性電極を形成することができる。

【００１１】 上記の高いキャリア濃度を有する低抵抗の結晶層とは、例えばキャリア濃度が １０¹⁹〜１０²⁰ｃｍ^-3程度のＧａＩｎＡｓ層やＩｎＰ層であってもよいが、Ｇａ ＩｎＡｓ層上にこの様な高キャリア濃度層を設ける場合にあっては、結晶相互の 歪の発生等の観点からＧａＩｎＡｓの高キャリア濃度層が堆積されることが多い 。また、最近ではイオン注入法を駆使し、電極を形成する領域にＧａＩｎＡｓに 対しｎ形の不純物として働くシリコン（Ｓｉ）、セレン（Ｓｅ）等のイオンを注 入し、当該領域を選択的に高キャリア濃度領域とし、ここに単体金属を真空蒸着 法、スパッタリング（sputtering）法などにより被着してノンアロイ形のオーミ ック性電極となす場合もある。いずれの高キャリア濃度層の形成方法に於いても 、従来のＡｕ・Ｇｅ合金ではなく単体の金属材料でオーミック性電極が形成でき るため、例えば蒸着時の合金組成の変動などによる電極の接触抵抗の変動等を低 減できる優位性がある。

【００１２】 かかるノンアロイオーミック電極を有するウエハからホール素子を得る訳であ るが、素子化に当たっては従来のアロイングを施した電極を設けてなるホール素 子の素子化とほぼ同一で、別段特異な手法は必要としない。係るホール素子にあ っては、入・出力電極の各々にリード（lead）線を結線し、所望の支持体に支持 せしめパッケージ（package ）化し製品とするの一般的である。この結線は通常 超音波ボンデング（bonding ）法等により行われるが、リード線のボンデング時 には電極にリード線を接着、固定せしめるために相当な機械的な圧力、衝撃が加 わることとなり、これに起因して電極を形成する領域の近傍に存在するＧａＩｎ Ａｓ層とＩｎＰとのヘテロ界面が結晶的に破壊され、しいてはＧａＩｎＡｓ感磁 部層の電子移動度を低下させるという重大な欠点があった。

【００１３】 このため従来からボンデング用の電極、いわゆるパッド（pad ）電極を入出力 用となす電極表面上に新たに付加させることも考えられている。図３にボンデン グ用のパッド電極を備えてなる従来のＧａＩｎＡｓホール素子の模式的な平面図 の一例を示す。図中の（１０６）は入・出力用のオーミック性電極を示し、（１ ０７）は入・出力電極（１０６）上に設けてなるボンデング用のパッド電極を示 す。同図に示す如くパッド電極（１０７）は入・出電極と概ね相似の形状を呈し ており、しかも入・出力電極のほぼ中心に設けられているのが特徴である。また 、パッド電極（１０７）部は電極（１０６）の他の領域に比較し、電極を構成す る材料の膜厚を厚くするのが極く一般的である。

【００１４】 しかし、単にパッド電極を具備させただけでは、実際には上記のヘテロ界面を 破壊から保護する有力な手段とはなっていないのが現状である。本考案者はこの 点につき鋭意検討を加えた結果、従来法に従い単にボンデング用のパッド電極を 設けたのみでは容易にヘテロ界面へのボンデング時の機械的衝撃は回避できず、 ボンデングパッドとなす電極材料の膜厚を増加させてボンデング時の機械的衝撃 を緩和するよりも、入・出力電極上に設けるパッド電極の配置に多大なる影響を 受けることを見出し本考案に至った。

【００１５】

【考案が解決しようとする課題】

本考案は上記の従来からの欠点に鑑みなされたもので、上述の様なＧａ_X Ｉｎ 1 -xＡｓとＩｎＰとのヘテロ接合を利用するヘテロ接合ホール素子に於いて、ボ グ時に当該ヘテロ界面に加わる機械的衝撃を緩和し、入・出力電極へリード線を ボンデング可能とする方法を新たに考案し、もってヘテロ界面を含む感磁部層が 元来有する高い電子移動度等の物性を維持させ、高感度のヘテロ接合ホール素を 顕現することを目的としたものである。

【００１６】

【課題を解決するための手段】

上記のＧａＩｎＡｓとＩｎＰとの接合に限らず例えば、ＧａＡｓとＡｌＧａＡ ｓ、ＧａＩｎＡｓとＡｌＩｎＡｓとのヘテロ接合から成る感磁部層を利用したヘ テロ接合ホール素子に於いてボンデング用途のパッド電極を形成するに際し、当 該パッド電極をヘテロ接合部上に載置せず、ヘテロ接合が形成されてなる領域の 以外に設ける。

【００１７】

【作用】

ボンデング用パッド電極をヘテロ接合部の上部ではなくヘテロ接合が形成され てなる以外の領域に設けるという簡便な方法により、ヘテロ接合界面にボンデン グ時の機械的な衝撃等が直接及ぶのを回避でき、よってＧａＩｎＡｓ／ＩｎＰ、 ＡｌＧａＡｓ／ＧａＡｓ、ＡｌＩｎＡｓ／ＧａＩｎＡｓ等のヘテロ接合が保持す る高い電子移動度特性を損なうことなく、もって高感度なＧａＩｎＡｓホール素 子の安定的な実現を可能とする。

【００１７】

【実施例】

以下、本考案の実施例をＧａＩｎＡｓ／ＩｎＰヘテロ接合を利用してなるホー ル素子を基に具体的に説明する。 図１は本考案に係わるＧａＩｎＡｓ／ＩｎＰヘテロ構造ホール素子の模式的な 平面図の一例を示す。また、図２は図１に掲げるホール素子の破線Ａ−Ａ’に沿 う垂直方向の断面模式図である。図１の（１０１）は、当該ヘテロ接合を形成す るにあたり、基板として使用した鉄（Ｆｅ）を添加してなる面方位（１００）の 半絶縁性のＩｎＰ単結晶である。また、ＩｎＰ単結晶の（１０１）厚さは約３５ ０μｍであった。本実施例では、比抵抗が約１０⁷ Ω・ｃｍの結晶を用いたが、 上記の結晶の面方位や比抵抗はホール素子の製作プロセス、結晶層の成長方法等 を勘案し、適宣、選択すれば良い。同図中（１０２）は結晶基板（１０１）上に Ｃ₅ Ｈ₅ ＩｎをＩｎ源とする常圧のＭＯＣＶＤ法で成長させた膜厚が約１００ｎ ｍの無添加（アンドープ）ＩｎＰエピタキシャル結晶層である。バッファ層とす るこのＩｎＰ層（１０２）は温度６１０℃にて成長させた。更に、ＩｎＰバッフ ァ層（１０２）上に混晶比が０．４７で、約４００ｎｍの膜厚を有するｎ形のＧ ａ_0.47Ｉｎ_0.53Ａｓエピタキシャル層（１０３）を常圧ＭＯＣＶＤ成長法で設け た。このＧａ_0.47Ｉｎ_0.53Ａｓエピタキシャル層（１０３）の成長温度もＩｎＰ 層（１０２）と同じく６１０℃である。また、Ｇａ_0.47Ｉｎ_0.53Ａｓエピタキシ ャル層（１０３）上にキャリア濃度が２×１０¹⁹ｃｍ^-3でｎ形の伝導を呈する膜 厚が１２０ｎｍのｎ形Ｇａ_0.47Ｉｎ_0.53Ａｓエピタキシャル層（１０４）を設け た。これは合金ではなく単体金属により簡便にノンアロイオーミックコンタクト を形成するためである。尚、上記のＩｎＰ層（１０２）及びｎ形ＧａＩｎＡｓ層 （１０３）のキャリア濃度は各々、２×１０¹⁵ｃｍ^-3ｃｍ^-3及び２×１０¹⁶ｃｍ ^-3 であった。

【００１８】 上記エピタキシャル層（１０２〜１０４）は全て上記のＭＯＣＶＤ法で成長さ せたが、本文中に記載の如くＭＯＣＶＤ法であっても減圧方式でも良く、Ｉｎ源 もＣ₅ Ｈ₅ Ｉｎに限らないばかりか他の有機Ｉｎ化合物原料、例えば従来のトリ メチルインジウム（（ＣＨ₃ ）₃ Ｉｎ）などを使用しても構わない。また、これ らの薄膜の成長方法としてＭＢＥ、ＭＯ・ＭＢＥ法等他の成長方法を採用しても 支障はない。

【００１９】 この様な構造のウエハを公知のフォトリソグラフィー法並びにエッチング法を 駆使して先ず素子機能部領域（１０５）を台形（メサ；mesa）状に残存させるメ サエッチングを施し、感磁部等を含むメサ領域を形成した。然る後、一般的なフ ォトレジスト材でウエハ表面を覆い、パターニング、レジスト剥離リフトオフ等 の工程を経て、入力用並びに出力用電極となすべく高純度のＡｌを約６００ｎｍ の厚さに真空蒸着せしめ、これによりオーミック性入・出力電極（１０６）を形 成した。これらの電極（１０６）の形状は全て同一で平面は長辺が約２００μｍ で短辺が約７０μｍの長方形となっている。当然のことながら電極材料はＡｌに 限定されることはなく、また電極の形状にも限定が加わることはない。長方形の Ａｌ蒸着領域の一端はＧａＩｎＡｓ層（１０４）上に位置し、他端はＧａＩｎＡ ｓ層（１０４）の無いＩｎＰ基板（１０１）部分にくるように配置した。

【００２０】 次に、三度、ウエハの表面を一般のフォトレジスト剤で覆い平面が長方形のパ ッド電極（１０７）を形成すべき領域をパターニングし、当該領域のみに於いて 入・出力電極（１０６）の表面を露出させた。然る後、再び高純度Ａｌを真空蒸 着し、パッド電極（１０７）を形成した。パッド電極部を含めた合計の膜厚は約 １５００ｎｍに達した。本考案に於いてはパッド電極（１０７）は前記のメサエ ッチングによりその表層を露出せしめたＩｎＰ単結晶基板（１０１）上に在る入 ・出力電極（１０６）の領域上に配置した。

【００２１】 更にウエハ全面を一旦プラズマＣＶＤ法によるＳｉＯ₂ 絶縁膜（１０８）で被 覆した。ＳｉＯ₂ 膜（１０８）の厚さは約３００ｎｍとした。次に当該絶縁膜（ １０８）上に一般のフォトレジスト材を塗布し、前述の如くのフォトリソグラフ ィー、パターニング各工程等を経てパッド電極（１０７）の表面を後の電気結線 のために露出させた。これに工程的に継続させて個々のホール素子に分離するた めのダイシングライン（１０９）を形成した。然る後、ダイシングライン（１０ ９）に沿ってスクライブを施し、個々の素子（チップ）に分離せしめた。このチ ップ化に際しては、ＩｎＰ単結晶基板（１０１）の裏面の一部をエッチング除去 することにより、当該基板の厚さを初期厚さ３５０μｍから約１３０μｍの厚さ とし、スクライブを容易ならしめた。

【００２２】 スクライビングによるチップ化後、チップを極く一般的な金属フレームにマウ ント（mount ）し、その後、超音波ボンデング法によりリード線の一端をパッド 電極（１０７）にボンデングし、リード線の他端を金属フレームに付随してなる リード端子に結線した。然る結線操作の後、当該ホール素子を半導体素子の封止 用として一般的に使用されるエポキシ樹脂で囲繞しモールドした。

【００２３】 上述の如く作成したホール素子を電気的な特性評価に供した。特性上の比較を 行うため従来のＧａＩｎＡｓホール素子の特性も評価した。ここで、従来のホー ル素子とは図３に示した如く、パッド電極が素子機能部のほぼ延長線上に位置し ているものである。但し、ＩｎＰバッファ層の膜厚は双方で１００ｎｍと同一で ある。特性を比較した結果の中で、特にホール素子の感度に直接影響を与える室 温における電子移動度について、本考案に係わる新規なホール素子と従来のホー ル素子では顕著な差異が認められた。図４に示す如く本考案に基づく新たなホー ル素子にあっては室温における電子移動度（図４中に○印で示す。）が素子化工 程を経ていない未加工のウエハ状態での室温電子移動度に比較しと殆ど変化が見 られないのに対し、従来のホール素子では素子製作工程を経るに従い室温電子移 動度（図４中に●印で示す。）が未加工のウエハ状態のそれから約１５〜２０％ 程度低下していた。この室温電子移動度の低下原因につき工程を追って調査した 結果、ノンアロイＡｌ電極を形成した直後迄は本考案並びに従来例共に室温移動 度にさしたる変化は認められなかった。しかし、ボンデング工程の終了後に於い ては、上記の差異が明白に現れた。これに関し、結晶欠陥の導入や発生の観点か ら原因を調査した結果、従来のボンデングパッドの配置を有する従来のホール素 子にあっては、ボンデングにより転位などの多量の欠陥がＧａＩｎＡｓ結晶層内 部並びにＩｎＰ層とのヘテロ界面に誘発され導入されているのが、当該ウエハの 垂直方向の断面の高分解能透過型電子顕微鏡による観察から確認された。一方、 本考案に係わる場合にあっては、ボンデングパッドの直下近傍のＧａＩｎＡｓ結 晶層には従来例とほぼ同じ結晶欠陥が導入されているものの、素子特性を発揮さ せる上で重要な素子機能部位には殆ど転位などが導入されていないことが判明し た。これらの実験事実を考え併せるに、従来のホール素子に認められる室温電子 移動度の極端な低下にはボンデングの際の機械的な圧力等に因って誘発される結 晶欠陥が関与していることは明白であり、誘発される結晶欠陥等の電子移動度に 及ぼす悪影響を緩和させるためにも本考案の如くボンデングパッドを配置せしめ 、素子機能部への直接的な結晶欠陥の導入を避けるのが大きな効果をもたらすの は明かである。 尚、本考案の実施例では、ボンデング用パッド電極の平面形状を長方形とし、 またその外形寸法も入・出力電極より面積的に小さく設定したが、当該パッド電 極の外形寸法並びに形状には特に制限はない。例えば、入・出力電極の外形より も大きな面積を占有する正方形のパッド電極であっても良い。更に、ＩｎＰ基板 上に位置する入・出力電極上に直接、被着させずに例えば、入・出力電極上に堆 積してなるＳｉＯ₂ 等の絶縁膜上にパッド電極を設け、然る加工をＳｉＯ₂ 等の 絶縁膜に施し入・出力電極と電気的に連結させるてなる３次元的な電極の構成と しても構わない。

【００２４】

【考案の効果】 ボンデング用のパッド電極の配置につき新たな考案を加えることにより、素子 製作プロセスに伴って誘発、導入される素子機能部への結晶欠陥の導入を回避で き、よって高感度特性を維持した新たなヘテロ接合ホール素子がもたらされる。 また、本考案は実施例に示したＧａＩｎＡｓ／ＩｎＰヘテロ接合ホール素子に限 定されず、例えばＡｌＧａＡｓ／ＧａＡｓやＧａＩｎＡｓ／ＡｌＩｎＡｓ等のヘ テロ接合を利用するヘテロ接合ホール素子にも適用される。

【図面の簡単な説明】

【図１】本考案に係わるＧａＩｎＡｓホール素子の平面
の概略図である。

【図２】図１に示すホール素子の破線Ａ−Ａ’に沿う垂
直方向の模式的な断面図である。

【図３】従来のＧａＩｎＡｓホール素子の平面の概略図
である。

【図４】本考案と従来例に係わるＧａＩｎＡｓホール素
子の室温移動度の素子製作加工前後での変化を示す図で
ある。

【符号の説明】

（１０１） ＩｎＰ半絶縁性単結晶基板 （１０２） アンドープＩｎＰバッファ層 （１０３） 混晶比０．４７のＧａ_0.47Ｉｎ_0.53Ａｓ感
磁部層 （１０４） 混晶比０．４７のＧａ_0.47Ｉｎ_0.53Ａｓ高
キャリア濃度層 （１０５） メサ状に加工された素子機能部領域 （１０６） オーミック性入力・出力電極 （１０７） ボンデングパッド用電極 （１０８） ＳｉＯ₂ 絶縁膜 （１０９） ダイシングライン

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 ヘテロ接合を利用したホール素子に於い
   て、ボンデングパッド電極が該ヘテロ接合部の上以外の
   領域に載置されていることを特徴とするヘテロ接合ホー
   ル素子。