JPS61161760A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61161760A JPS61161760A JP60002889A JP288985A JPS61161760A JP S61161760 A JPS61161760 A JP S61161760A JP 60002889 A JP60002889 A JP 60002889A JP 288985 A JP288985 A JP 288985A JP S61161760 A JPS61161760 A JP S61161760A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は電子機器に用いるショットキバリア型半導体装
置の製造方法に関するものである。
置の製造方法に関するものである。
従来の技術
ショットキバリア型半導体素子、特にＧａＡｓショット
キダイオード、ＧａＡｓショットキバリア型電界効果ト
ランジスター（ＧａＡｓ ＭＥＳ ＦＥＴ）は優れた高
周波特性を有する素子として注目されている。
キダイオード、ＧａＡｓショットキバリア型電界効果ト
ランジスター（ＧａＡｓ ＭＥＳ ＦＥＴ）は優れた高
周波特性を有する素子として注目されている。
ここで、ｑは電子の電荷、ｋはボルツマン定数、Ｔは温
度、ｎはＩ ｄｅａｌｉｔｙ Ｆ ａｃｔｏｒで表わさ
れる。ｎ値はダイオードの良さを示す指数で、理想的な
ダイオードではｎ＝１であり。
度、ｎはＩ ｄｅａｌｉｔｙ Ｆ ａｃｔｏｒで表わさ
れる。ｎ値はダイオードの良さを示す指数で、理想的な
ダイオードではｎ＝１であり。
ショットキ界面の汚れがｎを大きくする。理想的ショッ
トキ特性を得る手段の一つとして、ＭＢＥによるショッ
トキ電極形成法がある。ＭＢＥによれば雰囲気圧力が１
０−”ｔｏｒｒ以下であるので、基体半導体成長後ひき
つづき金属を飛ばせば大気にさらされることがないため
、正常な界面が得られる。
トキ特性を得る手段の一つとして、ＭＢＥによるショッ
トキ電極形成法がある。ＭＢＥによれば雰囲気圧力が１
０−”ｔｏｒｒ以下であるので、基体半導体成長後ひき
つづき金属を飛ばせば大気にさらされることがないため
、正常な界面が得られる。
発明が解決しようとする問題点
従来より基体半導体結晶成長後ひきつづいてＭＢＥでシ
ョットキゲートを作成する試みはあったが、オーミック
電極をとる時点でアロイ熱処理が必要であり、その時に
ショットキ界面の崩れをひきおこすため良好な素子は得
られなかった。
ョットキゲートを作成する試みはあったが、オーミック
電極をとる時点でアロイ熱処理が必要であり、その時に
ショットキ界面の崩れをひきおこすため良好な素子は得
られなかった。
本発明は、ＭＢＥで得られる理想的ショットキ特性を利
用し、ショットキ界面の崩れのないｎ値の低い理想的な
半導体装置の製造方法を提供するものである。
用し、ショットキ界面の崩れのないｎ値の低い理想的な
半導体装置の製造方法を提供するものである。
問題点を解決するための手段
この問題点を解決するために１本発明は、裏面にインジ
ウムまたはインジウム合金が付着された半導体基板の表
面に、分子線エピタキシャル法によってエピタキシャル
結晶層を形成し、前記エピタキシャル結晶層形成と同時
にインジウムによるオーミック電極の合金化を行う工程
と、連続して、前記エピタキシャル結晶層の表面にショ
ットキ型電極を形成する工程とを備えたものである。
ウムまたはインジウム合金が付着された半導体基板の表
面に、分子線エピタキシャル法によってエピタキシャル
結晶層を形成し、前記エピタキシャル結晶層形成と同時
にインジウムによるオーミック電極の合金化を行う工程
と、連続して、前記エピタキシャル結晶層の表面にショ
ットキ型電極を形成する工程とを備えたものである。
作用
この構成により、分子線エピタキシャル法によって基板
表面にエピタキシャル結晶層が成長し、同時に裏面にＩ
ｎによるオーミック電極の合成化が行われ、ひきつづき
ショットキ型電極を形成するので、特性劣化のない理想
的な半導体装置が得られる。
表面にエピタキシャル結晶層が成長し、同時に裏面にＩ
ｎによるオーミック電極の合成化が行われ、ひきつづき
ショットキ型電極を形成するので、特性劣化のない理想
的な半導体装置が得られる。
実施例
以下本発明の一実施例を図面に基づいて説明する。図面
において、ｎ＋型（２Ｘ １０”ａｓ−３）ＧａＡｓ基
板（１）を溶解したインジウム（Ｉｎ）層（２）により
モリブデンブロック（３）に装着する。ＭＢＥ成長室に
導入されたモリブデンブロック（３）およびＧａＡｓ基
板（１）はヒーターにより５８０℃に加熱されて充分な
脱ガスが行なわれ、超高真空が得られた後、基板（１）
表面に分子線エピタキシャル法によるエピタキシャル結
晶層の結晶成長を開始する。成長はバッファ一層ｎ−Ｇ
ａＡｓ層（４） （２ＸＩＯ”ｃＲ−’）（Ｓｎドープ
）として２μｍ、ｎ−ＧａＡｓ層（５） （１，５ＸＩ
Ｏ１７ａｍ−３）（Ｓｉドープ）として０．３ ｐ ｍ
を順に成長する。この時のＭＢＥ各セル温度はＧａ（１
０２６℃）。
において、ｎ＋型（２Ｘ １０”ａｓ−３）ＧａＡｓ基
板（１）を溶解したインジウム（Ｉｎ）層（２）により
モリブデンブロック（３）に装着する。ＭＢＥ成長室に
導入されたモリブデンブロック（３）およびＧａＡｓ基
板（１）はヒーターにより５８０℃に加熱されて充分な
脱ガスが行なわれ、超高真空が得られた後、基板（１）
表面に分子線エピタキシャル法によるエピタキシャル結
晶層の結晶成長を開始する。成長はバッファ一層ｎ−Ｇ
ａＡｓ層（４） （２ＸＩＯ”ｃＲ−’）（Ｓｎドープ
）として２μｍ、ｎ−ＧａＡｓ層（５） （１，５ＸＩ
Ｏ１７ａｍ−３）（Ｓｉドープ）として０．３ ｐ ｍ
を順に成長する。この時のＭＢＥ各セル温度はＧａ（１
０２６℃）。
Ａｓ（２４０℃）、５ｉ（１１５０℃）、５ｎ（７００
℃）とし、基板温度は５８０℃とし、成長時間はそれぞ
れ２時間および２０分間行なった。成長中の真空度は、
バックグランドが２ Ｘ ＩＰ ’ｔｏｒｒＡｓ圧下で
、２ Ｘ １０−’ｔｏｒｒ Ａ ｓであった。同時に
基板（１）裏面にＩｎ層（２）によるオーミック電極の
金属化が始まる。この後幕＠（１）を５０℃に冷却し、
１１００℃に加熱したＡｌｌセルよりへ込層（６）を前
記ｎ−ＧａＡｓ層（５）表面に蒸着し、ショットキ型電
極を形成する。ショットキ界面には不純物や酸化物が存
在せず、優れた特性が得られる。このようにして得られ
たショットキダイオードはｎ値が１．Ｏｌという非常に
優れた特性を示した。
℃）とし、基板温度は５８０℃とし、成長時間はそれぞ
れ２時間および２０分間行なった。成長中の真空度は、
バックグランドが２ Ｘ ＩＰ ’ｔｏｒｒＡｓ圧下で
、２ Ｘ １０−’ｔｏｒｒ Ａ ｓであった。同時に
基板（１）裏面にＩｎ層（２）によるオーミック電極の
金属化が始まる。この後幕＠（１）を５０℃に冷却し、
１１００℃に加熱したＡｌｌセルよりへ込層（６）を前
記ｎ−ＧａＡｓ層（５）表面に蒸着し、ショットキ型電
極を形成する。ショットキ界面には不純物や酸化物が存
在せず、優れた特性が得られる。このようにして得られ
たショットキダイオードはｎ値が１．Ｏｌという非常に
優れた特性を示した。
以上実施例に基づき詳しく説明したが、半導体材料はＧ
ａＡｓに限るものでなく、ＳＬ、Ｇｅ、ＩｎＰ＋ＩｎＧ
ａＡｓなどのようなものでも可能である。また、ショッ
トキ電極もＡｔに限らず、Ｃｒ、 Ｐｔ。
ａＡｓに限るものでなく、ＳＬ、Ｇｅ、ＩｎＰ＋ＩｎＧ
ａＡｓなどのようなものでも可能である。また、ショッ
トキ電極もＡｔに限らず、Ｃｒ、 Ｐｔ。
Ｔｉ、Ｗ などのような金属でも可能である。また、デ
バイスもダイオードに限らすＦＥＴ等も可能である。
バイスもダイオードに限らすＦＥＴ等も可能である。
発明の効果
以上述べたように本発明によれば、ＭＢＥ成長で形成さ
れた理想的ショットキ電極と低温で合金化が可能なＩｎ
をオーミック電極として組合せることにより、特性劣化
のない理想的な半導体装置を提供することが可能であり
、しかも、これを生産性の良い状態で製造可能となる。
れた理想的ショットキ電極と低温で合金化が可能なＩｎ
をオーミック電極として組合せることにより、特性劣化
のない理想的な半導体装置を提供することが可能であり
、しかも、これを生産性の良い状態で製造可能となる。
図面は本発明の一実施例を示すＧａＡｓショットキダイ
オードの断面模式図である。 （１）−ｎ”ＧａＡｓ基板、（２）−Ｉｎ層、（３）・
・・モリブデンブロック、（４）・・・バッファ一層ｎ
−ＧａＡｓ層。
オードの断面模式図である。 （１）−ｎ”ＧａＡｓ基板、（２）−Ｉｎ層、（３）・
・・モリブデンブロック、（４）・・・バッファ一層ｎ
−ＧａＡｓ層。
Claims (1)
- １、裏面にインジウムまたはインジウム合金が付着され
た半導体基板の表面に、分子線エピタキシャル法によっ
てエピタキシャル結晶層を形成し、前記エピタキシャル
結晶層形成と同時にインジウムによるオーミック電極の
合金化を行う工程と、連続して、前記エピタキシャル結
晶層の表面にショットキ型電極を形成する工程とを備え
た半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60002889A JPS61161760A (ja) | 1985-01-10 | 1985-01-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60002889A JPS61161760A (ja) | 1985-01-10 | 1985-01-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61161760A true JPS61161760A (ja) | 1986-07-22 |
Family
ID=11541920
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60002889A Pending JPS61161760A (ja) | 1985-01-10 | 1985-01-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61161760A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10220396A1 (de) * | 2002-05-07 | 2003-11-27 | Infineon Technologies Ag | Halbleiterbauelementanordnung |
| JP2010050467A (ja) * | 2009-10-01 | 2010-03-04 | Asahi Kasei Electronics Co Ltd | 半導体薄膜素子の製造方法 |
| JP2020141154A (ja) * | 2016-11-14 | 2020-09-03 | ３−５ パワー エレクトロニクス ゲゼルシャフト ミット ベシュレンクテル ハフツング３−５ Ｐｏｗｅｒ Ｅｌｅｃｔｒｏｎｉｃｓ ＧｍｂＨ | Ｉｉｉ−ｖ族半導体ダイオード |
-
1985
- 1985-01-10 JP JP60002889A patent/JPS61161760A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10220396A1 (de) * | 2002-05-07 | 2003-11-27 | Infineon Technologies Ag | Halbleiterbauelementanordnung |
| DE10220396B4 (de) * | 2002-05-07 | 2007-08-23 | Infineon Technologies Ag | Leistungshalbleiterbauelementanordnung |
| JP2010050467A (ja) * | 2009-10-01 | 2010-03-04 | Asahi Kasei Electronics Co Ltd | 半導体薄膜素子の製造方法 |
| JP2020141154A (ja) * | 2016-11-14 | 2020-09-03 | ３−５ パワー エレクトロニクス ゲゼルシャフト ミット ベシュレンクテル ハフツング３−５ Ｐｏｗｅｒ Ｅｌｅｃｔｒｏｎｉｃｓ ＧｍｂＨ | Ｉｉｉ−ｖ族半導体ダイオード |
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