JP2018148166A

JP2018148166A - 半導体装置

Info

Publication number: JP2018148166A
Application number: JP2017044809A
Authority: JP
Inventors: 龍也朝生; Tatsuya Aso
Original assignee: Ablic Inc
Current assignee: Ablic Inc
Priority date: 2017-03-09
Filing date: 2017-03-09
Publication date: 2018-09-20
Also published as: KR20180103688A; CN108574040B; US10998492B2; CN108574040A; TWI729257B; US20180261761A1; TW201834282A

Abstract

【課題】非対称に発生するオフセット電圧が低減されたホール素子を提供する。【解決手段】ホール素子形成領域を有する第一導電型の半導体層と、半導体層よりも高濃度であり、ホール素子形成領域を取り囲むように設けられた第一導電型の素子分離領域と、ホール素子形成領域に形成されたホール素子とを有する半導体装置であって、ホール素子は、半導体層よりも高濃度であり、素子分離領域と半導体層を介して離間して設けられた第二導電型の磁気感受部とを備える。【選択図】図１

Description

本発明は、半導体装置に関し、特に、垂直方向の磁界を検出するホール素子を有する半導体装置に関する。

垂直方向の磁界を検出するホール素子は、例えば、半導体基板に平面視で四角形状をなすように設けられた磁気感受部と、該磁気感受部の四隅に設けられた四つの電極を備えて構成される。

かかるホール素子において、半導体基板に垂直な方向に磁界を印加し、一方の対向する一対の電極間に電流を流すと、磁界の作用により、電流と磁界の双方に垂直な方向にローレンツ力が発生する。これにより、他方の対向する一対の電極間に起電力が生じ、これを出力電圧として得ることにより磁界を検出することができる。

ところが、実際のホール素子では、磁界が印加されていないときでも出力電圧が生じる。この磁界が０のときに出力される電圧をオフセット電圧という。ホール素子を磁気センサとして用いる場合、オフセット電圧は除去する必要がある。
かかるオフセット電圧に対し、スピニングカレント法を用いて、これを除去する方法（オフセットキャンセル）が提案されている（例えば、特許文献１参照）。

この方法は、例えば、上記のようなホール素子において、一方の対向する一対の電極間に電流を流した場合に他方の対向する一対の電極間に発生する出力電圧と、他方の対向する一対の電極間に電流を流した場合に一方の対向する一対の電極間に発生する出力電圧とを測定し、減算することにより、磁界０でのオフセット電圧をキャンセルする手法である。

特開平０６−１８６１０３号公報

しかしながら、スピニングカレント法によるオフセットキャンセルは、ホール素子において、対称に発生するオフセット電圧はキャンセルできるが、非対称に発生するオフセット電圧はキャンセルできずに残存してしまう。

このような非対称に発生するオフセット電圧が生じる原因は、外部から素子に加わる機械的な応力や、製造過程でのアライメントずれ、素子分離による空乏層の影響などの素子内部の電位分布の不均衡等によるものであると考えられている。

本発明は、非対称に発生するオフセット電圧が低減されたホール素子を有する半導体装置を提供することを目的とする。

本発明の一態様の半導体装置は、ホール素子形成領域を有する第一導電型の半導体層と、前記半導体層よりも高濃度であり、前記ホール素子形成領域を取り囲むように設けられた第一導電型の素子分離領域と、前記ホール素子形成領域に形成されたホール素子とを有する半導体装置であって、前記ホール素子は、前記半導体層よりも高濃度であり、前記素子分離領域と前記半導体層を介して離間して設けられた第二導電型の磁気感受部とを備えることを特徴とする。

本発明によれば、第二導電型の磁気感受部と第一導電型の素子分離領域とが直接接しておらず、磁気感受部と素子分離領域との間に第一導電型の半導体層が介在することにより、磁気感受部は、半導体層と接しており、当該半導体層が磁気感受部より低濃度であるため、磁気感受部内に広がる空乏層の幅を小さく抑えることができる。これにより、ホール素子内に、空乏層の影響により電位分布の不均衡が生じることを抑制することができる。したがって、非対称に発生するオフセット電圧を低減することが可能となる。

（ａ）は、本発明の一実施形態のホール素子を有する半導体装置の平面図であり、（ｂ）は、（ａ）のＡ−Ａ線に沿った断面図である。本発明の一実施形態のホール素子を有する半導体装置の変形例を説明するための図であり、（ａ）は、平面図、（ｂ）は、（ａ）のＡ−Ａ線に沿った断面図である。本発明の一実施形態のホール素子を有する半導体装置の別の変形例を説明するための断面図である。

以下、図面を参照しながら本発明を実施するための形態について詳細に説明する。
図１は、本発明の第一の実施形態のホール素子を有する半導体装置１００を説明するための図であり、図１（ａ）は平面図、図１（ｂ）は、図１（ａ）のＡ−Ａ線に沿った断面図である。

図１に示すように、本実施形態の半導体装置１００は、Ｐ型（第一導電型）の半導体基板（「半導体層」とも呼ぶ）１０１に設けられた半導体基板１０１よりも高濃度のＰ型の素子分離領域１０２と、素子分離領域１０２によって区画形成されたホール素子形成領域１０３に設けられたホール素子１０とを備えている。

ホール素子１０は、半導体基板１０１よりも高濃度であり、素子分離領域１０２と半導体基板１０１を介して離間して設けられたＮ型（第二導電型）の磁気感受部１１と、磁気感受部１１の表面に設けられた磁気感受部１１より高濃度のＮ型の電極１２〜１５とを有している。
磁気感受部１１は、図１（ａ）に示すように、平面視で正方形状をなしている。

電極１２〜１５は、正方形状の磁気感受部１１の四隅に接してそれぞれ配置され、例えば、電極１２及び１３が制御電流供給電極として機能するとき、電極１４及び１５がホール電圧出力電極として機能する。
素子分離領域１０２は、素子分離領域１０２の表面に設けられた電極（図示せず）により、基準電位に接続されている。

かかるホール素子１０を動作させる場合、制御電流供給電極としての電極１２、１３間に電位差が与えられ、電極１２から１３へ（あるいは、電極１３から１２へ）電流が流れる。

このとき、Ｐ型の半導体基板１０１が磁気感受部１１の濃度よりも低いため、磁気感受部１１側に伸びる空乏層を小さく抑えることができる。これにより、ホール素子１０内への空乏層の影響が少なくなり、ホール素子１０内に電位分布の不均衡が生じることを抑制することができる。したがって、非対称に発生するオフセット電圧を低減することが可能となる。

なお、Ｐ型半導体基板１０１とＮ型磁気感受部１１とのＰＮ接合では、半導体基板１０１が低濃度であることから、漏れ電流が大きくなりやすい。このため、漏れ電流を抑制できる程度に、Ｐ型半導体基板１０１よりも高濃度の素子分離領域１０２を磁気感受部１１の近くに配置することが好ましい。

しかしながら、素子分離領域１０２と磁気感受部１１とを直接接するほど近づけてしまうと、磁気感受部１１からの漏れ電流を抑えることはできるが、素子分離領域１０２が高濃度であるため、磁気感受部１１内への空乏層の伸びが大きくなってしまう。

この場合、磁気感受部１１の濃度を素子分離領域１０２と同程度に高くすれば、磁気感受部１１内への空乏層の伸びを小さくすることはできる。しかし、ホール素子の感度は磁気感受部１１の移動度で決定されるため、高感度にするためには、磁気感度部１１の濃度を現実的な範囲で低濃度にする必要がある。

したがって、上記のように、磁気感受部１１からの漏れ電流を抑制できる程度に素子分離領域１０２を磁気感受部１１の近くに配置するとともに、素子分離領域１０２と磁気感受部１１との間に磁気感受部１１内への空乏層の伸びを十分に小さくできる程度の幅を持って半導体基板１０１を介在させることが望ましい。

［変形例１］
図２は、本発明の一実施形態のホール素子を有する半導体装置１００の変形例を説明するための図であり、図２（ａ）は、平面図、図２（ｂ）は、図２（ａ）のＡ−Ａ線に沿った断面図である。

図１では、電極１２〜１５が正方形状の磁気感受部１１の四隅において、磁気感受部１１の端部に接して配置されているのに対し、本変形例では、電極１２〜１５が磁気感受部１１の端部からそれぞれ所定の距離を空けて配置されている。

かかる構成により、Ｐ型半導体基板１０１との接合によりＮ型磁気感受部１１内へ僅かに伸びる空乏層が電極１２〜１５に及ぶことを防止できる。これにより、ホール素子１０内の、特に、電極１２〜１５よりも内側の領域において、電位分布の不均衡が生じることを抑制することができる。したがって、非対称に発生するオフセット電圧が一層低減されることが期待できる。

［変形例２］
図３は、本発明の一実施形態のホール素子を有する半導体装置１００の別の変形例を説明するための断面図である。平面図については、図１（ａ）と同様であるため、本図では省略している。

本変形例では、図１における半導体基板１０１の代わりに、素子分離領域１０２と磁気感受部１１との間に介在する半導体層を、Ｐ型の半導体基板２０１上に設けられたエピタキシャル層からなるＰ型の半導体層２０２により構成している。

かかる構成によっても、図１に示すホール素子１０を有する半導体装置１００と同様の効果を得ることができる。
なお、本変形例において、半導体基板２０１としては、Ｎ型の半導体基板を用いることも可能である。

以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されず、本発明の趣旨を逸脱しない範囲において種々の変更が可能であることは言うまでもない。
例えば、上記実施形態においては、第１導電型をＰ型、第２導電型をＮ型として説明したが、導電型を入れ替えて、第１導電型をＮ型、第２導電型をＰ型としても構わない。

１０ホール素子
１１磁気感受部
１２〜１５電極
１００半導体装置
１０１半導体基板
１０２素子分離領域
１０３ホール素子形成領域
２０１半導体基板
２０２エピタキシャル層

Claims

ホール素子形成領域を有する第一導電型の半導体層と、
前記半導体層よりも高濃度であり、前記ホール素子形成領域を取り囲むように設けられた第一導電型の素子分離領域と、
前記ホール素子形成領域に形成されたホール素子とを有する半導体装置であって、
前記ホール素子は、
前記半導体層よりも高濃度であり、前記素子分離領域と前記半導体層を介して離間して設けられた第二導電型の磁気感受部とを備えることを特徴とする半導体装置。
前記磁気感受部の表面に設けられ、前記磁気感受部よりも高濃度の第二導電型の電極をさらに備え、
前記電極は、前記磁気感受部の端部から所定の距離を空けて配置されていることを特徴とする請求項１に記載の半導体装置。
前記半導体層は、第一導電型の半導体基板であることを特徴とする請求項１又は２に記載の半導体装置。
前記半導体層は、エピタキシャル層であることを特徴とする請求項１又は２に記載の半導体装置。