JP2006128400A - 縦型ホール素子 - Google Patents

Abstract

【課題】当該ホール素子のおかれる環境や、ホール素子の用途、あるいは同素子を利用したセンサの用途等にも柔軟に対応して最適化を図ることのできる縦型ホール素子を提供する。
【解決手段】ホール電圧を出力する部分として設けられたコンタクト領域１３ｃおよび１３ｄによる軸（Ｌ１―Ｌ１線）の周辺に、その軸につき非対称な電位分布が形成される構造とする。そして、コンタクト領域１３ｃおよび１３ｄについてはこれを、これら２つの領域に挟まれるかたちで配されて磁気検出部ＨＰへ電流を供給する、もしくは同磁気検出部ＨＰからの電流を取り出す部分（コンタクト領域１３ａ）を上記軸上から外すべく、その軸周辺に形成される非対称な電位分布の等電位線の疎となる側へずらした配置とする。
【選択図】 図１

Description

この発明は、基板表面（チップ面）に平行な磁界成分が同基板内の磁気検出部に印加されたとき、その磁界成分に応じたホール電圧を発生させる縦型ホール素子に関する。

周知のように、ホール素子は、非接触での角度検出が可能であることから、いわゆるホールＩＣ等に搭載されて例えば磁気センサとして車載内燃機関のスロットル弁開度センサ等の角度検出センサに用いられる。まず、図３３を参照して、ホール素子の磁気検出原理について説明する。

物質中を流れる電流に対して垂直な磁界（磁気）が加わると、それら電流および磁界の双方に垂直な方向に電界（電圧）が生じる。この現象をホール効果と呼び、ここで発生する電圧をホール電圧と呼ぶ。

例えば、図３３に示すようなホール素子（導体）１００を考えた場合、同素子の磁気検出部（ホールプレート）の幅をＷ、長さをＬ、厚さをｄ、同素子と磁界とのなす角度をθ、磁束密度をＢ、供給（駆動）電流（端子ＴＩ−ＴＩ’間に供給する電流）をＩとすると、ホール電圧（端子ＴＶ_H−ＴＶ_H’間に生じる電圧）Ｖ_Hは、
Ｖ_H＝（Ｒ_HＩＢ／ｄ）ｃｏｓθ、Ｒ_H＝１／（ｑｎ）
のように表せる。ここで、Ｒ_Hはホール係数であり、またｑは電荷、ｎはキャリア濃度である。

上記関係式からも分かるように、ホール素子と磁界とのなす角度θに応じてホール電圧Ｖ_Hが変化するため、これを利用することで角度の検出が可能となる。このように、ホール素子を用いることで上述の角度検出センサを実現することができる。

そして、一般的なホール素子としては、例えば非特許文献１に記載のようなホール素子、いわゆる横型ホール素子が知られている。この横型ホール素子は、基板表面（チップ面）に対して垂直な磁界成分を検出するものである。

以下、図３４を参照して、このホール素子（横型ホール素子）についてさらに説明する。なお、図３４（ａ）はこのホール素子の平面図、図３４（ｂ）は図３４（ａ）のＬ１−Ｌ１線に沿った断面図である。

同図３４（ａ）および（ｂ）に示されるように、このホール素子は、例えばＰ型のシリコンからなる半導体層（Ｐ^-ｓｕｂ）２１の上に、例えばエピタキシャル成長にて形成されたＮ型のシリコンからなる半導体領域２２を有して構成されている。なお、この半導体領域２２は、Ｎ型の半導体基板（Ｎ^-ｓｕｂ）や、イオン注入等による拡散層、すなわちウェル（Ｗｅｌｌ）として形成することもできる。また一般に、シリコン等の半導体材料は、Ｐ型からなる半導体よりもＮ型からなる半導体のほうが大きなキャリア移動度をもっているため、この半導体領域２２の材料としては、Ｎ型の半導体材料（例えばシリコン）が用いられることが多い。しかし、製造工程や構造上の条件等に応じてＰ型の半導体材料（Ｐ^-層）が採用されることもある。また、この半導体領域２２の不純物濃度が小さく（薄く）なるほど、同領域におけるキャリア移動度は大きくなるため、ホール素子としての感度を上げる、すなわち出力電圧として大きな電圧を得るためには、同半導体領域２２の不純物濃度を小さく（薄く）することがより望ましい。

そして、この半導体領域２２には、当該ホール素子を他の素子と素子分離すべく、半導体層２１に接続されるような例えばＰ型の拡散層（Ｐ型拡散分離壁）２４が形成されている。また、同半導体領域２２の表面には、同表面の不純物濃度（Ｎ型）が選択的に高められるかたちでコンタクト領域２３ａ〜２３ｄが形成され、これらコンタクト領域２３ａ〜２３ｄとそこに配設される電極（配線）との間に良好なオーミックコンタクトが形成されるようになっている。そして、そのオーミックコンタクトを形成した各電極（配線）を介して、それらコンタクト領域２３ａ〜２３ｄと端子ＳおよびＧ、並びに端子Ｖ１およびＶ２とがそれぞれ電気的に接続される。なお、コンタクト領域２３ａおよび２３ｂとコンタクト領域２３ｃおよび２３ｄとは、互いに直交するかたちで例えば上記拡散層２４に囲まれた領域（活性領域）２２ａの４隅に配置される。

ここで、例えば端子Ｓと端子Ｇとの間に一定の駆動電流を流すと、その電流は基板表面に平行な成分を主に含む電流となる。そしてこのとき、その電流に対し、基板表面に垂直な成分を含む磁界（例えば図３４中に矢印Ｂで示される磁界）が印加されると、前述したホール効果により、端子Ｖ１と端子Ｖ２との間にその磁界に応じたホール電圧が発生することとなる。したがって、それら端子Ｖ１およびＶ２を通じてその発生したホール電圧を検出することで、図３３に示した先の関係式「Ｖ_H＝（Ｒ_HＩＢ／ｄ）ｃｏｓθ」に基づき検出対象とする磁界成分が、すなわち当該ホール素子に用いられる基板の表面（チップ面）に垂直な磁界成分が求められることとなる。ちなみに、このホール素子においては、端子Ｖ１およびＶ２に駆動電流を流して端子ＳおよびＧにてホール電圧を検出することもできる。そのため、こうした電極の入れ替えを利用して、例えば電極の入れ替えを周期的に行って、同素子に発生するオフセット電圧（不平衡電圧）を相殺するような駆動方法なども実用されるに至っている。

また近年、上記横型ホール素子に加え、例えば特許文献１に記載されているように、基板表面（チップ面）に平行な磁界成分を検出するホール素子、いわゆる縦型ホール素子も提案されている。この縦型ホール素子は、異なる位相（角度）を検出する２つの素子を１チップに集積化できるという特長をもつため、２つの縦型ホール素子を「９０°」の角度をなすように配置することで、「０°〜３６０°」の角度範囲でリニアな出力（電圧信号）が得られる回転センサ等も実現可能になる。以下、図３５を参照して、縦型ホール素子の一例について説明する。なお、図３５において、図３５（ａ）はこのホール素子の平面図、図３５（ｂ）は図３５（ａ）のＬ１−Ｌ１線に沿った断面図、図３５（ｃ）は図３５（ａ）のＬ２−Ｌ２線に沿った断面図である。

同図３５（ａ）〜（ｃ）に示されるように、このホール素子は、大きくは、例えばＰ型のシリコンからなる半導体層（Ｐ^-ｓｕｂ）３１と、この表面にＮ型の導電型不純物が導入されるかたちで形成された埋込層ＢＬと、さらにこの上に例えばエピタキシャル成長にて形成されたＮ型のシリコンからなる半導体領域３２とを有して構成されている。なお、上記埋込層ＢＬは、いわば下部電極として機能するものであり、その不純物濃度は上記半導体領域３２よりも高い濃度に設定される。

このホール素子においても、上記半導体領域３２には、当該ホール素子を他の素子と素子分離すべく、半導体層３１に接続されるような例えばＰ型の拡散層（Ｐ型拡散分離壁）３４が形成されている。また、同半導体領域３２の表面には、同表面の不純物濃度（Ｎ型）が選択的に高められるかたちでコンタクト領域（Ｎ⁺層）３３ａ〜３３ｅが形成され、これらコンタクト領域３３ａ〜３３ｅとそこに配設される電極（配線）との間に良好なオーミックコンタクトが形成されるようになっている。そして、そのオーミックコンタクトを形成した各電極（配線）を介して、それらコンタクト領域３３ａ〜３３ｅと端子ＳおよびＧ１およびＧ２およびＶ１およびＶ２とがそれぞれ電気的に接続される。

また、図３５（ａ）に示されるように、上記拡散層３４に囲まれた領域（活性領域）においては、上記半導体領域３２が、各拡散層によるｐｎ接合分離を通じて、Ｐ型の拡散層（Ｐ型拡散分離壁）３４ａおよび３４ｂを互いに隔てた領域３２ａ〜３２ｃに分割されている。また、それら拡散層３４ａおよび３４ｂは上記埋込層ＢＬに接続される態様で形成されているため、図３５（ｂ）および（ｃ）に示されるように、上記領域３２ａ〜３２ｃは、基板内部においても電気的に区画された領域（空間）を形成している。また、これら領域のうちの、領域３２ａには上記コンタクト領域３３ｂが、領域３２ｂには上記コンタクト領域３３ｃが、領域（素子領域）３２ｃには上記コンタクト領域３３ａおよび３３ｄおよび３３ｅがそれぞれ形成されている。そして、これらコンタクト領域３３ａ〜３３ｅは、コンタクト領域３３ａがコンタクト領域３３ｂおよび３３ｃとこれらに直交するコンタクト領域３３ｄおよび３３ｅとの双方に挟まれるかたちで配置されている。すなわち、同コンタクト領域３３ａが上記拡散層３４ａおよび３４ｂを隔てて上記コンタクト領域３３ｂおよび３３ｃにそれぞれ対向するような配置となっている。

そして、このホール素子においては、上記領域３２ｃの基板内部に電気的に区画される領域（空間）にあって上記コンタクト領域３３ｄおよび３３ｅにて挟まれる領域（空間）が、いわゆる磁気検出部（ホールプレート）ＨＰとなる。すなわち、このホール素子では、ここに印加される磁界に応じたホール電圧が発生することになる。そしてこのとき、磁気検出部ＨＰに流れる電流に対して発生するホール電圧を上記コンタクト領域３３ｄおよび３３ｅを通じてより確実にとらえることができるように、それら領域に挟まれる上記コンタクト領域３３ａが、それらコンタクト領域３３ｄおよび３３ｅによる軸（Ｌ１−Ｌ１線）上に配置されている。

このホール素子において、例えば、上記端子Ｓから端子Ｇ１へ、並びに端子Ｓから端子Ｇ２へそれぞれ一定の駆動電流を流した場合、その電流は、基板表面に形成されたコンタクト領域３３ａから上記磁気検出部ＨＰを通じて、埋込層ＢＬ、そしてコンタクト領域３３ｂおよび３３ｃへとそれぞれ流れるようになる。すなわち、上記磁気検出部ＨＰに流れる駆動電流は、同基板の表面に垂直な成分を主に含む電流となる。このため、その駆動電流を流した状態において、同基板の表面に平行な成分を含む磁界（例えば図３５中に矢印Ｂで示される磁界）が当該ホール素子の磁気検出部ＨＰに印加されたとすると、上述のホール効果によって、上記端子Ｖ１と端子Ｖ２との間にその磁界に応じたホール電圧が発生することになる。したがって、それら端子Ｖ１およびＶ２を通じてその発生したホール電圧を検出することで、図３３に示した先の関係式「Ｖ_H＝（Ｒ_HＩＢ／ｄ）ｃｏｓθ」に基づき検出対象とする磁界成分が、すなわち当該ホール素子に用いられる基板の表面（チップ面）に平行な磁界成分が求められることとなる。ちなみに、このホール素子では、図３５中に示す寸法ｄが磁気検出部（ホールプレート）の厚さ（上記関係式中の「ｄ」）に相当する。また、このホール素子において駆動電流を流す方向は任意であり、駆動電流の向きを反対にして磁界（磁気）の検出を行うこともできる。
前中一介、外３名，「集積化三次元磁気センサ」，電気学会論文誌 Ｃ，平成元年，第１０９巻，第７号，ｐ４８３−４９０ 特開平１−２５１７６３号公報

このように、上記図３５に例示した縦型ホール素子によれば、磁気検出部ＨＰに印加される磁界成分、より正確には基板表面（チップ面）に平行な磁界成分を検出することは確かに可能になる。しかし、この縦型ホール素子では、必ずしも同素子のおかれるその時々の状況に対応することのできる構造、すなわちホール素子の用途や同素子を利用したセンサの用途、あるいは使用環境等に応じて最適化の図られた構造とはなっておらず、未だ改良の余地を残すものとなっている。

具体的には、通常、縦型ホール素子は、同素子特有の構造の複雑さから、例えばその製造過程（リソグラフィ工程）においてマスク合わせ誤差等に起因する位置ずれ（アライメントずれ）が生じやすくなっている。そして、こうした位置ずれが生じた場合には、すなわちホール素子の構成要素が本来の位置からずれて（偏って）形成された場合には、素子内部の電流経路に偏りが生じて、素子内部の電位分布にアンバランス（不平衡）が生じることになる。そしてこれにより、同ホール素子には、磁界が印加されていないにもかかわらず、幾らかの出力電圧、いわゆるオフセット電圧（不平衡電圧）が発生するようになる。

また、オフセット電圧は、外部からの機械的な応力によっても発生することがある。例えば、当該ホール素子をパッケージングする際には、熱硬化性のエポキシ樹脂（モールド樹脂）等の封止材や銀ペースト等からなる接着剤に起因して基板に応力が印加される。そして、基板にこうした応力が印加されると、同基板の各個所に不均一に印加された応力の各々に応じたピエゾ抵抗効果により、素子内部における抵抗成分の等価回路としての抵抗ブリッジがより非平衡なものとなる。すなわちこの場合も、素子内部の電位分布にアンバランスが生じ、オフセット電圧が発生することになる。

こうして発生するオフセット電圧は、正確な磁界検出の妨げになる。そのため通常、補正回路などを設けてこれを補正除去するようにしている。しかし、こうした場合においても、ホール素子のオフセット電圧のばらつき（例えば標準偏差）が大きいときには、補正回路を大きくせざるを得なくなり、それに伴う種々の不都合は避けられなくなる。また、こうした補正回路を設ける場合、ホール素子と共々、補正回路が１チップに集積化されることもあれば、補正回路を別のチップとして設けることもある。いずれの場合も補正回路の拡大によって上記不都合を伴うことになるが、特に、補正回路が１チップに集積化される場合は、チップ面積に関するスペース的な制約やコストアップ等、多くの不都合を伴うことになる。

また、正確な磁界検出の妨げになるものはこうしたオフセット電圧に限られない。例えば、ホール素子の感度（いわゆる積感度）が低下することによっても、すなわち磁界に応じた出力電圧（ホール電圧）が小さくなることによっても検出精度は低下することになる。そしてこの場合も、当該ホール素子と共に１チップに集積化された、あるいは別のチップとして設けられた信号処理回路等によって出力電圧を増大させる（増幅する）ことが考えられるが、出力電圧が小さいときには、結局、それら回路の拡大は避けられず、それに伴う種々の不都合は避けられなくなる。

このように、ホール素子による磁界検出を行う上では、オフセット電圧や素子感度が重要な要素となる。そして、これら要素についての要求値はホール素子の用途や同素子のおかれる様々な環境等に応じて異なるため、これら用途や環境等にも柔軟に対応することのできる構造、すなわちそれら用途や環境等に応じて最適化を図ることのできる構造をもつ縦型ホール素子が求められている。

この発明は、こうした実情に鑑みてなされたものであり、当該ホール素子のおかれる環境や、ホール素子の用途、あるいは同素子を利用したセンサの用途等にも柔軟に対応して最適化を図ることのできる縦型ホール素子を提供することを目的とする。

こうした目的を達成すべく、請求項１に記載の発明では、半導体基板の表面に垂直な成分を含む電流が同基板内に所定領域として設けられた磁気検出部に供給された状態で、同基板の表面に平行な磁界成分が前記磁気検出部に印加されたとき、その磁界成分に応じたホール電圧を発生させる縦型ホール素子として、前記発生したホール電圧を出力する部分として前記半導体基板の表面に設けられた２つの部分に挟まれる態様で同表面に配されて前記磁気検出部へ電流を供給する、もしくは同磁気検出部からの電流を取り出す部分を、前記ホール電圧を出力する２つの部分による軸上から外すかたちに配することとした。

ところで、上記図３５に例示した縦型ホール素子のように、従来の縦型ホール素子では通常、磁気検出部に流れる電流に対して発生するホール電圧をより確実にとらえる（出力する）ために、上記ホール電圧を出力する２つの部分（コンタクト領域３３ｄおよび３３ｅ）に挟まれるかたちで配されて磁気検出部へ電流を供給する、もしくは同磁気検出部からの電流を取り出す部分（コンタクト領域３３ａ）を、それら２つの部分（コンタクト領域３３ｄおよび３３ｅ）による軸（Ｌ１−Ｌ１線）上に配置するようにしている。しかしながら、発明者は、上記ホール電圧を出力する２つの部分による軸周辺に形成される電位分布に着眼し、上記磁気検出部へ電流を供給する、もしくは同磁気検出部からの電流を取り出す部分を上記軸上から外すかたちに配することで、オフセット電圧の低減あるいは素子感度の向上などに特化させ、ホール素子としての特性向上を図ることが可能になることを発見した。

例えば、請求項２に記載のように、前記ホール電圧を出力する２つの部分についてはこれを、これら２つの部分による軸周辺をとりまく電位分布の等電位線が密となるところに配するようにする。

当該ホール素子のおかれる環境や、ホール素子の用途、あるいは同素子を利用したセンサの用途等によっては、オフセット電圧の低減よりも素子感度の向上を要求されることがある。この点、上記レイアウトによれば、前記ホール電圧を出力する２つの部分が等電位線の密となる領域、すなわち電位の変化の大きい（急な）領域におかれることで、より大きな電圧（電位差）がそれら２つの部分から出力されることとなる。すなわち、ホール素子としての高感度化が図られるようになる。

また、当該ホール素子のおかれる環境や、ホール素子の用途、あるいは同素子を利用したセンサの用途等によっては、ホール素子としての高感度化よりもオフセット電圧の低減を要求されることがある。この場合、例えば請求項３に記載のように、前記ホール電圧を出力する２つの部分についてはこれを、これら２つの部分による軸周辺をとりまく電位分布の等電位線が疎となるところに配するようにすれば、前記ホール電圧を出力する２つの部分が等電位線の疎となる領域、すなわち電位変化の緩やかな領域におかれることとなり、それら２つの部分の電位差は小さくなるため、オフセット電圧の低減が図られることとなる。

このように、上記ホール素子を構成する各要素のレイアウトをその時々の状況に応じたものとすることで、オフセット電圧の低減や素子感度の向上などに特化してホール素子としての特性向上が図られるようになる。すなわち、上記構造によれば、当該ホール素子のおかれる環境や、ホール素子の用途、あるいは同素子を利用したセンサの用途等にも柔軟に対応して最適化を図ることができるようになる。ただし、上記部分を軸上から外す程度については、上記ホール電圧を出力する２つの部分により上記磁気検出部に発生したホール電圧を確実にとらえる（出力する）ことのできる範囲に設定することが好ましい。

そして、これら縦型ホール素子に関しては、例えば請求項４に記載のように、
・前記ホール電圧を出力する２つの部分を、前記半導体基板の表面の不純物濃度が選択的に高められるかたちで形成した構造。
あるいは請求項５に記載のように、
・前記ホール電圧を出力する２つの部分に挟まれるかたちで配されて前記磁気検出部へ電流を供給する、もしくは同磁気検出部からの電流を取り出す部分を、前記半導体基板の表面の不純物濃度が選択的に高められるかたちで形成した構造。
等々の構造を採用することがより有効である。こうした構造によれば、それら各部分に配設される電極（配線）との間に良好なオーミックコンタクトが形成されるようになり、ひいてはより優れた電気特性が得られるようになる。

また、請求項１〜５のいずれか一項に記載の縦型ホール素子に関しては、請求項６に記載のように、前記ホール電圧を出力する２つの部分による軸の周辺に、その軸につき非対称な電位分布を形成するような構造とすることで、同電位分布には等電位線の疎密がより明確に現れるようになる。そして、これを利用することによって、前述したその時々の状況に応じた各レイアウトをより容易に実現することができるようになる。

すなわち、例えば請求項７に記載のように、前記ホール電圧を出力する２つの部分についてはこれを、これら２つの部分に挟まれるかたちで配されて前記磁気検出部へ電流を供給する、もしくは同磁気検出部からの電流を取り出す部分を前記ホール電圧を出力する２つの部分による軸上から外すべく、前記形成される非対称な電位分布の等電位線が密となる側へずらして配することとする。こうしたレイアウトにすることでホール素子としての高感度化が図られるようになることは、前述したとおりである。

あるいは請求項８に記載のように、前記ホール電圧を出力する２つの部分についてはこれを、これら２つの部分に挟まれるかたちで配されて前記磁気検出部へ電流を供給する、もしくは同磁気検出部からの電流を取り出す部分を前記ホール電圧を出力する２つの部分による軸上から外すべく、前記形成される非対称な電位分布の等電位線が疎となる側へずらして配することとする。こうしたレイアウトによれば、前記ホール電圧を出力する２つの部分が電位変化の緩やかな領域におかれるようになり、オフセット電圧の低減が図られるようになることも前述したとおりである。

また、上記非対称な電位分布は、請求項９に記載のように、前記ホール電圧を出力する２つの部分に挟まれるかたちで配されて前記磁気検出部へ電流を供給する、もしくは同磁気検出部からの電流を取り出す部分と対（組）をなして電流を流す部分を、前記ホール電圧を出力する２つの部分による軸に対して非対称に設けた構造とすることで、容易に実現することができる。

例えば、請求項１０に記載のように、前記ホール電圧を出力する２つの部分に挟まれるかたちで配されて前記磁気検出部へ電流を供給する、もしくは同磁気検出部からの電流を取り出す部分と対（組）をなして電流を流す部分を、前記ホール電圧を出力する２つの部分による軸について一方側のみに設けた構造とすることで、その軸の周辺の電位分布が一方側へ偏ったものとなり、前記非対称な電位分布がより容易に形成されることとなる。しかもこの場合、上記対（組）をなして電流を流す部分を、上記軸について一方側のみに設けるようにしているため、当該ホール素子の素子面積は自ずと小さくなり、ホール素子としての小型化が図られることとなる。

また、請求項１〜１０のいずれか一項に記載の縦型ホール素子に関しては、請求項１１に記載のように、前記ホール電圧を出力する２つの部分による軸と、前記ホール電圧を出力する２つの部分に挟まれるかたちで配されて前記磁気検出部へ電流を供給する、もしくは同磁気検出部からの電流を取り出す部分、およびこれと対をなして電流を流す部分の２つの部分による軸とが互いに直交するような配置（レイアウト）にすることが有効である。すなわち、こうしたレイアウトによれば、簡単な素子設計をもって良好な素子特性が得られることとなる。

また、これら請求項９〜１１のいずれか一項に記載の縦型ホール素子に関しては、請求項１２に記載のように、前記ホール電圧を出力する２つの部分に挟まれるかたちで配されて前記磁気検出部へ電流を供給する、もしくは同磁気検出部からの電流を取り出す部分と対（組）をなして電流を流す部分を、前記半導体基板の表面の不純物濃度が選択的に高められるかたちで形成した構造とすることで、前述したように、同部分に配設される電極（配線）との間に良好なオーミックコンタクトが形成されるようになり、ひいてはより優れた電気特性が得られるようになる。

また、請求項１〜１２のいずれか一項に記載の縦型ホール素子に関しては、請求項１３に記載のように、前記半導体基板の表面に垂直な成分を含む電流が少なくとも前記磁気検出部において同基板表面に対し斜めの方向へ流れるよう導かれるような構造とすることが有効である。

例えば、前記半導体基板の表面に垂直な成分のみからなる電流を前記磁気検出部に流そうとすると、同磁気検出部の下方に埋込層（例えば図３５の埋込層ＢＬ）などを設ける必要が生じ、これに伴い、素子内部の電位分布に変化が生じたり、素子構造が複雑化したりすることが懸念される。この点、上記構造によれば、前記半導体基板の表面に対し斜めの方向へ流れる電流（すなわち基板表面に垂直な成分を含む電流）が磁気検出部に流れるようになるため、上述の素子内部の電位分布の変化や素子構造の複雑化等を招くことなく、基板表面に平行な磁界成分に対応したホール電圧を発生させるという縦型ホール素子としての本来の機能を維持することができるようになる。

さらに、こうした請求項１〜１３のいずれか一項に記載の縦型ホール素子に関しては、例えば請求項１４に記載のように、
・当該ホール素子から出力されるホール電圧信号に対して所定の信号処理を行う信号処理回路と共々、当該縦型ホール素子を１チップに集積化して、所定の方向から印加される磁界を検出する磁気センサを構成させる。
あるいは請求項１５に記載のように、
・異なる角度から印加される磁界を検出する態様で２つの素子を１チップに集積化して磁気センサを構成させる。
あるいは請求項１６に記載のように、
・前記半導体基板の表面に垂直な磁界成分を検出する横型ホール素子と共々、直交配置された２つの素子を１チップに集積化して、互いに直交する３軸方向からの磁界を検出する３次元磁気センサを構成させる。
等々の構成をもって所要の磁気センサを実現することができる。

そして、請求項１５または１６に記載の縦型ホール素子に関しては、請求項１７に記載の発明によるように、前記１チップに集積化される２つの素子を、それぞれ同一方向に対向するかたちで形成された別の素子とペア（対）をなすものとすることで、それら互いに対向配置されてペアをなす縦型ホール素子の出力電圧（ホール電圧）を平均化したり、それら縦型ホール素子の出力を切り替えたりするなどして、磁気センサとしての検出精度を高めることができるようになる。

またこの場合、請求項１８に記載の発明によるように、前記１チップに集積化される２つの素子が各々形成するペア（対）の双方を、チップとして切り出された基板の側面に対して４５°傾けて配置させることで、前述した素子外部から印加される種々の機械的な応力の影響を受けにくくなる。すなわち、それら各ホール素子のオフセット電圧が好適に低減され、磁気センサとしての検出精度がさらに高められることとなる。

また、請求項１５〜１８のいずれか一項に記載の縦型ホール素子に関しては、請求項１９に記載の発明によるように、前記１チップに集積化される２つの素子を、前記半導体基板の原子配列を等しくする結晶方位に配することが有効である。

通常、ホール素子の出力電圧（ホール電圧）は、磁気検出部（ホールプレート）のキャリア移動度に比例する。そして、こうしたキャリア移動度は、結晶構造（より詳しくは原子配列）に依存する傾向にある。また、前述した素子外部から印加される種々の機械的な応力に伴うピエゾ抵抗効果の影響も、同じく結晶構造に依存する傾向にある。このため、複数のホール素子を１チップ（同一の基板）に集積化する場合には、その基板のいずれの結晶方位（面方位）にそれらホール素子を配置するかが重要となる。この点、上記構造のように、それらホール素子を前記半導体基板の原子配列を等しくする結晶方位に配することとすれば、それらホール素子について良好なペア性が得られることとなる。すなわち、それらホール素子に発生するホール電圧（出力電圧）や外部からの応力に応ずるピエゾ抵抗効果などについて、それらホール素子間でのばらつきが抑制されるようになり、ひいては磁気センサとしての高い検出精度が得られるようになる。

また、請求項１５〜１９のいずれか一項に記載の縦型ホール素子に関しては、請求項２０に記載の発明によるように、前記１チップに集積化される２つの素子を互いに隣り合うかたちで形成するとともに、それら２つの素子の周囲を囲繞する態様でトレンチアイソレーションを設けた構造とすることで、前述した素子外部から印加される種々の機械的な応力の影響が緩和されるようになり、より良好なペア性が得られるようになる。

（第１の実施の形態）
以下、この発明に係る縦型ホール素子についてその第１の実施の形態を示す。
まず、図１を参照して、この実施の形態に係る縦型ホール素子の概略構造およびその動作態様について説明する。なお、この図１において、図１（ａ）はこのホール素子の平面構造を模式的に示す平面図、図１（ｂ）は図１（ａ）のＬ１−Ｌ１線に沿った断面図、図１（ｃ）は図１（ａ）のＬ２−Ｌ２線に沿った断面図である。

同図１（ａ）〜（ｃ）に示されるように、このホール素子は、大きくは、例えばＰ型のシリコンからなる半導体層（Ｐ^-ｓｕｂ）１１と、この表面に例えばＮ型の導電型不純物が導入されて拡散層として形成されたＮ型の半導体領域（Ｎウェル）１２とを有して構成されている。なお、前述したように、シリコン等の半導体材料はＰ型からなる半導体よりもＮ型からなる半導体のほうが大きなキャリア移動度をもっているため、この半導体領域１２の材料としては、Ｎ型の半導体材料（例えばシリコン）を用いることが望ましい。しかし、製造工程や構造上の条件等に応じてＰ型の半導体材料（Ｐ^-層）を採用することもできる。また、この半導体領域１２の不純物濃度が小さく（薄く）なるほど、同領域におけるキャリア移動度は大きくなるため、ホール素子としての感度を上げる、すなわち出力電圧として大きな電圧を得るためには、同半導体領域１２の不純物濃度を小さく（薄く）することがより望ましい。

このホール素子においても、上記半導体層１１には、当該ホール素子を他の素子と素子分離すべく、例えばＰ型の拡散層（Ｐ型拡散分離壁）１４が形成されている。また、上記半導体領域１２の表面には、同表面の不純物濃度（Ｎ型）が選択的に高められるかたちでコンタクト領域（Ｎ⁺層）１３ａ〜１３ｄが形成され、これら各コンタクト領域とそこに配設される電極（配線）との間に良好なオーミックコンタクトが形成されるようになっている。そして、そのオーミックコンタクトを形成した各電極（配線）を介して、それらコンタクト領域１３ａ〜１３ｄと、端子ＳおよびＧ、並びに端子Ｖ１およびＶ２とがそれぞれ電気的に接続される。

また、図１（ａ）に示されるように、上記拡散層１４に囲まれた領域（活性領域）においては、上記半導体領域１２が、各拡散層によるｐｎ接合分離を通じて、Ｐ型の拡散層（Ｐ型拡散分離壁）１５を互いに隔てた領域１２ａおよび１２ｂに分割されている。また、図１（ｂ）および（ｃ）に示されるように、これら領域１２ａおよび１２ｂは、上記拡散層１４および１５によって基板内部においても電気的に区画された空間を形成している。そして、これら領域のうちの、領域（素子領域）１２ａには上記コンタクト領域１３ａおよび１３ｃおよび１３ｄが、領域１２ｂには上記コンタクト領域１３ｂがそれぞれ形成されている。そして詳しくは、コンタクト領域１３ａおよび１３ｂによる軸とコンタクト領域１３ｃおよび１３ｄによる軸とが互いに直交し、コンタクト領域１３ｂが拡散層１５を隔ててコンタクト領域１３ａに対向するような配置となっている。さらに、上記領域１２ａにおいて、上記コンタクト領域１３ａは、コンタクト領域１３ｃおよび１３ｄによる軸（Ｌ１―Ｌ１線）上から外れるかたちをもって、これらコンタクト領域１３ｃおよび１３ｄに挟まれる態様で配設されている。

そして、このホール素子においては、上記領域１２ａの基板内部に電気的に区画される領域（空間）にあって上記コンタクト領域１３ｃおよび１３ｄにて挟まれる領域（空間）が、いわゆる磁気検出部（ホールプレート）ＨＰとなる。すなわち、このホール素子では、ここに印加される磁界に応じたホール電圧が発生することになる。

以下、図２および図３を参照して、図３５に例示した従来の縦型ホール素子の電位分布と対比するかたちでこの実施の形態に係る縦型ホール素子の電位分布の形成態様について説明する。

図２（ａ）は、図３５に例示した従来の縦型ホール素子の電位分布である。この縦型ホール素子では、ホール電圧を出力する部分として設けられたコンタクト領域３３ｄおよび３３ｅに挟まれるかたちで配設されたコンタクト領域３３ａと対（組）をなして電流を流す部分（コンタクト領域３３ｂおよび３３ｃ）が、上記コンタクト領域３３ｄおよび３３ｅによる軸（Ｌ１―Ｌ１線）について対称（線対称）に設けられている。そのため、同図２（ａ）に示すように、この縦型ホール素子においては、そのコンタクト領域３３ｄおよび３３ｅによる軸（Ｌ１―Ｌ１線）の周辺（領域３２ｃ）に、その軸につき対称（図２（ａ）の左右に線対称）な電位分布が形成される。

一方、上記縦型ホール素子において、領域３２ａやコンタクト領域３３ｂ等を割愛した構造とした場合には、図２（ｂ）に示すように、コンタクト領域３３ａと対をなして電流を流す部分（コンタクト領域３３ｃ）が、コンタクト領域３３ｄおよび３３ｅによる軸（Ｌ１―Ｌ１線）について一方側（図２（ｂ）の左側）のみに設けられた構造となる。このため、その軸の周辺の電位分布が一方側へ偏ったものとなり、ひいてはその軸につき非対称な電位分布が形成されることとなる。

そして、この実施の形態に係る縦型ホール素子もこれに準じた構造をとるため、図３に示されるように、コンタクト領域１３ｃおよび１３ｄによる軸（Ｌ１―Ｌ１線）の周辺（領域１２ａ）の電位分布が一方側へ偏ったものとなり、同じようにその軸につき非対称な電位分布が形成されることとなる。また、同図３に示されるように、上記コンタクト領域１３ｃおよび１３ｄは、これら２つの領域に挟まれるかたちで配設されたコンタクト領域１３ａを上記軸上から外す態様で、上記形成される非対称な電位分布の等電位線の疎となる側へずらされた配置となっている。

次に、図４を併せ参照して、この縦型ホール素子の動作態様について説明する。
このホール素子において、例えば、上記端子Ｓから端子Ｇへ一定の駆動電流を流した場合、その電流は、図４（ａ）に示すように、基板表面に形成されたコンタクト領域１３ａから磁気検出部ＨＰ、そして拡散層１５の下方を通じてコンタクト領域１３ｂへと流れることとなる。すなわち、上記磁気検出部ＨＰに流れる駆動電流は、同基板の表面（チップ面）に垂直な成分を含む電流となる。ただし、この縦型ホール素子においては、埋込層（図３５の埋込層ＢＬ参照）を割愛した構造とすることで、その駆動電流が少なくとも磁気検出部ＨＰにおいて同基板表面に対し斜めの方向へ流れるよう導かれるようになる。このため、先の図３５に示した従来の縦型ホール素子とは異なり、この縦型ホール素子においては、磁気検出部ＨＰにおける駆動電流が、基板表面に略垂直でなく、基板表面に対し斜めの方向に流れることとなる。

そしてこの駆動電流を流した状態において、同基板の表面に平行な成分を含む磁界（例えば図１中に矢印Ｂで示される磁界）が当該ホール素子の磁気検出部ＨＰに印加されたとすると、前述したホール効果によって、上記端子Ｖ１と端子Ｖ２との間にその磁界に応じたホール電圧が発生することとなる。したがって、それら端子Ｖ１およびＶ２を通じてその発生したホール電圧を検出することで、図３３に示した先の関係式「Ｖ_H＝（Ｒ_HＩＢ／ｄ）ｃｏｓθ」に基づき検出対象とする磁界成分が、すなわち当該ホール素子に用いられる基板の表面（チップ面）に平行な磁界成分が求められることとなる。ちなみに、このホール素子では、図１中に示す寸法ｄが磁気検出部（ホールプレート）の厚さ（上記関係式中の「ｄ」）に相当する。また、このホール素子において駆動電流を流す方向は任意であり、例えば端子Ｇを電源電位に、また端子Ｓをグランド電位にそれぞれ固定し、図４（ｂ）に示すように、駆動電流の向きを反対にしてホール電圧の検出を行うこともできる。なおこの場合も、磁気検出部ＨＰにおける駆動電流は、基板表面に略垂直でなく、基板表面に対し斜めの方向に流れることとなる。

ところで、ホール素子による磁界検出を行う上で、オフセット電圧や素子感度が重要な要素となることは前述したとおりである。そして、当該ホール素子のおかれる環境や、ホール素子の用途、あるいは同素子を利用したセンサの用途等によっては、ホール素子としての高感度化よりもオフセット電圧の低減を要求されることがある。この点、この実施の形態に係る縦型ホール素子では、ホール電圧を出力する部分として設けられたコンタクト領域１３ｃおよび１３ｄについてはこれを、上記コンタクト領域１３ａをそれら領域による軸（Ｌ１―Ｌ１線）上から外すべく、上記形成される非対称な電位分布の等電位線が疎となる側へずらして配設するようにしている。すなわち、それらコンタクト領域１３ｃおよび１３ｄは等電位線の疎となる領域（電位変化の緩やかな領域）におかれることとなり、それら２つの領域の電位差が小さくなることで、オフセット電圧の低減が図られることとなる。このように、この実施の形態に係る縦型ホール素子によれば、当該ホール素子のおかれる環境や、ホール素子の用途、あるいは同素子を利用したセンサの用途等にも柔軟に対応して最適化を図ることができるようになる。

次に、図５および図６を参照して、この実施の形態に係る縦型ホール素子の製造方法について詳述する。なお、これら各図は、先の図１（ｃ）の断面図に対応した断面図であり、同図１（ｃ）に示した要素と同一の要素には各々同一の符号を付して示している。またここでは、この縦型ホール素子と共に１チップに集積化されて同素子から出力されるホール電圧信号に対して所定の信号処理を行う信号処理回路や、オフセット電圧の補正演算（演算除去）を行う補正回路等を、当該ホール素子の周辺回路として設けた磁気センサを想定している。すなわち、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路等からなる周辺回路（回路部）と当該ホール素子（ホール素子部）とを同時に形成する場合の製造方法について説明する。

この製造に際しては、まず、図５（ａ）に示すように、例えば面方位「１００」のＰ型のシリコンからなる基板（半導体層１１）を用意する。そして、図５（ｂ）に示すように、例えばフォトリソグラフィによりパターニングされた適宜のマスクを用いてその半導体層１１に対して例えばリン等からなるＮ型不純物のイオン注入を行った後、これに適宜の熱処理を施して、Ｎ型の半導体領域１２およびＣ１２を拡散層（Ｎウェル）として形成する。

その後、図５（ｃ）に示すように、例えばフォトリソグラフィによりパターニングされた適宜のマスクを用いて所望の箇所に例えば硼素（ボロン）等からなるＰ型不純物のイオン注入を行った後、これに適宜の熱処理を施して、Ｐ型の拡散層（Ｐウェル）１４および１５、並びに拡散層（Ｐウェル）Ｃ１３を形成する。

次に、図５（ａ）に示す構造とすべく、例えば周知の選択酸化法により、ＬＯＣＯＳ構造をとるフィールド酸化膜（ＬＯＣＯＳ酸化膜）ＣＬ１を所望の箇所に選択的に形成する。そして、例えば熱酸化により、酸化シリコン等からなるゲート絶縁膜Ｉ１ａ〜Ｉ１ｃを形成した後、それらゲート絶縁膜Ｉ１ａ〜Ｉ１ｃの上に、それぞれ例えば多結晶シリコンからなるゲート電極Ｇ１ａ〜Ｇ１ｃを形成する。

次いで、例えばフォトリソグラフィによりパターニングされた適宜のマスクを用いて所望の箇所に、例えば砒素等からなるＮ型不純物、並びに例えば硼素（ボロン）等からなるＰ型不純物のイオン注入を行った後、これに適宜の熱処理を施す。こうして、図５（ｂ）に示すように、コンタクト領域１３ａ〜１３ｄ（ここでは便宜上、コンタクト領域１３ａおよび１３ｂのみ図示）や、ソースドレイン層Ｃ１３ａ〜Ｃ１３ｆが形成されることとなる。なお、ソースドレイン層Ｃ１３ａ〜Ｃ１３ｆについては、上記ＬＯＣＯＳ酸化膜ＣＬ１やゲート電極Ｇ１ａ〜Ｇ１ｃをマスクとして用いて自己整合的に形成することもできる。またこの際、サイドウォールやシリサイド等の形成も必要に応じて行われる。

さらに、この上に、例えば熱ＣＶＤにより、例えばＰＳＧ（Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）等からなる絶縁膜１８を形成するとともに、同絶縁膜１８を適宜パターニングして所望の箇所にコンタクトホールを形成する。そして、それらコンタクトホールを埋め込むかたちで、例えばアルミニウム等からなる配線材料を成膜するとともに、この成膜した配線材料を適宜パターニングする。こうして、図５（ｃ）に示すように、上記コンタクト領域やソースドレイン層との間にそれぞれ良好なオーミックコンタクトを形成する配線（電極）１９ａおよび１９ｂ、並びにＣ１９ａ〜Ｃ１９ｆが形成されることとなる。そしてこれにより、先の図１に示した縦型ホール素子およびその周辺回路が完成することとなる。

以上説明したように、この実施の形態に係る縦型ホール素子によれば、以下に記載するような多くの優れた効果が得られるようになる。
（１）ホール電圧を出力する部分として設けられたコンタクト領域１３ｃおよび１３ｄによる軸（Ｌ１―Ｌ１線）の周辺に、その軸つき非対称な電位分布が形成される構造とする。そして、コンタクト領域１３ｃおよび１３ｄについてはこれを、これら２つの領域に挟まれるかたちで配設されて磁気検出部ＨＰへ電流を供給する、もしくは同磁気検出部ＨＰからの電流を取り出す部分となるコンタクト領域１３ａを上記軸上から外すべく、その軸周辺に形成される非対称な電位分布の等電位線が疎となる側へずらした配置とする。これにより、当該ホール素子のおかれる環境や、ホール素子の用途、あるいは同素子を利用したセンサの用途等にも柔軟に対応してホール素子としての特性の最適化が図られるようになる。

（２）また、ホール素子としての特性の最適化が図られることは、ホール素子の歩留り向上や低コスト化にもつながり、ひいては省エネルギー化が図られることにもなる。
（３）コンタクト領域１３ａおよび１３ｂによる軸とコンタクト領域１３ｃおよび１３ｄによる軸とが互いに直交するような配置（レイアウト）とした。これにより、簡単な素子設計をもって良好な素子特性が得られることとなる。

（４）また、上記コンタクト領域１３ａと対をなして電流を流す部分（コンタクト領域１３ｂ）が、上記コンタクト領域１３ｃおよび１３ｄによる軸（Ｌ１―Ｌ１線）について一方側のみに設けられた構造とした。これにより、その軸の周辺の電位分布が一方側へ偏ったものとなるため、その軸につき非対称な電位分布がより容易に形成されることとなる。しかもこの場合、上記コンタクト領域１３ａと対をなして電流を流す部分を、上記軸について一方側のみに設けるようにしているため、当該ホール素子の素子面積は自ずと小さくなり、ホール素子としての小型化が図られることとなる。

（５）ホール電圧を出力する２つの部分と、これら２つの部分に挟まれるかたちで配されて磁気検出部へ電流を供給する、もしくは同磁気検出部からの電流を取り出す部分と、この部分と対（組）をなして電流を流す部分とを、いずれも基板表面の不純物濃度が選択的に高められるかたちで形成された領域として設けるようにした。これにより、電流を供給する、もしくは取り出すために、あるいはホール電圧を検出するためにそれら各領域に配設される電極（配線）との間に良好なオーミックコンタクトが形成されるようになる。

（６）基板表面（チップ面）に垂直な成分を含む電流が少なくとも磁気検出部ＨＰにおいて同基板表面に対し斜めの方向へ流れるよう導かれるような構造とした。これにより、埋込層を設けることなどに起因する素子内部の電位分布の変化や素子構造の複雑化等を招くことなく、基板表面に平行な磁界成分に対応したホール電圧を発生させるという縦型ホール素子としての本来の機能が維持されるようになる。

（７）当該ホール素子から出力されるホール電圧信号に対して所定の信号処理を行う信号処理回路と共々、当該縦型ホール素子を１チップに集積化して、所定の方向から印加される磁界を検出する磁気センサを構成させることで、前述した角度検出センサ等に用いて好適な磁気センサなども実現することができるようになる。

（第２の実施の形態）
図７に、この発明に係る縦型ホール素子の第２の実施の形態を示す。
以下、図７を参照して、先の第１の実施の形態との相違点を中心に、この実施の形態に係る縦型ホール素子の構造について説明する。なお、この図７の平面図は先の図１（ａ）の平面図に対応するものであり、同図１（ａ）に示した要素と同一の要素には各々同一の符号を付して示し、それら要素についての重複する説明は割愛する。

同図７に示されるように、この縦型ホール素子も、基本的には、図１に例示した先の第１の実施の形態の縦型ホール素子と略同様の構造を有しており、その動作態様も前述したとおりである。すなわち、この縦型ホール素子においても、ホール電圧を出力する部分として設けられたコンタクト領域１３ｃおよび１３ｄによる軸（Ｌ１―Ｌ１線）の周辺に、その軸につき非対称な電位分布が形成される構造となっている。ただし、この実施の形態では、コンタクト領域１３ｃおよび１３ｄに挟まれるかたちで配設されたコンタクト領域１３ａを上記軸上から外すべく、それらコンタクト領域１３ｃおよび１３ｄを上記形成される非対称な電位分布の等電位線が密となる側へずらして配設するようにしている。

ところで、当該ホール素子のおかれる環境や、ホール素子の用途、あるいは同素子を利用したセンサの用途等によっては、オフセット電圧の低減よりも素子感度の向上を要求されることがある。この点、上記レイアウトによれば、上記コンタクト領域１３ｃおよび１３ｄが等電位線の密となる領域、すなわち電位の変化の大きい（急な）領域におかれることで、より大きな電圧（電位差）がそれら２つの領域から出力されることとなる。すなわち、ホール素子としての高感度化が図られるようになる。このように、この実施の形態に係る縦型ホール素子によっても、当該ホール素子のおかれる環境や、ホール素子の用途、あるいは同素子を利用したセンサの用途等にも柔軟に対応して最適化を図ることができるようになる。

以上説明したように、この実施の形態に係る縦型ホール素子によれば、先の第１の実施の形態による前記（１）〜（７）の効果と同様の効果もしくはそれに準じた効果が得られるようになる。

（第３の実施の形態）
図８に、この発明に係る縦型ホール素子の第３の実施の形態を示す。
以下、図８を参照して、先の第１の実施の形態との相違点を中心に、この実施の形態に係る縦型ホール素子の構造について説明する。なお、この図８の平面図も先の図１（ａ）の平面図に対応するものであり、同図１（ａ）に示した要素と同一の要素には各々同一の符号を付して示し、それら要素についての重複する説明は割愛する。

同図８に示されるように、この縦型ホール素子も、基本的には、図１に例示した先の第１の実施の形態の縦型ホール素子と略同様の構造を有しており、その動作態様も前述したとおりである。ただし、この実施の形態においては、当該ホール素子を他の素子と素子分離するために設けた拡散層１４を割愛した構造としている。これにより、ホール素子としての構造の簡素化、並びに小型化（小面積化）が図られるようになる。また、図９に示すように、先の第２の実施の形態の縦型ホール素子についてこの拡散層１４を割愛した構造を採用した場合も、同様の効果が得られることとなる。なお、これら縦型ホール素子では、上記割愛した拡散層１４の代わりに半導体層１１が素子分離の役目を果たすことになる。

以上説明したように、この実施の形態に係る縦型ホール素子によれば、先の第１の実施の形態による前記（１）〜（７）の効果と同様の効果もしくはそれに準じた効果に加え、さらに次のような効果が得られるようになる。

（８）当該ホール素子を他の素子と素子分離するために設けた拡散層１４を割愛した構造とした。これにより、ホール素子としての構造の簡素化、並びに小型化（小面積化）が図られるようになる。

（第４の実施の形態）
図１０に、この発明に係る縦型ホール素子の第４の実施の形態を示す。
以下、図１０（ａ）および（ｂ）を参照して、先の第１の実施の形態との相違点を中心に、この実施の形態に係る縦型ホール素子の構造について説明する。なお、図１０（ａ）の平面図は先の図１（ａ）の平面図に対応するものであり、図１０（ｂ）は図１０（ａ）のＬ１−Ｌ１線に沿った断面図である。これら各図においては、図１に示した要素と同一の要素に各々同一の符号を付して示し、それら要素についての重複する説明は割愛する。

同図１０に示されるように、この縦型ホール素子も、基本的には、図１に例示した先の第１の実施の形態の縦型ホール素子と略同様の構造を有しており、その動作態様も前述したとおりである。ただし、この実施の形態においては、所定の電位（例えばグランド電位）に固定された例えばアルミニウムや多結晶シリコン等からなる導体プレートＧＰを、素子表面を覆うかたちで設けた構造としている。また、拡散層１４も所定の電位（例えばグランド電位）に固定するようにしている。

ところで、縦型ホール素子において、素子表面に形成される層間絶縁膜（例えば図６に示した絶縁膜１８）内などには、ナトリウム（Ｎａ）等の可動イオンが存在する。このため、当該ホール素子への通電や温度変化等に伴ってこの可動イオンが動き、同素子から出力される極微小なホール電圧信号をふらつかせることがある。こうした出力電圧のふらつきは、同電圧に基づく磁界の検出に誤差を生じさせ、特に当該ホール素子を角度検出センサとして用いた場合にはそのセンサ特性の劣化は避けられず、深刻である。この点、この実施の形態に係る縦型ホール素子では、上記導体プレートＧＰを設けることで、あるいは拡散層１４を所定の電位に固定することで、素子表面の電位が固定され、その周囲も安定した電位環境におかれることとなる。そのため、上記可動イオンの動きは抑制され、この可動イオンに起因する上述の出力電圧のふらつき等も小さくなり、ホール素子としての検出精度を高く維持することができるようになる。さらに、上記導体プレートＧＰは、素子上方からのノイズに対するシールドとしても機能するため、当該ホール素子のノイズ耐性を高めることもできるようになる。

なお、図１１に示すように、先の第３の実施の形態の縦型ホール素子についてこの導体プレートＧＰを採用した場合も、同様の効果もしくはそれに準じた効果が得られることとなる。また、図示は割愛しているが、第２の実施の形態の縦型ホール素子に対して採用した場合も同様である。

以上説明したように、この実施の形態に係る縦型ホール素子によれば、先の第１の実施の形態による前記（１）〜（７）の効果と同様の効果もしくはそれに準じた効果に加え、さらに次のような効果が得られるようになる。

（９）所定の電位に固定された導体プレートＧＰを素子表面を覆うかたちで設けた構造とした。これにより、ホール素子としての検出精度が高く維持されるようになる。さらに、当該ホール素子のノイズ耐性が高められることにもなる。

（第５の実施の形態）
図１２に、この発明に係る縦型ホール素子の第５の実施の形態を示す。
以下、図１２（ａ）および（ｂ）を参照して、先の第１の実施の形態との相違点を中心に、この実施の形態に係る縦型ホール素子の構造について説明する。なお、図１２（ａ）の平面図は先の図１（ａ）の平面図に対応するものであり、図１２（ｂ）は図１２（ａ）のＬ１−Ｌ１線に沿った断面図である。これら各図においては、図１に示した要素と同一の要素に各々同一の符号を付して示し、それら要素についての重複する説明は割愛する。

同図１２に示されるように、この縦型ホール素子も、基本的には、図１に例示した先の第１の実施の形態の縦型ホール素子と略同様の構造を有しており、その動作態様も前述したとおりである。ただし、この実施の形態においては、例えば周知の選択酸化法により、素子表面を覆うかたちでＬＯＣＯＳ酸化膜ＬＳ１を設けた構造としている。

ところで、素子表面の層間絶縁膜内などに含まれる可動イオンの挙動が当該ホール素子の検出精度に影響を及ぼすことは前述した。この点、この実施の形態に係る縦型ホール素子によれば、上記ＬＯＣＯＳ酸化膜ＬＳ１によって素子表面が覆われることでこれが保護され、上記可動イオンによる影響、すなわち検出精度の低下が抑制されるようになる。しかも、ＬＯＣＯＳ酸化膜ＬＳ１によって素子表面が保護されることで、同素子を形成した後に、例えばその周辺回路の製造工程としてイオン注入処理やプラズマ処理等を基板全面に施したとしても、これによる当該ホール素子へのダメージは軽減されるようになる。なお、ＬＯＣＯＳ酸化膜ＬＳ１に代えて、適宜の酸化膜あるいは絶縁膜を用いることもできる。

以上説明したように、この実施の形態に係る縦型ホール素子によれば、先の第１の実施の形態による前記（１）〜（７）の効果と同様の効果もしくはそれに準じた効果に加え、さらに次のような効果が得られるようになる。

（１０）素子表面を覆うかたちでＬＯＣＯＳ酸化膜ＬＳ１を設けた構造とした。これにより、可動イオンによる影響、すなわち検出精度の低下が好適に抑制されるようになる。しかも、素子表面が保護されるようになるため、製造過程等における素子表面へのダメージも好適に軽減されるようになる。

（第６の実施の形態）
図１３に、この発明に係る縦型ホール素子の第５の実施の形態を示す。
以下、図１３（ａ）および（ｂ）を参照して、先の第１の実施の形態との相違点を中心に、この実施の形態に係る縦型ホール素子の構造について説明する。なお、図１３（ａ）の平面図は先の図１（ａ）の平面図に対応するものであり、図１３（ｂ）は図１３（ａ）のＬ１−Ｌ１線に沿った断面図である。これら各図においては、図１に示した要素と同一の要素に各々同一の符号を付して示し、それら要素についての重複する説明は割愛する。

同図１３に示されるように、この縦型ホール素子も、基本的には、図１に例示した先の第１の実施の形態の縦型ホール素子と略同様の構造を有しており、その動作態様も前述したとおりである。ただし、この実施の形態においては、例えば硼素（ボロン）等からなるＰ型不純物を導入することにより、Ｐ型の導電型不純物が導入された拡散領域Ｄ１を素子表面を覆うかたちで形成した構造としている。

ところで、素子表面の層間絶縁膜内などに含まれる可動イオンの挙動が当該ホール素子の検出精度に影響を及ぼすことは前述した。この点、この実施の形態に係る縦型ホール素子によれば、例えば上記拡散領域Ｄ１と半導体領域１２との間に逆バイアスの電圧を印加した状態に同素子をおくことで、その電圧の印加により形成されるｐｎ接合付近の空乏層によって素子表面が保護されることとなり、上記可動イオンによる影響、すなわち検出精度の低下が抑制されるようになる。

以上説明したように、この実施の形態に係る縦型ホール素子によれば、先の第１もしくは第５の実施の形態による前記（１）〜（７）および（１０）の効果と同様の効果もしくはそれに準じた効果が得られるようになる。

（第７の実施の形態）
図１４に、この発明に係る縦型ホール素子の第７の実施の形態を示す。
以下、図１４を参照して、先の第１の実施の形態との相違点を中心に、この実施の形態に係る縦型ホール素子の構造について説明する。なお、この図１４の平面図も先の図１（ａ）の平面図に対応するものであり、同図１（ａ）に示した要素と同一の要素には各々同一の符号を付して示し、それら要素についての重複する説明は割愛する。

同図１４に示されるように、この縦型ホール素子も、基本的には、図１に例示した先の第１の実施の形態の縦型ホール素子と略同様の構造を有しており、その動作態様も前述したとおりである。ただし、この実施の形態においては、コンタクト領域１３ａと対をなして電流を流す上記コンタクト領域１３ｂを複数設け、それらコンタクト領域１３ｂの各々を、一部（過電流により自断線するヒューズＦ１ａ〜Ｆ１ｇ）を断線可能にして配設される配線材を介して所定の電位（例えばグランド電位）に固定するようにしている。

こうした構造によれば、上記複数の配線材（ヒューズ部分）を適宜に断線して、上記複数のコンタクト領域１３ｂの中から所望のものを、あるいは所望の組み合わせを選択することができるようになる。そして、この断線により同コンタクト領域１３ｂの位置や数などを変更すると、それに伴い、素子内部の電位分布も変化することになる。このため、その断線を適宜に行うようにすれば、素子内部の電位分布として所望の電位分布が得られることになる。このように、この実施の形態に係る縦型ホール素子では、例えば製造過程におけるアライメントずれ等に起因して素子内部の電位分布にアンバランス（不平衡）が生じたとしても、これを適宜に補正してオフセット電圧（不平衡電圧）を好適に低減することができるようになる。また、オフセット電圧についての補正演算を行う補正回路等を備える構成にあっても、その補正分が低減されることになるため、同補正回路の回路規模の縮小化が図られることとなる。また、図１５に示すように、こうした構造についても上記拡散層１４を割愛した構造とすることができる。

また、図１６（ａ）に示すように、上記複数のコンタクト領域１３ｂを、縦列および横列をもつ格子状に配列させることもできる。こうした構造によれば、それら格子状に配列された各領域につき、その各々に配設される配線材から断線すべき配線材を適宜に選択することで、素子内部の多様な電位分布にも柔軟に対応して、オフセット電圧をより好適に補正、低減することができるようになる。また、図１６（ｂ）に示すように、上記縦列および横列をもつ格子の所望の箇所に空隙を設けたレイアウトとしても、上記効果に準ずる効果は得られることとなる。なお、これら各図においては、説明の便宜上、ヒューズの図示を割愛している。

以上説明したように、この実施の形態に係る縦型ホール素子によれば、先の第１の実施の形態による前記（１）〜（７）の効果と同様の効果もしくはそれに準じた効果に加え、さらに次のような効果が得られるようになる。

（１１）コンタクト領域１３ａと対をなして電流を流す上記コンタクト領域１３ｂを複数設け、それらコンタクト領域１３ｂの各々を、一部（ヒューズＦ１ａ〜Ｆ１ｇ）を断線可能にして配設される配線材を介して所定の電位（例えばグランド電位）に固定するようにした。これにより、例えば製造過程におけるアライメントずれ等に起因して素子内部の電位分布にアンバランス（不平衡）が生じたとしても、これを適宜に補正してオフセット電圧（不平衡電圧）を好適に低減することができるようになる。また、オフセット電圧に関しての補正演算を行う補正回路等を備える構成にあっても、その補正分が低減されることになるため、同補正回路の回路規模の縮小化が図られることとなる。

（第８の実施の形態）
図１７および図１８に、この発明に係る縦型ホール素子の第８の実施の形態を示す。
はじめに、図１７を参照して、この実施の形態に係る縦型ホール素子の構造、より正確にはこの縦型ホール素子による磁気センサの構成について説明する。なお、この図１７の平面図において、図１（ａ）に示した要素と同一の要素には各々同一の符号を付して示し、それら要素についての重複する説明は割愛する。

同図１７に示すように、この実施の形態においては、互いに直交する２軸方向から印加される磁界（例えば図１７中に矢印ＢｘおよびＢｙで示される磁界）を検出する態様で配設された、すなわち互いに直交するかたちで配設された２つの縦型ホール素子１０が１チップに集積化されて磁気センサを構成している。なお、上記縦型ホール素子１０は、いずれも先の図１に示した構造を有する縦型ホール素子である。

図１８は、上記互いに直交するかたちで配設された２つの縦型ホール素子からそれぞれ出力されるホール電圧信号の出力波形ＶｘおよびＶｙを示すグラフである。横軸の角度は、これらホール素子へ印加される磁界の角度を示している。

この図１８のグラフからも分かるように、こうしたホール電圧信号により、より正確には例えば周辺回路として設けられた信号処理回路等を通じてこれらホール電圧信号に対して適宜の信号処理（演算処理）を施すことにより、１つの平面上の全ての方向からの磁界の検出、すなわち３６０°の広角度な磁界の検出が可能となる。

なお、こうして１チップに集積化される２つの縦型ホール素子については、その製造工程における各種条件のばらつき等によりそれら素子のペア性が悪化することが懸念されるため、互いの間隔をできるだけ近づけて、例えば「１００μｍ」以内に配置させることが望ましい。こうした配置にすることで、製造工程等に起因する両者間のばらつきが抑制され、より良好なペア性が得られるようになる。

以上説明したように、この実施の形態に係る縦型ホール素子によれば、先の第１の実施の形態による前記（１）〜（７）の効果と同様の効果もしくはそれに準じた効果に加え、さらに次のような効果が得られるようになる。

（１２）互いに直交する２軸方向から印加される磁界を検出する態様で２つの縦型ホール素子１０を１チップに集積化して磁気センサを構成させるようにした。これにより、３６０°の広角度な磁界の検出を可能とする高性能な磁気センサなども実現することができるようになる。

（第９の実施の形態）
図１９に、この発明に係る縦型ホール素子の第９の実施の形態を示す。
以下、同図１９を参照して、この実施の形態に係る縦型ホール素子の構造、より正確にはこの縦型ホール素子による磁気センサの構成について説明する。なお、この図１９の平面図においては、先の図１（ａ）および図３４に示した要素と同一の要素に各々同一の符号を付して示し、それら要素についての重複する説明は割愛する。

同図１９に示すように、この実施の形態においては、基板表面（チップ面）に垂直な磁界成分を検出する横型ホール素子２０と共々、直交配置された２つの縦型ホール素子１０が１チップに集積化されて、互いに直交する３軸方向からの磁界（例えば図１９中に矢印ＢｘおよびＢｙおよびＢｚで示される磁界）を検出する３次元磁気センサを構成している。なおここでも、上記縦型ホール素子１０は、先の図１に示した構造を有する縦型ホール素子である。また、上記横型ホール素子としては、先の図３４に例示した構造の横型ホール素子２０に限らず、適宜の横型ホール素子を採用することができる。

こうした構成の磁気センサにおいては、例えば周辺回路として設けられた信号処理回路等により上記各ホール素子から出力されるホール電圧信号に対して適宜の信号処理（演算処理）を施すことで、１つの平面上の全ての方向（２次元方向）に加え、さらにこれに直交する軸方向からの磁界（矢印Ｂｚ）の検出も可能となる。すなわち、いわゆる３次元の磁界検出が実現されることとなる。

以上説明したように、この実施の形態に係る縦型ホール素子によれば、先の第１の実施の形態による前記（１）〜（７）の効果と同様の効果もしくはそれに準じた効果に加え、さらに次のような効果が得られるようになる。

（１３）基板表面（チップ面）に垂直な磁界成分を検出する横型ホール素子２０と共々、直交配置された２つの縦型ホール素子１０を１チップに集積化して、互いに直交する３軸方向からの磁界を検出する３次元磁気センサを構成させるようにした。これにより、３次元の磁界検出が可能となる。

（第１０の実施の形態）
図２０および図２１に、この発明に係る縦型ホール素子の第１０の実施の形態を示す。
以下、図２０および図２１を参照して、先の第８の実施の形態との相違点を中心に、この実施の形態に係る縦型ホール素子の構造、より正確にはこの縦型ホール素子による磁気センサの構成について説明する。なお、これら図２０および図２１の平面図においても、先の図１（ａ）に示した要素と同一の要素には各々同一の符号を付して示し、それら要素についての重複する説明は割愛する。

同図２０に示すように、この実施の形態においても、互いに直交する２軸方向から印加される磁界を検出する態様で配設された、すなわち互いに直交するかたちで配設された２つの縦型ホール素子１０（先の図１に示した構造を有する縦型ホール素子）が１チップに集積化されて磁気センサを構成している。ただし、ここでは、それら２つの縦型ホール素子１０を、それぞれ同一方向に対向するかたちで形成された別の縦型ホール素子１０ａ（これも先の図１に示した構造を有する縦型ホール素子）とペア（対）をなすものとしている。こうした構成とすることで、互いに対向配置されてペアをなす２つの縦型ホール素子の出力電圧（ホール電圧）を平均化したり、それら縦型ホール素子の出力を切り替えたりするなどして、磁気センサとしての検出精度を高めることができるようになる。

また、図２１に示すように、それら２つの縦型ホール素子１０が各々形成するペアの双方を、チップとして切り出された基板の側面に対して略４５°傾けて配置させることで、前述した素子外部から印加される種々の機械的な応力の影響を受けにくくなる。すなわち、それら各ホール素子のオフセット電圧が好適に低減され、磁気センサとしての検出精度がさらに高められることとなる。

以上説明したように、この実施の形態に係る縦型ホール素子によれば、先の第１もしくは第８の実施の形態による前記（１）〜（７）および（１２）の効果と同様の効果もしくはそれに準じた効果に加え、さらに次のような効果が得られるようになる。

（１４）互いに直交するかたちで１チップに集積化されて磁気センサを構成する２つの縦型ホール素子１０を、それぞれ同一方向に対向するかたちで形成された別の縦型ホール素子１０ａとペアをなすものとした。これにより、磁気センサとしての検出精度を高めることができるようになる。

（１５）また、それら２つの縦型ホール素子１０が各々形成するペアの双方を、チップとして切り出された基板の側面に対して略４５°傾けて配置させることで、磁気センサとしての検出精度がさらに高められることとなる。

（第１１の実施の形態）
図２２〜図２５に、この発明に係る縦型ホール素子の第１１の実施の形態を示す。
はじめに、図２２を参照して、この実施の形態に係る縦型ホール素子の構造、より正確にはこの縦型ホール素子による磁気センサの構成について説明する。なお、この図２２の平面図においては、先の図１（ａ）に示した要素と同一の要素に各々同一の符号を付して示し、それら要素についての重複する説明は割愛する。

同図２２に示すように、この実施の形態においても、互いに直交する２軸方向から印加される磁界を検出する態様で配設された、すなわち互いに直交するかたちで配設された２つの縦型ホール素子１０（先の図１に示した構造を有する縦型ホール素子）が１チップ（同一の基板）に集積化されて磁気センサを構成している。ただし、ここでは、それら２つの縦型ホール素子１０をその基板の原子配列を等しくする結晶方位に、すなわち結晶方位（００１）（または（００−１））および結晶方位（０１０）（または（０−１０））にそれぞれ配することとしている。なおここでは、シリコンからなる基板（シリコン基板）を採用した場合を想定している。

通常、ホール素子の出力電圧（ホール電圧）は、磁気検出部ＨＰのキャリア移動度に比例する。そして、このキャリア移動度は、結晶構造（より詳しくは原子配列）に依存する傾向にある。また、前述した素子外部から印加される種々の機械的な応力に伴うピエゾ抵抗効果の影響も、同じく結晶構造に依存する傾向にある。このため、複数のホール素子を１チップ（同一の基板）に集積化する場合には、その基板のいずれの結晶方位（面方位）にそれらホール素子を配置するかが重要となる。この点、この実施の形態に係る縦型ホール素子のように、それら縦型ホール素子１０を基板の原子配列を等しくする結晶方位に配することとすれば、それら縦型ホール素子１０について良好なペア性が得られることとなる。すなわち、それら縦型ホール素子１０に発生するホール電圧（出力電圧）や外部からの応力に応ずるピエゾ抵抗効果などについて、それらホール素子間でのばらつきが抑制されるようになり、ひいては磁気センサとしての高い検出精度が得られるようになる。

なお、シリコン基板においてその原子配列を等しくする結晶方位は、図２２に例示したものに限られない。周知のように、単結晶シリコンはタイヤモンド構造（四面体構造）の材料であるため、結晶方位（００１）、（００−１）、（０１０）、（０−１０）に同様の原子配列をもつ。すなわち、例えば図２３に示すように、
・上記２つの縦型ホール素子１０を、結晶方位（０１１）または（０−１−１）、結晶方位（０−１１）または（０１−１）にそれぞれ配した構成。
あるいは図２４に示すように、
・上記２つの縦型ホール素子１０を、結晶方位（１−１１）または（−１１−１）、結晶方位（１１−１）または（−１−１１）にそれぞれ配した構成。
等々の構成としても、上述の効果と同様の効果が得られるようになる。

さらに、３つの縦型ホール素子を１チップに集積化する場合には、例えば図２５に示すように、それら３つの縦型ホール素子１０を、結晶方位（１−１０）または（−１１０）、結晶方位（０−１１）または（０１−１）、結晶方位（１０−１）または（−１０１）にそれぞれ配した構成とすることで、同様の効果が得られることとなる。

また、シリコン基板以外の基板を用いる場合も、１チップに集積化される２つの素子をその基板の原子配列を等しくする結晶方位に配することで、上述の効果と同様の効果が得られるようになる。

以上説明したように、この実施の形態に係る縦型ホール素子によれば、先の第１もしくは第８の実施の形態による前記（１）〜（７）および（１２）の効果と同様の効果もしくはそれに準じた効果に加え、さらに次のような効果が得られるようになる。

（１６）１チップ（同一の基板）に集積化される複数の縦型ホール素子１０を、その基板の原子配列を等しくする結晶方位に配するようにした。これにより、磁気センサとしての高い検出精度が得られるようになる。

（第１２の実施の形態）
図２６および図２７に、この発明に係る縦型ホール素子の第１２の実施の形態を示す。
以下、これら図２６および図２７を参照して、上記第１１の実施の形態との相違点を中心に、この実施の形態に係る縦型ホール素子の構造、より正確にはこの縦型ホール素子による磁気センサの構成について説明する。なお、これら図２６および図２７の平面図は先の図２２および図２３に対応するものである。これら各図においては、先の図１（ａ）に示した要素と同一の要素に各々同一の符号を付して示し、それら要素についての重複する説明は割愛する。

同図２６および図２７に示すように、この実施の形態においても、互いに直交する２軸方向から印加される磁界を検出する態様で配設された、すなわち互いに直交するかたちで配設された２つの縦型ホール素子１０（先の図１に示した構造を有する縦型ホール素子）が１チップ（同一の基板）に集積化されて磁気センサを構成している。そして、それら２つの縦型ホール素子１０は、互いに隣り合うかたちで形成されるとともに、その基板の原子配列を等しくする結晶方位にそれぞれ配されている。ただし、ここでは、それら２つの縦型ホール素子１０の周囲を囲繞する態様で、トレンチアイソレーションを、すなわち絶縁膜ＩＬの埋設されたトレンチＴＮを設けた構造としている。これにより、前述した素子外部から印加される種々の機械的な応力の影響が緩和され、より良好なペア性が得られるようになる。なお、トレンチＴＮとしては、シャロートレンチ（ＳＴＩ）等を用いるようにしてもよい。

以上説明したように、この実施の形態に係る縦型ホール素子によれば、先の第１もしくは第８もしくは第１１の実施の形態による前記（１）〜（７）および（１２）および（１６）の効果と同様の効果もしくはそれに準じた効果に加え、さらに次のような効果が得られるようになる。

（１７）１チップに集積化される２つの縦型ホール素子１０を互いに隣り合うかたちで形成するとともに、それら２つの素子の周囲を囲繞する態様でトレンチアイソレーションを設けた構造とした。これにより、前述した素子外部から印加される種々の機械的な応力の影響が緩和され、より良好なペア性が得られるようになる。

（他の実施の形態）
なお、上記各実施の形態は、以下の態様をもって実施することもできる。
・上記第７の実施の形態においては、上記一部を断線可能にして配設される配線材として、過電流により自断線するヒューズを備えるものを採用することとした。しかし、これに限られることなく、例えばヒューズに代えて、レーザ等によるトリミング断線を可能とする例えばＣｒＳｉやＡｌ（アルミニウム）等からなる薄膜抵抗を用いるようにしてもよい。またさらに、調整用のデータを記憶したメモリ（例えばＥＰＲＯＭや、ＥＥＰＲＯＭ、フラッシュメモリ、ＲＯＭなど）等を別に用いた構成として、例えば外部からの信号に応じてスイッチング動作するスイッチング素子なども採用することができる。要は、少なくとも一部を一時的もしくは永続的に断線可能にして配設される配線材であれば、第７の実施の形態による上記（１１）の効果と同様の効果もしくはそれに準じた効果は得ることができる。

・上記第８の実施の形態においては、互いに直交する２軸方向から印加される磁界を検出する態様で２つの縦型ホール素子１０を１チップに集積化して磁気センサを構成させるようにしたが、この構造に限られることない。要は、異なる角度から印加される磁界を検出する態様で２つの素子を１チップに集積化して磁気センサを構成させることで足りる。こうした構造であれば、第８の実施の形態による上記（１２）の効果に準じた効果は得ることができる。

・上記各実施の形態においては、上記領域１２ａおよび１２ｂを電気的に区画する分離壁として、拡散層１４および１５を用いるようにした。しかし、これに限られることなく、例えば図２８（ａ）〜（ｃ）（図１（ａ）〜（ｃ）に対応）に示すように、トレンチアイソレーションを、すなわち絶縁膜ＩＬ１４およびＩＬ１５の埋設されたトレンチＴ１およびＴ２を用いるようにしてもよい。

・また、例えば図２９に示すように、先の図２８に示した縦型ホール素子について、硼素（ボロン）等からなるＰ型不純物を導入することにより、上記トレンチＴ１およびＴ２の内壁にＰ型の拡散領域Ｄ２を設けた構造としてもよい。ところで、半導体基板にトレンチを形成すると通常、そのトレンチの内壁にはダメージ層が形成されることとなり、そこでキャリアの再結合が生じ易くなる。この点、上記拡散領域Ｄ２を設けた構造によれば、同拡散領域Ｄ２によってこうしたキャリアの再結合が抑制され、半導体領域１２のキャリア移動度は高く維持されるようになる。また、この拡散領域Ｄ２と半導体領域１２との間に形成されたｐｎ接合の空乏層が素子内部まで進入するようになるため、磁気検出部（ホールプレート）ＨＰの厚さｄ（図３３参照）に相当する寸法が実質的に狭められることにもなる。すなわち、こうした構造によれば、ホール素子としての高感度化が図られるようになる。

・上記各実施の形態においては、半導体領域１２を拡散層として形成するようにしたが、これに限られることはなく、例えば図３０（ａ）〜（ｃ）（図１（ａ）〜（ｃ）に対応）に示すような縦型ホール素子に対してもこの発明は同様に適用することができる。すなわち、上記半導体領域１２に代えて、エピタキシャル成長にて形成された半導体領域Ｅ１２を用いることもできる。また一般に、こうしたエピタキシャル基板を採用する場合には、同図３０に示すように、埋込層ＢＬ（図３５参照）が用いられることが多い。また他に、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板等も適宜採用することができる。

・上記各実施の形態において、領域（素子領域）１２ａを囲繞する態様で環状のトレンチアイソレーションを設けるようにしてもよい。すなわち、例えば図３１に示すように、この環状のトレンチアイソレーションとして、絶縁膜ＩＬ１６の埋設されたトレンチＴ３を採用して、その内壁に上記拡散領域Ｄ２を設けた構造とすることができる。

・上記各実施の形態においては、ホール電圧を出力する２つの部分と、これら２つの部分に挟まれるかたちで配されて磁気検出部へ電流を供給する、もしくは同磁気検出部からの電流を取り出す部分と、この部分と対をなして電流を流す部分とを、いずれも基板表面の不純物濃度が選択的に高められるかたちで形成された領域として設けるようにした。しかし、これは必須の構成ではなく、例えばこうしたコンタクト領域を設けずに半導体領域１２の上に直に配線（電極）を設けるようにしてもよい。

・さらに、上記各実施の形態において、上記拡散層１５等、領域１２ａを電気的に区画する分離壁も必須の構成要素ではない。すなわち、例えば磁気検出部ＨＰに電流を流すための配線（電極）を基板の表裏に対向するかたちで設けた構造などにおいては、こうした分離壁を設けずとも、上記磁気検出部ＨＰに対して基板表面（チップ面）に垂直な成分を含む電流を流すことができる。

・また、上記各実施の形態においては、コンタクト領域１３ａおよび１３ｂによる軸とコンタクト領域１３ｃおよび１３ｄによる軸とが互いに直交するような配置（レイアウト）とした。しかしこれは必須ではなく、これら軸が互いに直交した配置には限られない。

・また、上記実施の形態においては、縦型ホール素子の駆動方法の一例として定電流駆動について説明したが、この縦型ホール素子の駆動方法は任意であり、例えば定電圧駆動によって駆動することもできる。

・また、上記実施の形態においては、当該ホール素子の周辺回路の一例としてＣＭＯＳ回路を有して構成される回路を例示した。しかし、周辺回路の構成は任意であり、例えばバイポーラ回路を有して構成される回路を周辺回路として用いることもできる。

・上記各実施の形態において、半導体基板を構成する各要素の導電型を入れ替えた構造、すなわちＰ型とＮ型とを入れ替えた構造についても、この発明は同様に適用することができる。

・上記各実施の形態においては、基板の材料としてシリコンを用いるようにしたが、製造工程や構造上の条件等に応じてその他の材料を適宜採用するようにしてもよい。例えば、ＧａＡｓ、ＩｎＳｂ、ＩｎＡｓ、ＳｉＣ等の化合物半導体材料やＧｅ（ゲルマニウム）等の他の半導体材料も用いることができる。特に、ＧａＡｓ、ＩｎＡｓは温度特性に優れた材料であり、当該ホール素子の高感度化を図る上で有効である。

・上記各実施の形態においては、コンタクト領域１３ａと対をなして電流を流す部分（コンタクト領域１３ｂ）をコンタクト領域１３ｃおよび１３ｄによる軸について一方側のみに設けた構造とすることで、その軸周辺に、その軸につき非対称な電位分布が形成されるようにした。しかし、これに限られることなく、ホール電圧を出力する２つの部分による軸の周辺にその軸につき非対称な電位分布が形成される構造であれば、同電位分布には等電位線の疎密がより明確に現れるようになる。そして、これを利用することによって、その時々の状況に応じて先の図３に例示した構造や図７に例示した構造などをより容易に実現することができるようになる。すなわち、コンタクト領域１３ａと対をなして電流を流す部分を、コンタクト領域１３ｃおよび１３ｄによる軸に対して非対称に設けた構造、例えばその軸の両側に非対称な配置や数にして設けた構造とした場合であっても上記効果は得られることとなる。

・また、この発明は、図３２（ａ）および（ｂ）（各図とも図１（ａ）に対応）に示すように、先の図３５に示した構造、すなわちホール電圧を出力する部分として設けられたコンタクト領域３３ｄおよび３３ｅによる軸周辺にその軸につき対称な電位分布が形成されるような構造の縦型ホール素子に対しても同様に適用することができる。そしてこの場合も、ホール電圧を出力する２つの部分についてはこれを、これら２つの部分による軸周辺をとりまく電位分布の等電位線が疎となるところ、あるいは密となるところに配することで、第１の実施の形態による上記（１）の効果に準じた効果は得ることができる。ちなみに、図３２（ａ）および（ｂ）には、この部分を等電位線が疎となるところに配した例を示している。

この発明に係る縦型ホール素子の第１の実施の形態について、（ａ）はそのホール素子の概略構造を模式的に示す平面図、（ｂ）は（ａ）のＬ１−Ｌ１線に沿った断面図、（ｃ）は（ａ）のＬ２−Ｌ２線に沿った断面図。 （ａ）および（ｂ）は、それぞれ従来の縦型ホール素子の電位分布およびこのホール素子を変形させたときの電位分布を示す平面図。 上記第１の実施の形態に係る縦型ホール素子の電位分布を示す平面図。 （ａ）および（ｂ）は、同第１の実施の形態に係る縦型ホール素子の動作態様を示す断面図。 同第１の実施の形態に係る縦型ホール素子の製造方法について、（ａ）〜（ｃ）はその製造プロセスを示す断面図。 同第１の実施の形態に係る縦型ホール素子の製造方法について、（ａ）〜（ｃ）はその製造プロセスを示す断面図。 この発明に係る縦型ホール素子の第２の実施の形態についてそのホール素子の概略構造を模式的に示す平面図。 この発明に係る縦型ホール素子の第３の実施の形態についてそのホール素子の概略構造を模式的に示す平面図。 同第３の実施の形態に係る縦型ホール素子の変形例を示す平面図。 （ａ）はこの発明に係る縦型ホール素子の第４の実施の形態についてそのホール素子の概略構造を模式的に示す平面図、（ｂ）は（ａ）のＬ１−Ｌ１線に沿った断面図。 （ａ）は同第４の実施の形態に係る縦型ホール素子の変形例を示す平面図、（ｂ）は（ａ）のＬ１−Ｌ１線に沿った断面図。 （ａ）はこの発明に係る縦型ホール素子の第５の実施の形態についてそのホール素子の概略構造を模式的に示す平面図、（ｂ）は（ａ）のＬ１−Ｌ１線に沿った断面図。 （ａ）はこの発明に係る縦型ホール素子の第６の実施の形態についてそのホール素子の概略構造を模式的に示す平面図、（ｂ）は（ａ）のＬ１−Ｌ１線に沿った断面図。 この発明に係る縦型ホール素子の第７の実施の形態についてそのホール素子の概略構造を模式的に示す平面図。 同第７の実施の形態に係る縦型ホール素子の変形例を示す平面図。 （ａ）および（ｂ）は、同第７の実施の形態に係る縦型ホール素子の別の変形例を示す平面図。 この発明に係る縦型ホール素子の第８の実施の形態についてその縦型ホール素子による磁気センサの概略構成を示す平面図。 同第８の実施の形態に係る縦型ホール素子の出力電圧（ホール電圧）の波形例を示すグラフ。 この発明に係る縦型ホール素子の第９の実施の形態についてその縦型ホール素子による磁気センサの概略構成を示す平面図。 この発明に係る縦型ホール素子の第１０の実施の形態についてその縦型ホール素子による磁気センサの概略構成を示す平面図。 同第１０の実施の形態に係る縦型ホール素子の変形例を示す平面図。 この発明に係る縦型ホール素子の第１１の実施の形態についてその縦型ホール素子による磁気センサの概略構成を示す平面図。 同第１１の実施の形態に係る縦型ホール素子の変形例を示す平面図。 同第１１の実施の形態に係る縦型ホール素子の別の変形例を示す平面図。 同第１１の実施の形態に係る縦型ホール素子の別の変形例を示す平面図。 この発明に係る縦型ホール素子の第１２の実施の形態についてその縦型ホール素子による磁気センサの概略構成を示す平面図。 同第１２の実施の形態に係る縦型ホール素子の変形例を示す平面図。 （ａ）はこの発明に係る縦型ホール素子の変形例を示す平面図、（ｂ）は（ａ）のＬ１−Ｌ１線に沿った断面図、（ｃ）は（ａ）のＬ２−Ｌ２線に沿った断面図。 （ａ）はこの発明に係る縦型ホール素子の別の変形例を示す平面図、（ｂ）は（ａ）のＬ１−Ｌ１線に沿った断面図、（ｃ）は（ａ）のＬ２−Ｌ２線に沿った断面図。 （ａ）はこの発明に係る縦型ホール素子の別の変形例を示す平面図、（ｂ）は（ａ）のＬ１−Ｌ１線に沿った断面図、（ｃ）は（ａ）のＬ２−Ｌ２線に沿った断面図。 （ａ）はこの発明に係る縦型ホール素子の別の変形例を示す平面図、（ｂ）は（ａ）のＬ１−Ｌ１線に沿った断面図、（ｃ）は（ａ）のＬ２−Ｌ２線に沿った断面図。 （ａ）および（ｂ）は、この発明に係る縦型ホール素子の別の変形例を示す平面図。 ホール素子の磁気検出原理を示す斜視図。 従来のホール素子（横型ホール素子）の一例について、（ａ）はそのホール素子の平面構造を模式的に示す平面図、（ｂ）は（ａ）のＬ１−Ｌ１線に沿った断面図。 従来のホール素子（縦型ホール素子）の一例について、（ａ）はそのホール素子の平面構造を模式的に示す平面図、（ｂ）は（ａ）のＬ１−Ｌ１線に沿った断面図、（ｃ）は（ａ）のＬ２−Ｌ２線に沿った断面図。

符号の説明

１０、１０ａ…縦型ホール素子、１１、３１…半導体層、１２、Ｅ１２、３２…半導体領域、１２ａ、１２ｂ、３２ａ〜３２ｃ…領域、１３ａ〜１３ｄ、３３ａ〜３３ｅ…コンタクト領域、１４、１５、３４、３４ａ、３４ｂ…拡散層、１８…絶縁膜、１９ａ、１９ｂ…配線（電極）、２０…横型ホール素子、ＢＬ…埋込層、Ｄ１、Ｄ２…拡散領域、Ｆ１ａ〜Ｆ１ｇ…ヒューズ、ＧＰ…導体プレート、ＨＰ…磁気検出部、ＩＬ、ＩＬ１４〜ＩＬ１６…絶縁膜、ＬＳ１…ＬＯＣＯＳ酸化膜、Ｔ１〜Ｔ３、ＴＮ…トレンチ。

Claims (20)

1. 半導体基板の表面に垂直な成分を含む電流が同基板内に所定領域として設けられた磁気検出部に供給された状態で、同基板の表面に平行な磁界成分が前記磁気検出部に印加されたとき、その磁界成分に応じたホール電圧を発生させる縦型ホール素子であって、
   前記発生したホール電圧を出力する部分として前記半導体基板の表面に設けられた２つの部分に挟まれる態様で同表面に配されて前記磁気検出部へ電流を供給する、もしくは同磁気検出部からの電流を取り出す部分が、前記ホール電圧を出力する２つの部分による軸上から外れるかたちに配されてなる
   ことを特徴とする縦型ホール素子。
2. 前記ホール電圧を出力する２つの部分は、これら２つの部分による軸周辺をとりまく電位分布の等電位線が密となるところに配されてなる
   請求項１に記載の縦型ホール素子。
3. 前記ホール電圧を出力する２つの部分は、これら２つの部分による軸周辺をとりまく電位分布の等電位線が疎となるところに配されてなる
   請求項１に記載の縦型ホール素子。
4. 前記ホール電圧を出力する２つの部分は、前記半導体基板の表面の不純物濃度が選択的に高められるかたちで形成されてなる
   請求項１〜３のいずれか一項に記載の縦型ホール素子。
5. 前記ホール電圧を出力する２つの部分に挟まれるかたちで配されて前記磁気検出部へ電流を供給する、もしくは同磁気検出部からの電流を取り出す部分は、前記半導体基板の表面の不純物濃度が選択的に高められるかたちで形成されてなる
   請求項１〜４のいずれか一項に記載の縦型ホール素子。
6. 前記ホール電圧を出力する２つの部分による軸の周辺に、その軸につき非対称な電位分布を形成する
   請求項１〜５のいずれか一項に記載の縦型ホール素子。
7. 前記ホール電圧を出力する２つの部分は、これら２つの部分に挟まれるかたちで配されて前記磁気検出部へ電流を供給する、もしくは同磁気検出部からの電流を取り出す部分を前記ホール電圧を出力する２つの部分による軸上から外すべく、前記形成される非対称な電位分布の等電位線が密となる側へずらして配されてなる
   請求項６に記載の縦型ホール素子。
8. 前記ホール電圧を出力する２つの部分は、これら２つの部分に挟まれるかたちで配されて前記磁気検出部へ電流を供給する、もしくは同磁気検出部からの電流を取り出す部分を前記ホール電圧を出力する２つの部分による軸上から外すべく、前記形成される非対称な電位分布の等電位線が疎となる側へずらして配されてなる
   請求項６に記載の縦型ホール素子。
9. 前記ホール電圧を出力する２つの部分に挟まれるかたちで配されて前記磁気検出部へ電流を供給する、もしくは同磁気検出部からの電流を取り出す部分と対をなして電流を流す部分が、前記ホール電圧を出力する２つの部分による軸に対して非対称に設けられてなる
   請求項６〜８のいずれか一項に記載の縦型ホール素子。
10. 前記ホール電圧を出力する２つの部分に挟まれるかたちで配されて前記磁気検出部へ電流を供給する、もしくは同磁気検出部からの電流を取り出す部分と対をなして電流を流す部分が、前記ホール電圧を出力する２つの部分による軸について一方側のみに設けられてなる
    請求項６〜８のいずれか一項に記載の縦型ホール素子。
11. 前記ホール電圧を出力する２つの部分による軸と、前記ホール電圧を出力する２つの部分に挟まれるかたちで配されて前記磁気検出部へ電流を供給する、もしくは同磁気検出部からの電流を取り出す部分、およびこれと対をなして電流を流す部分の２つの部分による軸とが互いに直交するような配置をもつ
    請求項１〜１０のいずれか一項に記載の縦型ホール素子。
12. 前記ホール電圧を出力する２つの部分に挟まれるかたちで配されて前記磁気検出部へ電流を供給する、もしくは同磁気検出部からの電流を取り出す部分と対をなして電流を流す部分は、前記半導体基板の表面の不純物濃度が選択的に高められるかたちで形成されてなる
    請求項９〜１１のいずれか一項に記載の縦型ホール素子。
13. 前記半導体基板の表面に垂直な成分を含む電流が少なくとも前記磁気検出部において同基板表面に対し斜めの方向へ流れるよう導かれる
    請求項１〜１２のいずれか一項に記載の縦型ホール素子。
14. 当該ホール素子から出力されるホール電圧信号に対して所定の信号処理を行う信号処理回路と共々、１チップに集積化され、所定の方向から印加される磁界を検出する磁気センサを構成する
    請求項１〜１３のいずれか一項に記載の縦型ホール素子。
15. 異なる角度から印加される磁界を検出する態様で２つの素子が１チップに集積化されて磁気センサを構成する
    請求項１〜１４のいずれか一項に記載の縦型ホール素子。
16. 前記半導体基板の表面に垂直な磁界成分を検出する横型ホール素子と共々、直交配置された２つの素子が１チップに集積化され、互いに直交する３軸方向からの磁界を検出する３次元磁気センサを構成する
    請求項１〜１５のいずれか一項に記載の縦型ホール素子。
17. 前記１チップに集積化される２つの素子は、それぞれ同一方向に対向するかたちで形成された別の素子と対をなす
    請求項１５または１６に記載の縦型ホール素子。
18. 前記１チップに集積化される２つの素子の各々が形成する対は、いずれもチップとして切り出された基板の側面に対して４５°傾けられて配置される
    請求項１７に記載の縦型ホール素子。
19. 前記１チップに集積化される２つの素子は、前記半導体基板の原子配列を等しくする結晶方位に配されてなる
    請求項１５〜１８のいずれか一項に記載の縦型ホール素子。
20. 前記１チップに集積化される２つの素子は、互いに隣り合うかたちで形成されてなり、それら２つの素子の周囲を囲繞する態様でトレンチアイソレーションが設けられてなる
    請求項１５〜１９のいずれか一項に記載の縦型ホール素子。

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