JP2006165492A - 縦型ホール素子およびそのオフセット電圧調整方法 - Google Patents

縦型ホール素子およびそのオフセット電圧調整方法 Download PDF

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Abstract

【課題】オフセット電圧の好適な補正を可能とし、オフセット電圧等に関する補正回路を備える構成にあっては、その回路規模の縮小化を図ることのできる縦型ホール素子を提供する。
【解決手段】半導体基板の表面（半導体領域１２）に、対をなしてホール電圧信号を出力する電圧出力端、および対をなして磁気検出部ＨＰに電流を供給する電流供給端を、同一のパターンで３つのパターンをもつ態様で形成する。これら３つの同一パターンは、１つの基準パターン（コンタクト領域１３ｂ〜１７ｂによるパターン）と、これを基準（対称軸）にして互いに対称（線対称）な関係をもつパターン対、すなわちコンタクト領域１３ａ〜１７ａによるパターンとコンタクト領域１３ｃ〜１７ｃによるパターンとによって構成されている。
【選択図】 図１

Description

この発明は、基板表面（チップ面）に平行な磁界成分が同基板内の磁気検出部に印加されたとき、その磁界成分に応じたホール電圧信号を同基板内に発生させる縦型ホール素子およびそのオフセット電圧調整方法に関する。
周知のように、ホール素子は、非接触での角度検出が可能であることから、いわゆるホールＩＣ等に搭載されて例えば磁気センサとして車載内燃機関のスロットル弁開度センサ等の角度検出センサに用いられる。まず、図２５を参照して、ホール素子の磁気検出原理について説明する。
物質中を流れる電流に対して垂直な磁界（磁気）が加わると、それら電流および磁界の双方に垂直な方向に電界（電圧）が生じる。この現象をホール効果と呼び、ここで発生する電圧をホール電圧と呼ぶ。
例えば、図２５に示すようなホール素子（導体）１００を考えた場合、同素子の磁気検出部（ホールプレート）の幅をＷ、長さをＬ、厚さをｄ、同素子と磁界とのなす角度をθ、印加される磁束密度をＢ、供給（駆動）電流（端子ＴＩ−ＴＩ’間に流れる電流）をＩとすると、ホール電圧（端子ＴＶＨ−ＴＶＨ’間に生じる電圧）ＶＨは、
ＶＨ＝（ＲＨＩＢ／ｄ）ｃｏｓθ、ＲＨ＝１／（ｑｎ）
のように表せる。ここで、ＲＨはホール係数であり、またｑは電荷、ｎはキャリア濃度である。
上記関係式からも分かるように、ホール素子と磁界とのなす角度θに応じてホール電圧ＶＨが変化するため、これを利用することで角度の検出が可能となる。このように、ホール素子を用いることで上述の角度検出センサを実現することができる。
そして、一般的なホール素子としては、例えば非特許文献１に記載のようなホール素子、いわゆる横型ホール素子が知られている。この横型ホール素子は、基板表面（チップ面）に対して垂直な磁界成分を検出するものである。
以下、図２６を参照して、このホール素子（横型ホール素子）についてさらに説明する。なお、図２６（ａ）はこのホール素子の平面図、図２６（ｂ）は図２６（ａ）のＬ１−Ｌ１線に沿った断面図である。
同図２６（ａ）および（ｂ）に示されるように、このホール素子は、大きくは、例えばＰ型のシリコンからなる半導体層（Ｐ−ｓｕｂ）２１の上に、例えばエピタキシャル成長にて形成されたＮ型のシリコンからなる半導体領域２２を有して構成されている。ちなみに、上記半導体領域２２は、Ｎ型の半導体基板（Ｎ−ｓｕｂ）や、イオン注入等による拡散層、すなわちウェル（Ｗｅｌｌ）として形成することもできる。また一般に、シリコン等の半導体材料は、Ｐ型からなる半導体よりもＮ型からなる半導体のほうが大きなキャリア移動度をもっているため、この半導体領域２２の材料としては、Ｎ型の半導体材料（例えばシリコン）が用いられることが多い。しかし、製造工程や構造上の条件等に応じてＰ型の半導体材料（Ｐ−層）が採用されることもある。また、この半導体領域２２の不純物濃度が小さく（薄く）なるほど、同領域におけるキャリア移動度は大きくなるため、ホール素子としての感度を上げる、すなわち出力電圧として大きな電圧を得るためには、同半導体領域２２の不純物濃度を小さく（薄く）することがより望ましい。一般に、同半導体領域２２（Ｎ−層）は、「１．０×１０１４〜１．０×１０１７／ｃｍ３」の濃度に設定される。
そして、この半導体領域２２には、当該ホール素子を他の素子と素子分離すべく、半導体層２１に接続されるような例えばＰ型の拡散層（Ｐ型拡散分離壁）２４が形成されている。また、同半導体領域２２の表面には、同表面の不純物濃度（Ｎ型）が選択的に高められるかたちでコンタクト領域２３ａ〜２３ｄが形成され、これらコンタクト領域２３ａ〜２３ｄとそこに配設される電極（配線）との間に良好なオーミックコンタクトが形成されるようになっている。さらに詳しくは、コンタクト領域２３ａおよび２３ｂとコンタクト領域２３ｃおよび２３ｄとは、互いに直交するかたちで上記拡散層２４に囲まれた領域（活性領域）２２ａの四隅に配置されている。これらコンタクト領域２３ａ〜２３ｄは、そこに配設される各電極（配線）を介して、それぞれ端子ＳおよびＧ、並びに端子Ｖ１およびＶ２と電気的に接続される。すなわち、上記コンタクト領域２３ａおよび２３ｂは電流供給端に相当するものであり、また上記コンタクト領域２３ｃおよび２３ｄは電圧出力端に相当するものである。
ここで、例えば端子Ｓから端子Ｇへ一定の駆動電流を流すと、その電流は、上記コンタクト領域２３ａから半導体領域２２内をコンタクト領域２３ｂへと流れる。すなわちこの場合、基板表面の近傍に、同面（チップ面）に平行な成分を主に含む電流が流れることとなる。このとき、その電流に対し基板表面（チップ面）に垂直な成分を含む磁界（例えば図２６中に矢印Ｂで示される磁界）が印加されると、前述したホール効果により、端子Ｖ１と端子Ｖ２との間にその磁界に応じたホール電圧が発生する。したがって、それら端子Ｖ１およびＶ２を通じてその発生したホール電圧信号を検出することで、図２５に示した先の関係式「ＶＨ＝（ＲＨＩＢ／ｄ）ｃｏｓθ」に基づき検出対象とする磁界成分が、すなわち当該ホール素子に用いられる基板の表面（チップ面）に垂直な磁界成分が求められることとなる。なお、このホール素子においては、端子Ｖ１およびＶ２に駆動電流を流して端子ＳおよびＧにてホール電圧を検出することもできる。そのため、こうした電極の入れ替えを利用して、例えば電極の入れ替えを周期的に行って、同素子に発生するオフセット電圧（不平衡電圧）を相殺するような駆動方式（チョッパ駆動）なども実用されている。
また、こうした横型ホール素子としては他にも、例えば図２７に示すような横型ホール素子がある。すなわち、この横型ホール素子では、上記拡散層２４に囲まれた領域（活性領域）２２ａが十字状に形成され、各先端部分に上記コンタクト領域２３ａ〜２３ｄが配設されている。このホール素子においても、その動作態様は、先の図２６に示した横型ホール素子と同様である。
また近年、上記横型ホール素子に加え、例えば特許文献１に記載されているように、基板表面（チップ面）に平行な磁界成分を検出するホール素子、いわゆる縦型ホール素子も提案されている。この縦型ホール素子は、異なる位相（角度）を検出する２つの素子を１チップに集積化できるという特長をもつため、２つの縦型ホール素子を「９０°」の角度をなすように配置することで、「０°〜３６０°」の角度範囲でリニアな出力（電圧信号）の得られる回転センサ等も実現可能になる。以下、図２８を参照して、縦型ホール素子の一例について説明する。なお、同図２８において、図２８（ａ）はこのホール素子の平面図、図２８（ｂ）は図２８（ａ）のＬ１−Ｌ１線に沿った断面図、図２８（ｃ）は図２８（ａ）のＬ２−Ｌ２線に沿った断面図である。
同図２８（ａ）〜（ｃ）に示されるように、このホール素子は、大きくは、例えばＰ型のシリコンからなる半導体層（Ｐ−ｓｕｂ）３１と、この表面にＮ型の導電型不純物が導入されるかたちで形成された埋込層ＢＬと、さらにこの上に例えばエピタキシャル成長にて形成されたＮ型のシリコンからなる半導体領域３２とを有して構成されている。なお、上記埋込層ＢＬは、いわば下部電極として機能するものであり、その不純物濃度は上記半導体領域３２よりも高い濃度に設定される。
このホール素子においても、上記半導体領域３２には、当該ホール素子を他の素子と素子分離すべく、半導体層３１に接続されるような例えばＰ型の拡散層（Ｐ型拡散分離壁）３４が形成されている。そして、半導体領域３２の表面にあってこの拡散層３４にて囲まれた領域（活性領域）には、同表面の不純物濃度（Ｎ型）が選択的に高められるかたちでコンタクト領域（Ｎ＋層）３３ａ〜３３ｅが形成され、これらコンタクト領域３３ａ〜３３ｅとそこに配設される電極（配線）との間に良好なオーミックコンタクトが形成されるようになっている。そして、これらコンタクト領域３３ａ〜３３ｅは、そこに配設される各電極（配線）を介して、それぞれ端子ＳおよびＧ１およびＧ２およびＶ１およびＶ２と電気的に接続されている。すなわち、このホール素子においては、上記コンタクト領域３３ａ〜３３ｃが電流供給端に相当し、また上記コンタクト領域３３ｄおよび３３ｅが電圧出力端に相当する。
また、拡散層３４にて囲まれる領域（活性領域）は、図２８（ａ）に示されるように、各拡散層によるｐｎ接合分離を通じて、Ｐ型の拡散層（Ｐ型拡散分離壁）３４ａおよび３４ｂを互いに隔てた領域３２ａ〜３２ｃに分割されている。ここで、上記拡散層３４ａおよび３４ｂは、上記埋込層ＢＬに接続される態様で形成されており、上記領域３２ａ〜３２ｃにおいては、図２８（ｃ）に示されるように、基板内部においても電気的に区画された領域が形成されている。また、これら各領域に関しては、領域３２ａに上記コンタクト領域３３ｂが、領域３２ｂに上記コンタクト領域３３ｃが、領域（素子領域）３２ｃに上記コンタクト領域３３ａおよび３３ｄおよび３３ｅがそれぞれ形成されている。さらに詳しくは、上記コンタクト領域３３ａが、コンタクト領域３３ｂおよび３３ｃとこれら領域に直交するコンタクト領域３３ｄおよび３３ｅとの双方に挟まれるかたちで配置されている。すなわち、このコンタクト領域３３ａが、上記拡散層３４ａおよび３４ｂを隔ててコンタクト領域３３ｂおよび３３ｃにそれぞれ対向するような配置となっている。
このホール素子においては、上記領域３２ｃの基板内部に電気的に区画される領域にあって上記コンタクト領域３３ｄおよび３３ｅにて挟まれる領域が、いわゆる磁気検出部（ホールプレート）ＨＰとなる。すなわち、このホール素子では、ここに印加される磁界に応じたホール電圧信号が発生することになる。
ここで例えば、上記端子Ｓから端子Ｇ１へ、また端子Ｓから端子Ｇ２へそれぞれ一定の駆動電流を流すと、その電流は、基板表面に形成されたコンタクト領域３３ａから上記磁気検出部ＨＰ、埋込層ＢＬを通じて、コンタクト領域３３ｂおよび３３ｃへとそれぞれ流れる。すなわちこの場合、上記磁気検出部ＨＰには、基板表面（チップ面）に垂直な成分を主に含む電流が流れることになる。このため、その駆動電流を流した状態において、基板表面（チップ面）に平行な成分を含む磁界（例えば図２８中に矢印Ｂで示される磁界）が当該ホール素子の磁気検出部ＨＰに印加されたとすると、上述のホール効果によって、上記端子Ｖ１と端子Ｖ２との間にその磁界に応じたホール電圧が発生する。したがって、それら端子Ｖ１およびＶ２を通じてその発生したホール電圧信号を検出することで、図２５に示した先の関係式「ＶＨ＝（ＲＨＩＢ／ｄ）ｃｏｓθ」に基づき検出対象とする磁界成分が、すなわち当該ホール素子に用いられる基板の表面（チップ面）に平行な磁界成分が求められることとなる。ちなみに、このホール素子では、図２５中に示す寸法ｄが磁気検出部（ホールプレート）の厚さ（上記関係式中の「ｄ」）に相当する。また、このホール素子において駆動電流を流す方向は任意であり、上記駆動電流の方向を反対にして磁界（磁気）の検出を行うこともできる。
また、こうした縦型ホール素子としては他にも、例えば非特許文献２に記載された縦型ホール素子がある。
特開平１−２５１７６３号公報 前中一介、外３名，「集積化三次元磁気センサ」，電気学会論文誌 Ｃ，平成元年，第１０９巻，第７号，ｐ４８３−４９０ Ｒ．Ｓ．Ｐｏｐｏｖｉｃ，"Ｔｈｅ Ｖｅｒｔｉｃａｌ Ｈａｌｌ−Ｅｆｆｅｃｔ Ｄｅｖｉｃｅ"，ＩＥＥＥ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥ ＬＥＴＴＥＲ，ＳＥＰＴＥＭＢＥＲ １９８４，ＥＤＬ−５，ＮＯ９，Ｐ３５７−３５８
このように、上記図２８に例示した縦型ホール素子によれば、磁気検出部ＨＰに印加される磁界成分、より詳しくは基板表面（チップ面）に平行な磁界成分を検出することは確かに可能になる。しかし、この縦型ホール素子では、必ずしも同素子のおかれるその時々の状況に対応することのできる構造、すなわちホール素子の用途や同素子を利用したセンサの用途、あるいは使用環境等に応じて最適化の図られた構造とはなっておらず、未だ改良の余地（課題）を残すものとなっている。以下、図２９〜図３２を参照して、この課題について詳述する。
例えば図２９（ａ）に示すように、Ｎ極およびＳ極からなる磁石ＭＧ１およびＭＧ２間の回転軸上に、それら磁石の回転を検出すべく上記図２８に例示した縦型ホール素子３０を配設する。ここで、磁石ＭＧ１およびＭＧ２が回転すると、縦型ホール素子３０からは、例えば図２９（ｂ）に波形Ｍ１〜Ｍ３として示すような電圧信号（ホール電圧信号）が出力される。そして、図３０（ａ）および（ｂ）に示すように、この電圧信号（出力電圧）としての波形Ｍ４のリニアな部分（範囲ＭＡ）を利用することで、センサ出力としてリニアな出力（出力波形）Ｍ５の得られる回転センサが実現される。
詳しくは、上記波形Ｍ３（図２９（ｂ））は、磁界が印加されていないときの出力電圧、いわゆるオフセット電圧（不平衡電圧）の生じていない理想的な波形（Ｓｉｎ波）である。しかし、実際のホール素子では通常、例えば波形Ｍ２のように、磁界が印加されていないにもかかわらず、幾らかの出力電圧（オフセット電圧）が生じている。このオフセット電圧が発生する原因は、大きくは、次の２つである。
その１つは、ホール素子の製造過程（リソグラフィ工程）において、マスク合わせ誤差等に起因して生じる位置ずれ（アライメントずれ）である。こうした位置ずれが生じた場合には、すなわちホール素子の構成要素（拡散層３４、３４ａ、３４ｂやコンタクト領域３３ａ〜３３ｅ等）が本来の位置からずれて（偏って）形成された場合には、素子内部の電流経路に偏りが生じて、素子内部の電位分布（等電位線）にアンバランス（不平衡）が生じることになる。そしてこれにより、同ホール素子には、幾らかのオフセット電圧が発生することになる。
もう１つの原因は、外部から素子に加わる機械的な応力である。例えば、当該ホール素子をパッケージングする際には、熱硬化性のエポキシ樹脂（モールド樹脂）等の封止材や銀ペースト等からなる接着剤に起因して基板に応力が印加される。そして、基板にこうした応力が印加されると、同基板の各個所に不均一に応力が印加されることとなり、ピエゾ抵抗効果によって、素子内部における抵抗成分の等価回路としての抵抗ブリッジがより非平衡なものとなる。すなわちこの場合も、素子内部の電位分布にアンバランス（不平衡）が生じ、オフセット電圧が発生することになる。
また、図２９（ｂ）に波形Ｍ１として示すように、ホール素子の出力電圧（ホール電圧信号）は同素子の温度特性によっても変動する。なお実際には、磁石ＭＧ１およびＭＧ２の温度特性も回転角度の検出に影響を与える。
こうしたオフセット電圧や温度特性による出力電圧の変動は、正確な磁界検出の妨げになる。そのため通常、補正回路などを設けてこれを補正除去するようにしている。しかし、こうした場合においても、出力電圧のばらつき（例えば標準偏差）が大きいときには、補正回路を大きくせざるを得なくなり、それに伴う種々の不都合は避けられなくなる。また、こうした補正回路を設ける場合、ホール素子と共々、補正回路が１チップに集積化されることもあれば、補正回路を別のチップとして設けることもある。いずれの場合も補正回路の拡大によって不都合を伴うことになるが、特に、補正回路が１チップに集積化される場合は、チップ面積に関するスペース的な制約やコストアップ等、多くの不都合を伴うことになる。
図３１に、補正回路と共に１チップに集積化されたホール素子の一例を示す。また、図３２には、オフセット電圧（ｏｆｆｓｅｔ電圧）の温度特性の一例をグラフとして示す。
すなわち、このホール素子では、例えばダイオードや抵抗素子からなる温度検出デバイスＴＤによって温度を検出しつつ、適宜の補正回路によって、温度変化に基づく出力電圧の変動やオフセット電圧の変動（図３２参照）に対する補正を行うようにしている。これにより、例えばアライメントずれ等に起因して、コンタクト領域３３ａ〜３３ｅが本来の位置、すなわち基準軸Ｐ１１〜Ｐ１３、Ｐ２１〜Ｐ２３上からずれて配設されたとしても、上記補正を通じて所望とする波形の出力電圧が得られることとなる。しかしながら、この補正方法では、温度検出デバイスがさらに必要となり、回路規模のさらなる拡大を招くことにもなる。
この発明は、こうした実情に鑑みてなされたものであり、オフセット電圧の好適な補正を可能とし、オフセット電圧等に関する補正回路を備える構成にあっては、その回路規模の縮小化を図ることのできる縦型ホール素子およびそのオフセット電圧調整方法を提供することを目的とする。
こうした目的を達成すべく、請求項１に記載の発明では、半導体基板内の磁気検出部に対し同基板の表面に垂直な成分を含む電流が供給された状態で前記磁気検出部に対し前記基板の表面に平行な磁界成分が印加されたとき、その印加された磁界成分に対応するホール電圧信号を前記基板内に発生させる縦型ホール素子として、前記半導体基板の表面に、対をなして前記発生したホール電圧信号を出力する電圧出力端と、前記磁気検出部へ電流を供給する部分として対をなす電流供給端とを、同一のパターンで少なくとも２つのパターンをもつ態様で形成した構造とする。
ここで、上記電圧出力端および電流供給端による少なくとも２つの同一パターンは、同一のマスクを用いて同時に形成することにより、アライメントずれを生じさせることなく容易に正確なパターンとして得られる。そして、各パターンの位置関係は、レイアウト（設計工程）の段階で自由に設定することができる。すなわち、各パターンの位置関係は、レイアウトの段階で把握することが可能である。このように、上記構造によれば、温度検出デバイス等を必要とすることなく、各パターンの位置関係から、温度変化（環境温度）に応じて変動するオフセット電圧の補正値を容易且つ的確に求めることができ、その補正値に基づきオフセット電圧を適切に補正除去することができるようになる。しかも、前述したようなオフセット電圧等に関する補正回路を備える構成にあっては、その回路規模の縮小化を図ることができるようになる。
またこの場合、前記電圧出力端および電流供給端によるパターンについては、例えば請求項２に記載のように、前記電圧出力端および前記電流供給端の少なくとも一方が他方を基準にして対称配置されるパターンを採用することが有効である。これにより、これら各端部を規則正しく配置することができるようになり、ひいてはホール素子としての構造の簡素化が図られることになる。
また、前記電圧出力端および電流供給端による少なくとも２つの同一パターンとしては、請求項３に記載のように、
・奇数のパターン数を有し、１つの基準パターンとこれを基準にして互いに対称な関係をもつパターン対とによって構成されるパターン。
あるいは請求項４に記載のように、
・偶数のパターン数を有し、互いに対称な関係をもつパターン対によって構成されるパターン。
等々のパターン、すなわち対称パターンを採用することも有効である。こうしたパターンを採用すれば、対称関係にある各端部の配置を利用することにより、温度変化（環境温度）に応じて変動するオフセット電圧の補正値をより容易且つ好適に求めることができるようになる。
またこれらの構造に関しては、請求項５に記載の発明によるように、前記パターンを形成する前記電圧出力端および前記電流供給端の各々に、少なくとも一部を一時的もしくは永続的に断線可能にした配線材が配設された構造とすることが有効である。
こうした構造によれば、前記電圧出力端および前記電流供給端に各々配設される各配線材の断線処理を通じて、より容易に且つより適切にオフセット電圧の調整（補正）を行うことができるようになる。さらに、前記複数の同一パターンのうち、所望とするパターンを自由に選択することも可能となるため、前述のアライメントずれ等が生じた場合であれ、それらパターンのいずれかを選択して、オフセット電圧（不平衡電圧）の最も低減されるパターンを用いたより正確な磁気検出を実現することができるようになる。
またこの場合、前記少なくとも一部を一時的もしくは永続的に断線可能にした配線材としては、例えば請求項６に記載のように、
・過電流により自断線する例えば多結晶シリコン（ｐｏｌｙ−Ｓｉ）やＡｌ（アルミニウム）等からなるヒューズを備える配線材。
あるいは請求項７に記載のように、
・レーザ等によるトリミング断線を可能とする例えばＣｒＳｉやＡｌ（アルミニウム）等からなる薄膜抵抗を備える配線材。
あるいは請求項８に記載のように、
・外部からの信号に応じてスイッチング動作するスイッチング素子を備える配線材。
等々を用いることが特に有効である。これらの配線材によれば、上記オフセット電圧の調整（補正）や上記パターン選択に際して行われる当該配線材の断線処理を、より容易に且つ適切に行うことができるようになる。なお、上記スイッチング素子は、例えば適宜のデコーダを介して調整用のデータが予め記憶されたメモリ等と接続するなど、ホール素子の用途等に応じて適宜の構成として採用することができる。
また一方、請求項９に記載の発明では、半導体基板内の磁気検出部に対し同基板の表面に垂直な成分を含む電流が供給された状態で前記磁気検出部に対し前記基板の表面に平行な磁界成分が印加されたとき、その印加された磁界成分に対応するホール電圧信号を前記基板内に発生させる縦型ホール素子として、前記半導体基板の表面には、前記磁気検出部へ電流を供給する部分として対をなす電流供給端により複数の対が形成された構造とする。
縦型ホール素子としてこうした構造を採用すれば、上記電流供給端による複数の対をもって、従来は縦型ホール素子で実現することが難しかったチョッパ駆動、すなわち駆動電流の方向を周期的に変更することによってオフセット電圧をキャンセル（相殺）しつつ当該ホール素子を駆動する駆動方式などが実現可能になる。
またこのとき、請求項１０に記載の発明によるように、前記電流供給端による複数の対を、対をなして前記発生したホール電圧信号を出力する電圧出力端を基準にして対称配置されるパターンをもって形成されるものとすれば、上記オフセット電圧のキャンセル（相殺）が効率よく行われるようになる。
また一方、請求項１１に記載の発明では、半導体基板内の磁気検出部に対し同基板の表面に垂直な成分を含む電流が供給された状態で前記磁気検出部に対し前記基板の表面に平行な磁界成分が印加されたとき、その印加された磁界成分に対応するホール電圧信号を前記基板内に発生させる縦型ホール素子として、前記半導体基板の表面に設けられて対をなして前記発生したホール電圧信号を出力する電圧出力端の少なくとも一方の端部を、前記半導体基板の表面に設けられた凹部もしくは凸部に形成されたものとする。
また、請求項１２に記載の発明では、半導体基板内の磁気検出部に対し同基板の表面に垂直な成分を含む電流が供給された状態で前記磁気検出部に対し前記基板の表面に平行な磁界成分が印加されたとき、その印加された磁界成分に対応するホール電圧信号を前記基板内に発生させる縦型ホール素子として、前記半導体基板の表面に設けられて前記磁気検出部へ電流を供給する部分として対をなす電流供給端の少なくとも一方の端部を、前記半導体基板の表面に設けられた凹部もしくは凸部に形成されたものとする。
また、請求項１３に記載の発明では、この請求項１２に記載の発明に関し、前記凹部もしくは凸部に形成されて対をなす電流供給端の一方の端部を、前記半導体基板の表面に設けられて対をなして前記発生したホール電圧信号を出力する電圧出力端に挟まれるものとする。
このように、基板表面に設けられた凹部や凸部に対して、上記対をなす電圧出力端もしくは電流供給端の対の少なくとも一方を形成することで、上記凹部の深さや上記凸部の高さの調整を通じて磁気検出部（ホールプレート）を歪ませる、換言すれば素子内部の電位分布（等電位線）を変位させることができるようになり、ひいては所望の電位分布、すなわちオフセット電圧の低減される電位分布が得られるようになる。すなわち、こうした構造によっても、オフセット電圧の好適な補正が可能となる。しかも、前述したようなオフセット電圧等に関する補正回路を備える構成にあっては、その回路規模の縮小化を図ることができるようになる。そして特に、請求項１１もしくは１３に記載の構造によれば、磁気検出部に近接して設けられた各端部が凹部や凸部に形成されることになるため、凹部の深さや凸部の高さの調整を通じて磁気検出部の形状を直接的に歪ませることができるようになる。さらにこの場合は、請求項１４に記載の発明によるように、前記半導体基板の表面において、前記対をなす電圧出力端の少なくとも一方の端部と、前記電圧出力端に挟まれる電流供給端の一方の端部との間に段差が形成された構造とすることが有効である。この段差はオフセット電圧と強く相関しており、こうした構造によれば、この段差高さの調整を通じて上記オフセット電圧の調整（補正）をより好適に行うことができるようになる。
また、請求項１５に記載の発明では、請求項１〜１１および１３および１４のいずれか一項に記載の縦型ホール素子に関し、前記対をなしてホール電圧信号を出力する電圧出力端を、前記半導体基板の表面において導電型不純物の濃度が選択的に高められた部分として形成されたものとする。
また、請求項１６に記載の発明では、請求項１〜１０および１２〜１４のいずれか一項に記載の縦型ホール素子に関し、前記磁気検出部へ電流を供給する部分として対をなす電流供給端を、前記半導体基板の表面において導電型不純物の濃度が選択的に高められた部分として形成されたものとする。
これらの構造によれば、上記電圧出力端や電流供給端と、そこに配設される電極（配線）との間に良好なオーミックコンタクトが形成されるようになり、ひいてはより優れた電気特性が得られるようになる。
一方、請求項１７に記載の発明では、半導体基板内の磁気検出部に対し同基板の表面に垂直な成分を含む電流が供給された状態で前記磁気検出部に対し前記基板の表面に平行な磁界成分が印加されたとき、その印加された磁界成分に対応するホール電圧信号を前記基板内に発生させる縦型ホール素子について採用されるオフセット電圧の調整方法において、前記半導体基板として、対をなして前記発生したホール電圧信号を出力する電圧出力端と前記磁気検出部へ電流を供給する部分として対をなす電流供給端との両端部による少なくとも２つの同一パターンを表面に有する基板を使用し、これらパターンの位置とオフセット電圧との関係から前記オフセット電圧の調整に用いる補正値を求めることとする。
縦型ホール素子のオフセット電圧を調整するにあたってこうした方法を採用することとすれば、前述の温度検出デバイス等を必要とすることなく、各パターンの位置関係から、温度変化（環境温度）に応じて変動するオフセット電圧の補正値を容易且つ的確に求めることができ、その補正値に基づきオフセット電圧を適切に補正除去することができるようになる。
また、請求項１８に記載の発明では、半導体基板内の磁気検出部に対し同基板の表面に垂直な成分を含む電流が供給された状態で前記磁気検出部に対し前記基板の表面に平行な磁界成分が印加されたとき、その印加された磁界成分に対応するホール電圧信号を前記基板内に発生させる縦型ホール素子について採用されるオフセット電圧の調整方法において、前記半導体基板として、前記磁気検出部へ電流を供給する部分として対をなす電流供給端により表面に複数の対が形成されてなる基板を使用し、これら複数の対による前記磁気検出部への電流方向の周期的な変更をもってオフセット電圧をキャンセルしつつ当該ホール素子を駆動することとする。
こうした駆動方法を採用することで、オフセット電圧が好適に低減されるようになり、前述したようなオフセット電圧等に関する補正回路を備える構成にあっては、その回路規模の縮小化を図ることができるようになる。
また、請求項１９に記載の発明では、半導体基板内の磁気検出部に対し同基板の表面に垂直な成分を含む電流が供給された状態で前記磁気検出部に対し前記基板の表面に平行な磁界成分が印加されたとき、その印加された磁界成分に対応するホール電圧信号を前記基板内に発生させる縦型ホール素子について採用されるオフセット電圧の調整方法において、前記半導体基板として、前記磁気検出部へ電流を供給する部分として対をなす電流供給端と、対をなして前記発生したホール電圧信号を出力する電圧出力端とを表面に有する基板を使用し、同基板の表面におけるこれら端部の少なくとも一方が形成されている部分の選択的な高さ調整をもって、前記縦型ホール素子のオフセット電圧を調整することとする。
こうした方法によれば、各端部の高さ調整を通じて磁気検出部を歪ませるとともに、素子内部の電位分布（等電位線）を変位させることができるようになり、ひいては所望の電位分布、すなわちオフセット電圧の低減される電位分布が得られるようになる。すなわち、オフセット電圧の好適な補正が可能になり、前述したようなオフセット電圧等に関する補正回路を備える構成にあっては、その回路規模の縮小化を図ることができるようになる。
（第１の実施の形態）
以下、この発明に係る縦型ホール素子およびそのオフセット電圧調整方法についてその第１の実施の形態を示す。
まず、図１を参照して、この実施の形態に係る縦型ホール素子の概略構造について説明する。なお、この図１において、図１（ａ）はこのホール素子の平面構造を模式的に示す平面図、図１（ｂ）は図１（ａ）のＬ１−Ｌ１線に沿った断面図、図１（ｃ）は図１（ａ）のＬ２−Ｌ２線に沿った断面図である。
同図１（ａ）〜（ｃ）に示されるように、このホール素子は、大きくは、例えばＰ型のシリコンからなる半導体層（Ｐ−ｓｕｂ）１１と、この表面に例えばＮ型の導電型不純物が導入されて拡散層（ウェル）として形成されたＮ型の半導体領域（Ｎウェル）１２とを有して構成されている。なお、前述したように、シリコン等の半導体材料はＰ型からなる半導体よりもＮ型からなる半導体のほうが大きなキャリア移動度をもっているため、この半導体領域１２の材料としては、Ｎ型の半導体材料（例えばシリコン）を用いることが望ましい。しかし、製造工程や構造上の条件等に応じてＰ型の半導体材料（Ｐ−層）を採用することもできる。また、この半導体領域１２の不純物濃度が小さく（薄く）なるほど、同領域におけるキャリア移動度は大きくなるため、ホール素子としての感度を上げる、すなわち出力電圧として大きな電圧を得るためには、同半導体領域１２の不純物濃度を小さく（薄く）することがより望ましい。
このホール素子においても、上記半導体層１１には、例えばＰ型からなる拡散層（Ｐ型拡散分離壁）１８が、当該ホール素子を他の素子と素子分離するように形成されている。そして、上記半導体領域１２の表面にあってこの拡散層１８にて囲まれた領域（活性領域）には、同表面の不純物濃度（Ｎ型）が選択的に高められるかたちでコンタクト領域（Ｎ＋層）１３ａ〜１７ａおよび１３ｂ〜１７ｂおよび１３ｃ〜１７ｃが形成されている。こうして、これら各コンタクト領域とそこに配設される電極（配線）との間に良好なオーミックコンタクトが形成されるようになっている。また、これらコンタクト領域は、そこに配設される各電極（配線）を介して、それぞれ端子Ｓ１〜Ｓ３およびＧ１１〜Ｇ１３およびＧ２１〜Ｇ２３およびＶ１１〜Ｖ１３およびＶ２１〜Ｖ２３と電気的に接続されている。すなわち、このホール素子においては、上記コンタクト領域１３ａ〜１３ｃおよび１４ａ〜１４ｃおよび１６ａ〜１６ｃが電流供給端に相当し、また上記コンタクト領域１５ａ〜１５ｃおよび１７ａ〜１７ｃが電圧出力端に相当する。
またここで、上記コンタクト領域１３ａ〜１７ａおよび１３ｂ〜１７ｂおよび１３ｃ〜１７ｃは、それぞれ同一のパターン（十字状のパターン）をもって形成されている。さらに詳しくは、この十字状のパターンは、電圧出力端および電流供給端の双方が他方を基準にして対称配置されるパターンとなっている。すなわち、コンタクト領域１３ａ〜１３ｃおよび１４ａ〜１４ｃおよび１６ａ〜１６ｃがコンタクト領域１５ａ〜１５ｃおよび１７ａ〜１７ｃからなる対称軸を基準にして線対称に配置されて且つこの逆も成り立つようなパターンとなっている。そして、これら３つの同一パターンは、１つの基準パターン（コンタクト領域１３ｂ〜１７ｂによるパターン）と、これを基準（対称軸）にして互いに対称（線対称）な関係をもつパターン対、すなわちコンタクト領域１３ａ〜１７ａによるパターンとコンタクト領域１３ｃ〜１７ｃによるパターンとによって構成されている。
また、上記拡散層１８にて囲まれる領域（活性領域）は、図１（ａ）に示されるように、各拡散層によるｐｎ接合分離を通じて、Ｐ型の拡散層（Ｐ型拡散分離壁）１９ａおよび１９ｂを互いに隔てた領域１２ａ〜１２ｃに分割されている。そして、図１（ｃ）に示されるように、これら領域１２ａ〜１２ｃにおいては、基板内部においても電気的に区画された領域が形成されている。また、これら各領域に関しては、領域１２ａに上記コンタクト領域１３ａ〜１３ｃが、領域１２ｂに上記コンタクト領域１４ａ〜１４ｃが、領域（素子領域）１２ｃに上記コンタクト領域１５ａ〜１５ｃおよび１６ａ〜１６ｃおよび１７ａ〜１７ｃがそれぞれ形成されている。さらに詳しくは、上記コンタクト領域１６ａ〜１６ｃが、コンタクト領域１３ａ〜１３ｃおよび１４ａ〜１４ｃとこれら領域に直交するコンタクト領域１５ａ〜１５ｃおよび１７ａ〜１７ｃとの双方に挟まれるかたちで配置されている。すなわち、このコンタクト領域１６ａ〜１６ｃが、上記拡散層１９ａおよび１９ｂを隔ててコンタクト領域１３ａ〜１３ｃおよび１４ａ〜１４ｃにそれぞれ対向するような配置となっている。
このホール素子においては、上記領域１２ｃの基板内部に電気的に区画される領域にあって上記コンタクト領域１５ａ〜１５ｃおよび１７ａ〜１７ｃ（より正確には、これら領域のうち、実際に電圧出力端として使用されるコンタクト領域）にて挟まれる領域が、いわゆる磁気検出部（ホールプレート）ＨＰとなる。すなわち、このホール素子では、ここに印加される磁界に応じたホール電圧信号が発生することになる。
次に、この縦型ホール素子の動作態様について説明する。
例えば、上記端子Ｓ２から端子Ｇ１２へ、また端子Ｓ２から端子Ｇ２２へそれぞれ一定の駆動電流を流すと、その電流は、基板表面に形成されたコンタクト領域１６ｂから上記磁気検出部ＨＰ、そして拡散層１９ａおよび１９ｂの下方を通じて、コンタクト領域１３ｂおよび１４ｂへとそれぞれ流れる。すなわちこの場合、上記磁気検出部ＨＰには、基板表面（チップ面）に垂直な成分を含む電流が流れることになる。このため、この駆動電流を流した状態において、基板表面（チップ面）に平行な成分を含む磁界（例えば図１中に矢印Ｂで示される磁界）が当該ホール素子の磁気検出部ＨＰに印加されたとすると、前述したホール効果によって、例えば上記端子Ｖ１２と端子Ｖ２２との間にその磁界に応じたホール電圧が発生する。したがって、それら端子Ｖ１２およびＶ２２を通じてその発生したホール電圧信号を検出することで、図２５に示した先の関係式「ＶＨ＝（ＲＨＩＢ／ｄ）ｃｏｓθ」に基づき検出対象とする磁界成分が、すなわち当該ホール素子に用いられる基板の表面（チップ面）に平行な磁界成分が求められることとなる。なお、このホール素子において駆動電流を流す方向は任意であり、上記駆動電流の向きを反対にして磁界（磁気）の検出を行うこともできる。また、ここではコンタクト領域１３ｂ〜１７ｂによるパターンを用いての磁界検出について言及したが、別のパターンやこれらパターンの組み合わせを用いて（選択して）磁界の検出を行うこともできる。
続いて、図２（ａ）および（ｂ）を併せ参照しつつ、上記縦型ホール素子に関するオフセット電圧の調整（補正）態様について説明する。なお、図２（ａ）および（ｂ）は、それぞれアライメントずれが無い場合およびアライメントずれが有る場合のオフセット電圧特性を示すグラフである。これらグラフにおいて、縦軸はオフセット電圧（ｏｆｆｓｅｔ電圧）を、また横軸は、上記各パターン（電圧出力端および電流供給端）についての基準位置（中心位置）からのずれ量を、すなわち基準軸Ｐ１１〜Ｐ１３からのずれ量を示している。さらにここでは、オフセット電圧の温度特性を簡単に例示すべく、室温時の特性および高温時の特性を、それぞれリニアな（直線的な）データ線ＬＮ１およびＬＮ２にて示している。ここで、これらデータ線ＬＮ１およびＬＮ２におけるデータＰＴ１〜ＰＴ３は、上記コンタクト領域１３ａ〜１７ａおよび１３ｂ〜１７ｂおよび１３ｃ〜１７ｃによる各パターンの特性を示すものである。まず、これら各図を参照して、この縦型ホール素子のオフセット電圧特性について詳述する。
同図２（ａ）および（ｂ）に示されるように、アライメントずれが無い場合とアライメントずれが有る場合とではオフセット電圧特性が異なる。そしてここでは、基準軸Ｐ１１〜Ｐ１３をコンタクト領域１３ｂ〜１７ｂの本来の位置としているため、アライメントずれが無い場合は、これらの領域が基準軸Ｐ１１〜Ｐ１３上に配設されることになる。すなわちこの場合、図２（ａ）に示されるように、これら領域によるパターンのデータＰＴ２は、基準位置（中心位置）からのずれ量「０」、オフセット電圧「０」に位置する。また、上記コンタクト領域１３ａ〜１７ａおよび１３ｃ〜１７ｃによる２つのパターンがコンタクト領域１３ｂ〜１７ｂを基準（対称軸）にして対称（線対称）に設けられていることにより、このコンタクト領域１３ｂ〜１７ｂによるパターンのデータＰＴ２は、他のパターンのデータＰＴ１およびＰＴ３の中点位置に位置することにもなる。そして、データＰＴ１〜ＰＴ３のこうした位置関係は、温度変化やアライメントずれが生じた場合も維持されるようになっている。
次に、こうしたオフセット電圧特性を利用して行われるオフセット電圧調整（補正）についてその一態様を示す。
この実施の形態に係る縦型ホール素子において、上記３つのパターンは、同一のマスクを用いて同時に形成することにより、アライメントずれを生じさせることなく容易に正確なパターンとして得られ、各パターンの位置関係は、レイアウト（設計工程）の段階で自由に設定することができる。すなわち、各パターンの位置関係は、レイアウトの段階で把握することができる。このため、各パターンの位置関係から、温度変化（環境温度）に応じて変動するオフセット電圧の補正値を容易且つ的確に求めることができ、その補正値に基づきオフセット電圧を適切に補正除去することができるようになる。
具体的には、アライメントずれが生じると、図２（ｂ）に示されるように、上記データＰＴ２に、幾らかのアライメントずれ量（中心位置からのずれ量）、並びにオフセット電圧が現れる。このとき、アライメントずれ量に対するオフセット電圧の発生量は、同図２（ｂ）中のデータ線ＬＮ１およびＬＮ２にて示されるように、温度（環境温度）によって異なるものとなる。このため、データＰＴ２のオフセット電圧の値が分かったとしても、そのときの温度が分からない限りは、データＰＴ２のアライメントずれ量を、すなわちオフセット電圧の補正値を特定することができない。これを特定するために従来、温度検出デバイス等を必要としていたことは前述したとおりである。この点、この実施の形態に係る縦型ホール素子では、例えばレイアウトの段階で記録しておくなどして、各パターンの位置関係や、データＰＴ１〜ＰＴ３の位置関係を予め把握しておき、各パターンについてのオフセット電圧を測定し、この測定したオフセット電圧と先に把握しておいた各位置関係とから、これらパターンによるデータ線を作成する。具体的には、室温時にはこのデータ線として例えばデータ線ＬＮ１が得られ、高温時にはこのデータ線として例えばデータ線ＬＮ２が得られる。そして、図２（ｂ）のグラフから明らかなように、このデータ線を作成することにより、データＰＴ２のアライメントずれ量が、すなわちオフセット電圧の補正値が、温度（環境温度）によることなく、容易に且つ的確に求められることになる。さらには、その補正値に基づいて、このホール素子のオフセット電圧を適切に補正除去することができるようにもなる。なお、ここで作成したデータ線において、データＰＴ２がデータＰＴ１およびＰＴ３の中点位置に位置することは前述したとおりである。また、オフセット電圧の調整は、通常、ウェハ工程の完了時やパッケージング後に、例えばトリミング等を通じて行われる。
このように、この実施の形態に係る縦型ホール素子によれば、環境温度に応じて変動するオフセット電圧の補正値を的確にとらえてオフセット電圧の好適な補正が可能となる。また、温度検出デバイス等を必要としないため、前述したようなオフセット電圧等に関する補正回路を備える構成にあっても、その回路規模の縮小化が図られるようになる。さらに、オフセット電圧の調整（補正）方法として上記方法を採用すれば、オフセット電圧の補正範囲を任意に設定することが可能となるため、オフセット電圧が大きく振れるような場合であれ、これを容易に補正することができるようになる。すなわち、この方法は、ホール素子の製造工程によることなく、より多くのホール素子に対して幅広く適用することができる。
以上説明したように、この実施の形態に係る縦型ホール素子およびそのオフセット電圧調整方法によれば、以下に記載するような優れた効果が得られるようになる。
（１）半導体基板の表面（半導体領域１２）に、対をなしてホール電圧信号を出力する電圧出力端、および対をなして磁気検出部ＨＰに電流を供給する電流供給端を、同一のパターンで３つのパターンをもつ態様で形成した。これにより、温度検出デバイス等を必要とすることなく、各パターンの位置関係から、温度変化（環境温度）に応じて変動するオフセット電圧の補正値を容易且つ的確に求めることができ、その補正値に基づきオフセット電圧を適切に補正除去することができるようになる。また、前述したようなオフセット電圧等に関する補正回路を備える構成にあっては、その回路規模の縮小化を図ることができるようになる。
（２）また、ホール素子の歩留り向上や低コスト化にもつながり、ひいては省エネルギー化が図られることにもなる。
（３）上記電圧出力端および電流供給端によるパターンとして、これら端部の双方が他方を基準にして対称配置される十字状のパターン（図１参照）を採用したことで、これら各端部（コンタクト領域）を規則正しく配置することができるようになり、ひいてはホール素子としての構造の簡素化が図られることになる。
（４）さらに、これら端部による３つの同一パターンとして、１つの基準パターンとこれを基準（対称軸）にして互いに対称（線対称）な関係をもつパターン対とによって構成されるパターンを採用したことで、例えば図２（ｂ）に示したようなグラフから容易に補正値を求めることができるようになる。
（５）上記電圧出力端および電流供給端を、いずれも基板表面において導電型不純物の濃度が選択的に高められたコンタクト領域（Ｎ＋層）１３ａ〜１７ａおよび１３ｂ〜１７ｂおよび１３ｃ〜１７ｃとして設けるようにした。これにより、電流を供給する、もしくは取り出すために、あるいはホール電圧信号を検出するためにそれら各領域に配設される電極（配線）との間に良好なオーミックコンタクトが形成されるようになり、ひいてはより優れた電気特性が得られるようになる。
（６）また、縦型ホール素子のオフセット電圧を調整するにあたって、上記電圧出力端および電流供給端による３つのパターンの位置とオフセット電圧との関係（図２（ａ）や図２（ｂ）のグラフ）からオフセット電圧の調整に用いる補正値（アライメントずれ量）を求めることとした。これにより、温度検出デバイス等を必要とすることなく、各パターンの位置関係から、温度変化（環境温度）に応じて変動するオフセット電圧の補正値を容易且つ的確に求めることができ、その補正値に基づきオフセット電圧を適切に補正除去することができるようになる。
（第２の実施の形態）
図３に、この発明に係る縦型ホール素子およびそのオフセット電圧調整方法の第２の実施の形態を示す。
以下、図３および図４を参照して、先の第１の実施の形態との相違点を中心に、この実施の形態に係る縦型ホール素子について説明する。なお、図３の平面図は先の図１（ａ）の平面図に、図４（ａ）および（ｂ）のグラフは先の図２（ａ）および（ｂ）のグラフにそれぞれ対応するものであり、またこの図３において、図１（ａ）に示した要素と同一の要素には各々同一の符号を付して示し、それら要素についての重複する説明は割愛する。
同図３に示されるように、この縦型ホール素子も、基本的には、図１に例示した先の第１の実施の形態の縦型ホール素子と略同様の構造を有しており、その動作態様も前述したとおりである。ただし、この実施の形態では、上記電圧出力端および電流供給端によるパターンの数を減らし、これら端部によるパターンとして２つの同一パターンを、半導体基板の表面（半導体領域１２）に形成するようにしている。すなわち、この縦型ホール素子においては、コンタクト領域１３ａ〜１７ａおよび１３ｂ〜１７ｂが、それぞれ同一のパターンをもって形成されている。またここでも、これら２つの同一パターンは、コンタクト領域１３ａ〜１７ａおよび１３ｂ〜１７ｂにより、互いに対称な関係をもつパターン対を構成し、両パターンとも十字状のパターンからなる。ただし、ここではパターンの数が１つ減っているため、これらコンタクト領域１３ａ〜１７ａおよび１３ｂ〜１７ｂは他のパターン（コンタクト領域）ではなく仮想線である基準軸Ｐ１１〜Ｐ１３について線対称となるような位置を本来の位置として形成される。すなわち、アライメントずれが無い場合、図４（ａ）に示されるように、これらパターンのデータＰＴ１およびＰＴ２の中点は、基準位置（中心位置）からのずれ量「０」、オフセット電圧「０」に位置する。そしてここでも、これらデータＰＴ１およびＰＴ２のこうした位置関係は、温度変化やアライメントずれが生じた場合も維持されるようになっている。
この実施の形態においても、アライメントずれが生じると、図４（ｂ）に示されるように、上記データＰＴ１およびＰＴ２の中点に、幾らかのアライメントずれ量（中心位置からのずれ量）、並びにオフセット電圧が現れる。このため、先の第１の実施の形態と同様、各パターンについてのオフセット電圧を測定し、この測定したオフセット電圧と予め把握しておいた各パターンの位置関係とからそれらパターンによるデータ線を作成することにより、温度（環境温度）によることなく、オフセット電圧の補正値が容易に且つ的確に求められることになる。さらには、その補正値により、このホール素子のオフセット電圧を適切に補正除去することができるようにもなる。
以上説明したように、この実施の形態に係る縦型ホール素子によっても、先の第１の実施の形態による前記（１）〜（６）の効果と同様の効果もしくはそれに準じた効果が得られるようになる。また、この実施の形態に係る縦型ホール素子では、先の第１の実施の形態よりもパターン数を減らしているため、データの数が少なくなって検出精度が幾らか犠牲になるものの、それらデータに関する信号処理が容易になることによって、補正回路等の回路規模のさらなる縮小化が図られるようになる。
（第３の実施の形態）
図５に、この発明に係る縦型ホール素子およびそのオフセット電圧調整方法の第３の実施の形態を示す。
以下、図５および図６を参照して、先の第１の実施の形態との相違点を中心に、この実施の形態に係る縦型ホール素子の構造について説明する。なおここでも、図５の平面図は先の図１（ａ）の平面図に、図６（ａ）および（ｂ）のグラフは先の図２（ａ）および（ｂ）のグラフにそれぞれ対応するものであり、またこの図５において、図１（ａ）に示した要素と同一の要素には各々同一の符号を付して示し、それら要素についての重複する説明は割愛する。
同図５に示されるように、この縦型ホール素子も、基本的には、図１に例示した先の第１の実施の形態の縦型ホール素子と略同様の構造を有しており、その動作態様も前述したとおりである。ただし、この実施の形態では、上記電圧出力端および電流供給端によるパターンの数を増加し、これら端部によるパターンとして５つの同一パターンを、半導体基板の表面（半導体領域１２）に形成するようにしている。すなわち、この縦型ホール素子においては、コンタクト領域１３ａ〜１７ａおよび１３ｂ〜１７ｂおよび１３ｃ〜１７ｃおよび１３ｄ〜１７ｄおよび１３ｅ〜１７ｅが、いずれも同一のパターンをもって、すなわち十字状のパターンをもって形成されている。またここでも、これら５つの同一パターンは、１つの基準パターンと、これを基準（対称軸）にして互いに対称（線対称）な関係をもつ２つのパターン対、すなわちコンタクト領域１３ａ〜１７ａおよび１３ｅ〜１７ｅによるパターン対、並びにコンタクト領域１３ｂ〜１７ｂおよび１３ｄ〜１７ｄによるパターン対とによって構成されている。なお、ここでの基準パターンはコンタクト領域１３ｃ〜１７ｃによるパターンであり、アライメントずれが無い場合は、これらの領域が基準軸Ｐ１１〜Ｐ１３上に配設されることになる。すなわちこの場合、図６（ａ）に示されるように、これらの領域によるパターンのデータＰＴ３は、基準位置（中心位置）からのずれ量「０」、オフセット電圧「０」に位置する。また、この基準パターンのデータＰＴ３は、上記２つのパターン対のデータ、すなわちデータＰＴ１およびＰＴ５、並びにデータＰＴ２およびＰＴ４の中点位置に位置することにもなる。そしてここでも、データＰＴ１〜ＰＴ５のこうした位置関係は、温度変化やアライメントずれが生じた場合も維持されるようになっている。
この実施の形態においても、アライメントずれが生じると、図６（ｂ）に示されるように、上記データＰＴ３に、幾らかのアライメントずれ量（中心位置からのずれ量）、並びにオフセット電圧が現れる。このため、先の第１の実施の形態と同様、各パターンについてのオフセット電圧を測定し、この測定したオフセット電圧と予め把握しておいた各パターンの位置関係とからそれらパターンによるデータ線を作成することにより、温度（環境温度）によることなく、オフセット電圧の補正値が容易に且つ的確に求められる。さらには、その補正値により、このホール素子のオフセット電圧を適切に補正除去することができるようにもなる。しかも、この実施の形態では、パターン数を増加して、より多くのデータに基づき補正値を求めるようにしているため、より高い精度をもってオフセット電圧の調整（補正）を行うことができるようになる。
また、図７に示すように、先の第２の実施の形態に係る縦型ホール素子のパターン数を増加して、半導体基板の表面（半導体領域１２）に同一のパターンで４つのパターンの電圧出力端および電流供給端を形成した場合も、上記と同様、より高い精度をもってオフセット電圧の調整を行うことができるようになる。図８（ａ）および（ｂ）に、この縦型ホール素子のオフセット電圧特性をグラフとして示す。なお、これら図８（ａ）および（ｂ）も、先の図２（ａ）および（ｂ）にそれぞれ対応するものである。
以上説明したように、この実施の形態に係る縦型ホール素子によっても、先の第１の実施の形態による前記（１）〜（６）の効果と同様の効果もしくはそれに準じた効果が得られるようになる。また、この実施の形態に係る縦型ホール素子では、先の第１もしくは第２の実施の形態よりもパターン数を増加しているため、それらパターンによるデータの数が増加し、より高い精度をもってオフセット電圧の調整を行うことができるようになる。
なお、上記第１〜第３の実施の形態は、以下の態様をもって実施することもできる。
・上記第１〜第３の実施の形態では、電圧出力端の配設方向に沿ったアライメントずれを想定して各パターンを同方向にずらすかたちで形成したが、これに限られることなく、例えば図９に示すように、各パターンを電流供給端の配設方向（図の横方向）にずらすかたちで形成するようにしてもよい。なお、図９には、第１の実施の形態に係る縦型ホール素子の変形例を示しているが、第２および第３の実施の形態に係る縦型ホール素子も同様に変形させることができる。また、図９中の基準軸Ｐ２１〜Ｐ２３は、図１中の基準軸Ｐ１１〜Ｐ１３に対応するものである。
・さらに、電圧出力端の配設方向と電流供給端の配設方向との双方へのアライメントずれに対応すべく、例えば図１０に示すように、各パターンを縦列および横列に格子状に配列させるようにしてもよい。なお、図１０には、第１の実施の形態に係る縦型ホール素子の変形例を示したが、第２および第３の実施の形態に係る縦型ホール素子も同様に変形させることができる。また、図１０中のコンタクト領域１３〜１７は、それぞれ図１中のコンタクト領域１３ａ〜１３ｃ、１４ａ〜１４ｃ、１５ａ〜１５ｃ、１６ａ〜１６ｃ、１７ａ〜１７ｃに対応するものである。
・上記第１〜第３の実施の形態に関しては、少なくとも一部を一時的もしくは永続的に断線可能にした配線材が各コンタクト領域に配設された構造とすることで、それらコンタクト領域に各々配設される各配線材の断線処理を通じて、より容易に且つより適切にオフセット電圧の調整（補正）を行うことができるようになる。さらに、複数の同一パターンのうち、所望とするパターンを自由に選択することも可能となるため、前述のアライメントずれ等が生じた場合であれ、それらパターンのいずれかを選択して、オフセット電圧（不平衡電圧）の最も低減されるパターンを用いたより正確な磁気検出を実現することができるようになる。なお、上記少なくとも一部を一時的もしくは永続的に断線可能にした配線材としては、
（イ）過電流により自断線する例えば多結晶シリコン（ｐｏｌｙ−Ｓｉ）やＡｌ（アルミニウム）等からなるヒューズを備える配線材。
（ロ）レーザ等によるトリミング断線を可能とする例えばＣｒＳｉやＡｌ（アルミニウム）等からなる薄膜抵抗を備える配線材。
（ハ）外部からの信号に応じてスイッチング動作するスイッチング素子を備える配線材。
等々の配線材を採用することができる。ちなみに、上記スイッチング素子を用いる場合は、例えば適宜のデコーダを介して調整用のデータが予め記憶されたメモリ（例えばＥＰＲＯＭや、ＥＥＰＲＯＭ、フラッシュメモリ、ＲＯＭ）等に当該スイッチング素子を接続した構成など、ホール素子の用途等に応じて適宜の構成とすることが望ましい。
・上記第１〜第３の実施の形態においては、駆動時の電流経路を２つもつ縦型ホール素子を想定したが、これに限られることなく、例えば駆動時の電流経路を１つしかもたない縦型ホール素子に対してもこの発明は同様に適用することができる。例えば図１１に示すように、第１の実施の形態に係る縦型ホール素子について、領域１２ａ、すなわち端子Ｇ１１〜Ｇ１３側のコンタクト領域１３ａ〜１３ｃ等を割愛した構造としても、上記効果と同様の効果もしくはそれに準ずる効果は得られることになる。しかもこうした構造にすれば、先の図１に示した縦型ホール素子と比較して約「１／３」の面積が縮小されることになり、大幅な小型化が図られるようになる。なお、こうしたホール素子の動作態様も、基本的には、図１に例示した先の縦型ホール素子と同様である。
・また、上記電圧出力端の数も１対に限られることなく任意である。例えば図１２に示すように、第１の実施の形態に係る縦型ホール素子において、電流供給端に相当するコンタクト領域１３ａ〜１３ｃおよび１４ａ〜１４ｃに対しても、電圧出力端に相当するコンタクト領域１ａ〜１ｃおよび２ａ〜２ｃ、コンタクト領域３ａ〜３ｃおよび４ａ〜４ｃを各々設けるようにした構造としてもよい。こうした構造では、それら各コンタクト領域に設けられた端子Ｖ１ａ〜Ｖ１ｃおよびＶ２ａ〜Ｖ２ｃ、並びに端子Ｖ３ａ〜Ｖ３ｃおよびＶ４ａ〜Ｖ４ｃの出力電圧（Ｖｏｕｔ）の特性が、領域１２ｃに配設された端子Ｖ１１〜Ｖ１３およびＶ２１〜Ｖ２３の出力電圧（Ｖｏｕｔ）の特性とは逆の特性（極性が逆）になる。このため、補正値を求めるためのデータ数が増加し、より高い精度をもってオフセット電圧の調整を行うことができるようになる。
・またここでは、上記電圧出力端および電流供給端によるパターンとして、これら端部の少なくとも一方が他方を基準にして対称配置されるパターンをいくつか例示した。しかし、このパターン（パターンレイアウト）はこれに限られることなく、任意のパターンを採用することができる。すなわち、例えば図１３に示すように、電流供給端に相当するコンタクト領域１３ａ〜１３ｃおよび１４ａ〜１４ｃおよび１６ａ〜１６ｃと、電圧出力端に相当するコンタクト領域１５ａ〜１５ｃおよび１７ａ〜１７ｃとが一列に配列されたパターン等も適宜に採用することができる。なお、図１３（ａ）はこのホール素子の平面構造を模式的に示す平面図、図１３（ｂ）は図１３（ａ）のＬ１−Ｌ１線に沿った断面図である。また、この縦型ホール素子の動作原理は、基本的に、上記非特許文献２に記載された縦型ホール素子と同様である。
・さらに、こうしたパターンの数も基本的に任意である。要は、半導体基板の表面に、対をなしてホール電圧信号を出力する電圧出力端と、磁気検出部へ電流を供給する部分として対をなす電流供給端とが、少なくとも２つの同一パターンをもって形成された構造であれば、少なくとも前記（１）の効果と同様の効果もしくはそれに準じた効果は得ることができる。
・一方、オフセット電圧の調整方法としても、対をなしてホール電圧信号を出力する電圧出力端と磁気検出部へ電流を供給する部分として対をなす電流供給端との両端部による少なくとも２つの同一パターンを表面に有する基板を用意し、これらパターンの位置とオフセット電圧との関係からオフセット電圧の補正値を求めるものであれば足りる。こうした方法であれば、少なくとも前記（６）の効果と同様の効果もしくはそれに準じた効果は得ることができる。
（第４の実施の形態）
以下、図１４および図１５を併せ参照しつつ、この発明に係る縦型ホール素子およびそのオフセット電圧調整方法の第４の実施の形態について説明する。
まず、図１４を参照して、チョッパ駆動によりオフセット電圧がキャンセルされる原理について説明する。なおここでは、説明の便宜を図るため、先の図２６に示した横型ホール素子を例にとり、このホール素子にチョッパ駆動を採用した場合について説明する。
同図１４に示すように、このホール素子を駆動するに際し、例えば駆動電流Ｉｈを端子Ｓから端子Ｇへ流すと、その電流は図中に矢印ｉ１で示すような方向へ流れることになる。そしてこの場合、駆動電流Ｉｈに対するホール電圧信号Ｖｈ１２は端子Ｖ１およびＶ２を通じて検出されることになる。さらに詳しくは、これら端子Ｖ１およびＶ２間の電位差（電圧）Ｖ１２は「Ｖ１２＝Ｖｈ１２＋Ｖｏｓ１２」（Ｖｏｓ１２：オフセット電圧）のように表される。一方、これら２組の端子（電極）を入れ替えて、すなわち例えば図中のスイッチＳＷ１〜ＳＷ４をそれぞれ切り換えて駆動電流Ｉｈを端子Ｖ１から端子Ｖ２へ流すようにすると、その電流は図中に破線矢印ｉ２で示すような方向へ流れることになる。そしてこの場合、駆動電流Ｉｈに対するホール電圧信号ＶｈＳＧは端子ＳおよびＧを通じて検出されることになる。さらに詳しくは、これら端子ＳおよびＧ間の電位差（電圧）ＶＳＧは「ＶＳＧ＝ＶｈＳＧ＋ＶｏｓＳＧ」（ＶｏｓＳＧ：オフセット電圧）のように表される。
ここで、上記２つの場合におけるオフセット電圧Ｖｏｓ１２およびＶｏｓＳＧは、上記２組の端子（電極）の配置対称性から、「Ｖｏｓ１２≒−ＶｏｓＳＧ」という関係にある。すなわち、これら２つの場合において検出される電圧信号Ｖ１２およびＶＳＧの和をとることで、これら電圧信号に含まれるオフセット電圧が互いにキャンセル（相殺）されることになる。具体的には、例えば上記２組の端子（電極）を周期的に入れ替えつつホール電圧信号を検出することとし、磁気センサとしての出力（センサ出力）を例えば「Ｖ１２＋ＶＳＧ／２」のような演算の結果として得ることにより、オフセット電圧はキャンセルされる。このように、こうした駆動方式（チョッパ駆動）を採用することで、オフセット電圧の低減されたセンサ出力が得られるようになり、ひいては磁気センサとしてより高い精度をもって磁気検出を行うことが可能になる。
この実施の形態に係る縦型ホール素子およびそのオフセット電圧調整方法によれば、従来は縦型ホール素子で実現することが難しかった上記チョッパ駆動が、縦型ホール素子においても実現可能となり、より高い精度をもって磁気検出を行うことが可能になる。
すなわちこの方法においては、まず、例えば図１５に示す縦型ホール素子のように、磁気検出部ＨＰへ電流を供給する部分として対をなす電流供給端により表面に複数の対が形成された基板を用意する。例えばこの縦型ホール素子では、コンタクト領域１６、並びにこれと対をなすコンタクト領域１３ａ〜１３ｃおよび１４ａ〜１４ｃが基板表面に形成されており、これら２種のコンタクト領域の任意の組合せにより複数の対が基板表面に形成されている。なお、図１５は先の図１（ａ）に対応する平面図であり、この図１５においては、図１（ａ）に示した要素と同一の要素に各々同一の符号を付して示している。
そして、この用意した縦型ホール素子（半導体基板）をチョッパ駆動によって駆動する。すなわち、例えば端子Ｓ（コンタクト領域１６）から端子Ｇ１１（コンタクト領域１３ａ）へ、また端子Ｓから端子Ｇ２１（コンタクト領域１４ａ）へとそれぞれ一定の駆動電流を流し、端子Ｖ１（コンタクト領域１５）およびＶ２（コンタクト領域１７）を通じてホール電圧信号を検出する。また電流供給用の端子（電極）を替えて、例えば端子Ｓから端子Ｇ１３（コンタクト領域１３ｃ）へ、また端子Ｓから端子Ｇ２３（コンタクト領域１４ｃ）へとそれぞれ一定の駆動電流を流し、端子Ｖ１およびＶ２を通じてホール電圧信号を検出する。そうしてこの電流供給用端子の変更を周期的に行うことにより、すなわち周期的に駆動電流の方向を変更することにより、各端子の組により検出される電圧信号の和をもってオフセット電圧をキャンセルしつつ当該ホール素子を駆動するようにする。このように、この実施の形態に係る縦型ホール素子およびそのオフセット電圧調整方法によれば、従来は縦型ホール素子で実現することが難しかったチョッパ駆動、すなわち駆動電流の方向を周期的に変更することによってオフセット電圧をキャンセル（相殺）しつつ当該ホール素子を駆動する駆動方式が実現可能になる。
またここでは、コンタクト領域１６および１３ａによる対とコンタクト領域１６および１３ｃによる対、またコンタクト領域１６および１４ａによる対とコンタクト領域１６および１４ｃによる対が、それぞれ電圧出力端（コンタクト領域１５および１７）からみて対称に配置されている。このため、先の近似式「Ｖｏｓ１２≒−ＶｏｓＳＧ」がより高い精度をもって成立し、オフセット電圧のキャンセルがより効率的に行われるようになる。
以上説明したように、この実施の形態に係る縦型ホール素子およびそのオフセット電圧調整方法によれば、先の第１の実施の形態による前記（２）および（５）の効果と同様の効果もしくはそれに準じた効果に加え、さらに次のような効果が得られるようになる。
（７）縦型ホール素子としての半導体基板の表面（半導体領域１２）に、磁気検出部ＨＰへ電流を供給する部分として対をなす電流供給端により複数の対が形成された構造とした。これにより、従来は縦型ホール素子で実現することが難しかったチョッパ駆動が実現可能になる。
（８）また、上記電流供給端による複数の対を、上記電圧出力端を基準にして対称配置されるパターンをもって形成されるものとしたことで、オフセット電圧のキャンセルが効率よく行われるようになる。
（９）さらに、こうした縦型ホール素子を駆動する際には、半導体基板として、上記電流供給端により表面に複数の対が形成される基板を使用し、これら複数の対による磁気検出部ＨＰへの電流方向の周期的な変更をもって、オフセット電圧をキャンセルしつつ当該ホール素子を駆動するようにした。こうした駆動方法を採用することで、オフセット電圧が好適に低減されるようになり、前述したようなオフセット電圧等に関する補正回路を備える構成にあっては、その回路規模の縮小化を図ることができるようになる。
なお、上記縦型ホール素子の駆動方法はあくまで一例であってこれに限定されることはない。
すなわち、例えば端子Ｓから端子Ｇ１３へ、また端子Ｓから端子Ｇ２１へとそれぞれ一定の駆動電流を流し、端子Ｖ１およびＶ２を通じてホール電圧信号を検出する。また電流供給用の端子（電極）を替えて、端子Ｓから端子Ｇ１１へ、また端子Ｓから端子Ｇ２３へとそれぞれ一定の駆動電流を流し、端子Ｖ１およびＶ２を通じてホール電圧信号を検出する。そうして、こうした電流供給用端子の変更を周期的に行ってオフセット電圧をキャンセルしつつ当該ホール素子を駆動するような駆動方式であっても、これを適宜に採用することができる。
さらには、上記第４の実施の形態の駆動方式やこの変形例の駆動方式に対して、端子Ｓから端子Ｇ１２（コンタクト領域１３ｂ）へ、また端子Ｓから端子Ｇ２２（コンタクト領域１４ｂ）へとそれぞれ一定の駆動電流を流し、端子Ｖ１およびＶ２を通じてホール電圧信号を検出する期間を追加した駆動方式なども採用することができる。すなわちこの場合は、３つの電流方向を周期的に切り換えつつ、各端子の組により検出される３つの電圧信号の和をとってオフセット電圧をキャンセルしながら当該ホール素子を駆動することになる。
また、これら駆動方式において駆動電流の向きを反対にした駆動方式なども採用可能である。すなわち、例えば上記第４の実施の形態の駆動方式の駆動電流の向きを反対にして、端子Ｇ１１から端子Ｓへ、また端子Ｇ２１から端子Ｓへとそれぞれ一定の駆動電流を流し、端子Ｖ１およびＶ２を通じてホール電圧信号を検出する。また電流供給用の端子（電極）を替えた場合には、端子Ｇ１３から端子Ｓへ、また端子Ｇ２３から端子Ｓへとそれぞれ一定の駆動電流を流し、端子Ｖ１およびＶ２を通じてホール電圧信号を検出する。そうしてこの電流供給用端子の変更を周期的に行うことにより、オフセット電圧をキャンセルしつつ当該ホール素子を駆動する駆動方式なども採用することができる。
また、こうした駆動方法に用いる縦型ホール素子（半導体基板）も、図１５に例示したものに限定されない。例えば第１〜第３の実施の形態もしくはその変形例に係る縦型ホール素子（半導体基板）に対しても、上記駆動方法は適用可能である。要は、電流供給端により表面に複数の対が形成された縦型ホール素子（半導体基板）であれば、こうした駆動方法を適用することができる。ちなみに、第１の実施の形態の縦型ホール素子では、コンタクト領域１６ａ〜１６ｃ、並びにこれと対をなすコンタクト領域１３ａ〜１３ｃおよび１４ａ〜１４ｃが基板表面に形成されており、これら２種のコンタクト領域の任意の組合せにより複数の対が基板表面に形成されている。
結局のところ、半導体基板の表面に、磁気検出部へ電流を供給する部分として対をなす電流供給端により複数の対が形成された構造であれば、少なくとも前記（７）の効果と同様の効果もしくはそれに準じた効果は得ることができる。
一方、オフセット電圧の調整方法としても、半導体基板として、磁気検出部へ電流を供給する部分として対をなす電流供給端により表面に複数の対が形成された基板を使用し、これら複数の対による磁気検出部への電流方向の周期的な変更をもってオフセット電圧をキャンセルしつつ当該ホール素子を駆動するものであれば足りる。こうした方法であれば、少なくとも前記（９）の効果と同様の効果もしくはそれに準じた効果は得ることができる。
（第５の実施の形態）
図１６に、この発明に係る縦型ホール素子およびそのオフセット電圧調整方法の第５の実施の形態を示す。
以下、同図１６を参照して、先の第１の実施の形態との相違点を中心に、この実施の形態に係る縦型ホール素子の構造について説明する。なお、図１６（ａ）〜（ｃ）は先の図１（ａ）〜（ｃ）に対応するものであり、この図１６において、先の図１に示した要素と同一の要素には各々同一の符号を付して示し、それら要素についての重複する説明は割愛する。
同図１６に示されるように、この縦型ホール素子も、基本的には、図１に例示した先の第１の実施の形態の縦型ホール素子に準じた構造を有しており、その動作態様も前述したとおりである。ただし、このホール素子においては、上記電圧出力端および電流供給端のパターンの数が１つになっている。すなわち、半導体領域１２の表面にあって拡散層１８にて囲まれる領域（活性領域）には、同表面の不純物濃度（Ｎ型）が選択的に高められるかたちでコンタクト領域（Ｎ＋層）１３〜１７が形成されている。そして、これらコンタクト領域１３〜１７は、ここに配設される各電極（配線）を介して、それぞれ端子ＳおよびＧ１およびＧ２およびＶ１およびＶ２と電気的に接続されている。なおここでも、上記コンタクト領域１３および１４および１６が電流供給端に相当し、また上記コンタクト領域１５および１７が電圧出力端に相当する。
また、この実施の形態に係る縦型ホール素子においては、上記電圧出力端に相当するコンタクト領域１５および１７が、それぞれ基板表面（半導体領域１２）に設けられた凹部に、詳しくは同基板の表面に形成されたトレンチ（溝）Ｔ１およびＴ２の底面に形成されている。なお、これらトレンチＴ１およびＴ２の深さは同一である必要はなく、相異なる深さに設定されることもある。ちなみに、これらトレンチＴ１およびＴ２は、例えばエッチングや、レーザによる溶出、イオンミリングによる切り出し等によって形成することができる。そして、その形成条件を適宜に設定することで、所望の深さのトレンチを得ることができる。
このように、基板表面に設けられた凹部（トレンチＴ１およびＴ２）に上記電圧出力端が形成された構造とすることで、それらトレンチＴ１およびＴ２の深さの調整を通じて上記磁気検出部ＨＰを歪ませるとともに、素子内部の電位分布（等電位線）を変位させることができるようになる。そしてこれにより、所望の電位分布、すなわちオフセット電圧の低減される電位分布が得られるようになる。このように、こうした構造によっても、オフセット電圧の好適な補正が可能になり、前述したようなオフセット電圧等に関する補正回路を備える構成にあっては、その回路規模の縮小化を図ることができるようになる。なお、トレンチＴ１の深さを調整した場合と、トレンチＴ２の深さを調整した場合とでは通常、相異なる傾向にオフセット電圧が調整されることになる。このため、上記オフセット電圧の調整は、それらトレンチＴ１およびＴ２の深さのバランスを考慮しつつ行われる。
また、この縦型ホール素子は、半導体基板の表面において、電圧出力端に相当するコンタクト領域１５および１７と、電流供給端に相当するコンタクト領域１６との間に段差が形成された構造となっている。この段差はオフセット電圧と強く相関しており、こうした構造とすることで、この段差高さの調整を通じて上記オフセット電圧の調整（補正）をより好適に行うことができるようになる。
以上説明したように、この実施の形態に係る縦型ホール素子およびそのオフセット電圧調整方法によれば、先の第１の実施の形態による前記（２）および（５）の効果と同様の効果もしくはそれに準じた効果に加え、さらに次のような効果が得られるようになる。
（１０）対をなしてホール電圧信号を出力する電圧出力端に相当するコンタクト領域１５および１７を、基板表面（半導体領域１２）に設けられた凹部に形成するようにした。これにより、オフセット電圧の好適な補正が可能になり、前述したようなオフセット電圧等に関する補正回路を備える構成にあっては、その回路規模の縮小化を図ることができるようになる。
（１１）半導体基板の表面において、磁気検出部ＨＰへ電流を供給する部分として対をなす電流供給端に相当するコンタクト領域１６と、上記電圧出力端に相当するコンタクト領域１５および１７との間に段差が形成された構造とした。これにより、上記オフセット電圧の調整（補正）をより好適に行うことができるようになる。
（１２）半導体基板として、磁気検出部ＨＰへ電流を供給する部分として対をなす電流供給端と、対をなしてホール電圧信号を出力する電圧出力端とを表面に有する基板を使用し、同基板の表面におけるこれら端部の形成されている部分の選択的な高さ調整をもってオフセット電圧を調整することとした。こうした方法によれば、各端部の高さ調整を通じて磁気検出部ＨＰを歪ませるとともに、素子内部の電位分布（等電位線）を変位させることができるようになり、ひいては所望の電位分布、すなわちオフセット電圧の低減される電位分布が得られるようになる。すなわち、オフセット電圧の好適な補正が可能になり、前述したようなオフセット電圧等に関する補正回路を備える構成にあっては、その回路規模の縮小化を図ることができるようになる。
なお、この第５の実施の形態に係る縦型ホール素子は、図１７もしくは図１８に示すように、上記電圧出力端に相当するコンタクト領域１５および１７のいずれか一方のみが、基板表面に設けられた凹部に、すなわち同基板の表面に形成されたトレンチＴ１もしくはＴ２の底面に形成された構造とすることもできる。
また、図１９に示すように、コンタクト領域１５および１７に挟まれる上記電流供給端の対をなす一方に相当するコンタクト領域１６が、基板表面に設けられた凹部に、すなわち同基板の表面に形成されたトレンチＴ３の底面に形成された構造とすることもできる。
また一方、図２０に示すように、上記電圧出力端に相当するコンタクト領域１５および１７が、それぞれ基板表面に設けられた凸部Ｂ１およびＢ２に形成された構造とすることもできる。
また、図２１に示すように、コンタクト領域１５および１７に挟まれる上記電流供給端の対をなす一方に相当するコンタクト領域１６が、基板表面に設けられた凸部Ｂ３に形成された構造とすることもできる。
さらには、これら凹部および凸部を組み合わせて、図２２に示すように、上記コンタクト領域１５および１７が基板表面に設けられた凹部（トレンチＴ１およびＴ２）に、また上記コンタクト領域１６が基板表面に設けられた凸部Ｂ３に各々形成された構造とすることもできる。
また、第１〜第４の実施の形態およびその変形例に係る縦型ホール素子に対してもこの構造は同様に適用することができる。すなわち、例えば第２の実施の形態の縦型ホール素子に適用した場合は、図２３に示すように、上記各パターンの電圧出力端に相当するコンタクト領域１５ａおよび１５ｂ、並びにコンタクト領域１７ａおよび１７ｂが、それぞれ基板表面に設けられた凹部（トレンチＴ１およびＴ２の底面）に形成された構造となる。またこのとき、上記コンタクト領域１５ａおよび１５ｂ、並びにコンタクト領域１７ａおよび１７ｂを同一の深さのトレンチに形成する必要はなく、例えば図２４に示されるように、相異なる深さのトレンチＴ１１およびＴ１２、並びにトレンチＴ２１およびＴ２２に対して、これらのコンタクト領域を形成するようにしてもよい。
・結局のところ、対をなしてホール電圧信号を出力する電圧出力端、および磁気検出部へ電流を供給する部分として対をなす電流供給端の少なくとも一方が、半導体基板の表面に設けられた凹部もしくは凸部に形成された構造であれば、少なくとも前記（１０）の効果と同様の効果もしくはそれに準じた効果は得ることができる。
・一方、オフセット電圧の調整方法としても、磁気検出部へ電流を供給する部分として対をなす電流供給端と、対をなしてホール電圧信号を出力する電圧出力端とを表面に有する基板を用意し、同基板の表面におけるこれら端部の少なくとも一方が形成されている部分の選択的な高さ調整をもってオフセット電圧を調整するものであれば足りる。こうした方法であれば、少なくとも前記（１２）の効果と同様の効果もしくはそれに準じた効果は得ることができる。
（他の実施の形態）
なお、上記各実施の形態は、以下の態様をもって実施することもできる。
・上記各実施の形態においては、当該ホール素子を他の素子と素子分離する分離壁、および磁気検出部ＨＰを電気的に区画する分離壁として、拡散層（拡散層１８や拡散層１９ａおよび１９ｂ）を用いるようにしたが、これに代えて、トレンチアイソレーションを用いるようにしてもよい。
・さらに、これら分離壁は必須の構成要素ではなく、ホール素子の種類やその用途によっては割愛することもできる。例えば上記第１〜第３の実施の形態の変形例として先に示した縦型ホール素子、すなわち電流供給端および電圧出力端が一列に配列された縦型ホール素子（図１３）では必ずしもこうした分離壁を要しない。前述したように、この発明はこうした縦型ホール素子に対しても同様に適用することができる。
・上記各実施の形態においては、上記電圧出力端および電流供給端を、いずれも基板表面において導電型不純物の濃度が選択的に高められたコンタクト領域（Ｎ＋層）として設けるようにした。しかし、これは必須の構成ではなく、例えばこうしたコンタクト領域を設けずに半導体領域１２の上に直に配線（電極）を設けるようにしてもよい。
・上記実施の形態においては、縦型ホール素子の駆動方法の一例として定電流駆動について説明したが、この縦型ホール素子の駆動方法は任意であり、例えば定電圧駆動によって駆動することもできる。
・上記各実施の形態において、半導体基板を構成する各要素の導電型を入れ替えた構造、すなわちＰ型とＮ型とを入れ替えた構造についても、この発明は同様に適用することができる。
・上記各実施の形態においては、基板の材料としてシリコンを用いるようにしたが、製造工程や構造上の条件等に応じてその他の材料を適宜採用するようにしてもよい。例えば、ＧａＡｓ、ＩｎＳｂ、ＩｎＡｓ、ＳｉＣ等の化合物半導体材料やＧｅ（ゲルマニウム）等の他の半導体材料も用いることができる。特に、ＧａＡｓ、ＩｎＡｓは温度特性に優れた材料であり、当該ホール素子の高感度化を図る上で有効である。
・上記各実施の形態においては、半導体領域１２を拡散層として形成するようにしたが、これに限られることはなく、例えば図２８に示した従来の縦型ホール素子のように、半導体領域１２をエピタキシャル膜として形成した構造についても、この発明は同様に適用することができる。また一般に、こうしたエピタキシャル基板を採用する場合には、埋込層ＢＬ（図２８）が用いられることが多い。また他に、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板等も適宜採用することができる。
この発明に係る縦型ホール素子の第１の実施の形態について、（ａ）はそのホール素子の概略構造を模式的に示す平面図、（ｂ）は（ａ）のＬ１−Ｌ１線に沿った断面図、（ｃ）は（ａ）のＬ２−Ｌ２線に沿った断面図。 （ａ）および（ｂ）は、同第１の実施の形態に係る縦型ホール素子のオフセット電圧特性例を示すグラフ。 この発明に係る縦型ホール素子の第２の実施の形態について、そのホール素子の概略構造を模式的に示す平面図。 （ａ）および（ｂ）は、同第２の実施の形態に係る縦型ホール素子のオフセット電圧特性例を示すグラフ。 この発明に係る縦型ホール素子の第３の実施の形態について、そのホール素子の概略構造を模式的に示す平面図。 （ａ）および（ｂ）は、同第３の実施の形態に係る縦型ホール素子のオフセット電圧特性例を示すグラフ。 同第３の実施の形態に係る縦型ホール素子の変形例を示す平面図。 （ａ）および（ｂ）は、同変形例に係る縦型ホール素子のオフセット電圧特性例を示すグラフ。 上記第１〜第３の実施の形態に係る縦型ホール素子の変形例を示す平面図。 上記第１〜第３の実施の形態に係る縦型ホール素子の別の変形例を示す平面図。 上記第１〜第３の実施の形態に係る縦型ホール素子の別の変形例を示す平面図。 上記第１〜第３の実施の形態に係る縦型ホール素子の別の変形例を示す平面図。 （ａ）は上記第１〜第３の実施の形態に係る縦型ホール素子の別の変形例を示す平面図、（ｂ）は（ａ）のＬ１−Ｌ１線に沿った断面図。 チョッパ駆動によってオフセット電圧がキャンセルされる原理を示す平面図。 この発明に係る縦型ホール素子の第４の実施の形態について、そのホール素子の概略構造を模式的に示す平面図。 この発明に係る縦型ホール素子の第５の実施の形態について、（ａ）はそのホール素子の概略構造を模式的に示す平面図、（ｂ）は（ａ）のＬ１−Ｌ１線に沿った断面図、（ｃ）は（ａ）のＬ２−Ｌ２線に沿った断面図。 同第５の実施の形態に係る縦型ホール素子の変形例を示す断面図。 同第５の実施の形態に係る縦型ホール素子の別の変形例を示す断面図。 同第５の実施の形態に係る縦型ホール素子の別の変形例を示す断面図。 同第５の実施の形態に係る縦型ホール素子の別の変形例を示す断面図。 同第５の実施の形態に係る縦型ホール素子の別の変形例を示す断面図。 同第５の実施の形態に係る縦型ホール素子の別の変形例を示す断面図。 同第５の実施の形態に係る縦型ホール素子の別の変形例を示す断面図。 同第５の実施の形態に係る縦型ホール素子の別の変形例を示す断面図。 ホール素子の磁気検出原理を示す斜視図。 従来のホール素子（横型ホール素子）の一例について、（ａ）はそのホール素子の概略構造を模式的に示す平面図、（ｂ）は（ａ）のＬ１−Ｌ１線に沿った断面図。 従来のホール素子（横型ホール素子）の別の例について、そのホール素子の概略構造を模式的に示す平面図。 従来のホール素子（縦型ホール素子）の一例について、（ａ）はそのホール素子の概略構造を模式的に示す平面図、（ｂ）は（ａ）のＬ１−Ｌ１線に沿った断面図、（ｃ）は（ａ）のＬ２−Ｌ２線に沿った断面図。 従来のホール素子（縦型ホール素子）の動作例について、（ａ）はそのホール素子の配設態様を示す平面図、（ｂ）はそのホール素子の出力電圧（ホール電圧）の波形例を示すグラフ。 従来のホール素子（縦型ホール素子）の動作例について、（ａ）はそのホール素子の出力電圧（ホール電圧）の波形例を示すグラフ、（ｂ）はその出力電圧に対して適宜の信号処理を施した後の出力（センサ出力）例を示すグラフ。 補正回路と共に１チップに集積化されたホール素子の一例を示す平面図。 オフセット電圧の温度特性の一例を示すグラフ。
符号の説明
１１…半導体層、１２…半導体領域、１２ａ〜１２ｃ…領域、１３〜１７、１ａ〜１ｃ、２ａ〜２ｃ、３ａ〜３ｃ、４ａ〜４ｃ、１３ａ〜１３ｅ、１４ａ〜１４ｅ、１５ａ〜１５ｅ、１６ａ〜１６ｅ、１７ａ〜１７ｅ…コンタクト領域、１８、１９ａ、１９ｂ…拡散層、Ｂ１〜Ｂ３…凸部、ＨＰ…磁気検出部、Ｔ１〜Ｔ３、Ｔ１１、Ｔ１２、Ｔ２１、Ｔ２２…トレンチ。

Claims (19)

  1. 半導体基板内の磁気検出部に対し同基板の表面に垂直な成分を含む電流が供給された状態で前記磁気検出部に対し前記基板の表面に平行な磁界成分が印加されたとき、その印加された磁界成分に対応するホール電圧信号を前記基板内に発生させる縦型ホール素子であって、
    前記半導体基板の表面には、対をなして前記発生したホール電圧信号を出力する電圧出力端と、前記磁気検出部へ電流を供給する部分として対をなす電流供給端とが、同一のパターンで少なくとも２つのパターンをもって形成されてなる
    ことを特徴とする縦型ホール素子。
  2. 前記電圧出力端および電流供給端によるパターンは、これら電圧出力端および電流供給端の少なくとも一方が他方を基準にして対称配置されるパターンからなる
    請求項１に記載の縦型ホール素子。
  3. 前記電圧出力端および電流供給端による少なくとも２つの同一パターンは、奇数のパターン数を有し、１つの基準パターンとこれを基準にして互いに対称な関係をもつパターン対とによって構成される
    請求項１または２に記載の縦型ホール素子。
  4. 前記電圧出力端および電流供給端による少なくとも２つの同一パターンは、偶数のパターン数を有し、互いに対称な関係をもつパターン対によって構成される
    請求項１または２に記載の縦型ホール素子。
  5. 前記パターンを形成する前記電圧出力端および前記電流供給端には各々、少なくとも一部を一時的もしくは永続的に断線可能にした配線材が配設されてなる
    請求項１〜４のいずれか一項に記載の縦型ホール素子。
  6. 前記少なくとも一部を一時的もしくは永続的に断線可能にした配線材は、過電流により自断線するヒューズを備える
    請求項５に記載の縦型ホール素子。
  7. 前記少なくとも一部を一時的もしくは永続的に断線可能にした配線材は、トリミングによる断線を可能とする薄膜抵抗を備える
    請求項５に記載の縦型ホール素子。
  8. 前記少なくとも一部を一時的もしくは永続的に断線可能にした配線材は、外部からの信号に応じてスイッチング動作するスイッチング素子を備える
    請求項５に記載の縦型ホール素子。
  9. 半導体基板内の磁気検出部に対し同基板の表面に垂直な成分を含む電流が供給された状態で前記磁気検出部に対し前記基板の表面に平行な磁界成分が印加されたとき、その印加された磁界成分に対応するホール電圧信号を前記基板内に発生させる縦型ホール素子であって、
    前記半導体基板の表面には、前記磁気検出部へ電流を供給する部分として対をなす電流供給端により複数の対が形成されてなる
    ことを特徴とする縦型ホール素子。
  10. 前記電流供給端による複数の対は、対をなして前記発生したホール電圧信号を出力する電圧出力端を基準にして対称配置されるパターンをもって形成されてなる
    請求項９に記載の縦型ホール素子。
  11. 半導体基板内の磁気検出部に対し同基板の表面に垂直な成分を含む電流が供給された状態で前記磁気検出部に対し前記基板の表面に平行な磁界成分が印加されたとき、その印加された磁界成分に対応するホール電圧信号を前記基板内に発生させる縦型ホール素子であって、
    前記半導体基板の表面に設けられて対をなして前記発生したホール電圧信号を出力する電圧出力端の少なくとも一方の端部が、前記半導体基板の表面に設けられた凹部もしくは凸部に形成されてなる
    ことを特徴とする縦型ホール素子。
  12. 半導体基板内の磁気検出部に対し同基板の表面に垂直な成分を含む電流が供給された状態で前記磁気検出部に対し前記基板の表面に平行な磁界成分が印加されたとき、その印加された磁界成分に対応するホール電圧信号を前記基板内に発生させる縦型ホール素子であって、
    前記半導体基板の表面に設けられて前記磁気検出部へ電流を供給する部分として対をなす電流供給端の少なくとも一方の端部が、前記半導体基板の表面に設けられた凹部もしくは凸部に形成されてなる
    ことを特徴とする縦型ホール素子。
  13. 前記凹部もしくは凸部に形成されて対をなす電流供給端の一方の端部は、前記半導体基板の表面に設けられて対をなして前記発生したホール電圧信号を出力する電圧出力端に挟まれるものである
    請求項１２に記載の縦型ホール素子。
  14. 前記半導体基板の表面には、前記対をなす電圧出力端の少なくとも一方の端部と、前記電圧出力端に挟まれる電流供給端の一方の端部との間に段差が形成されてなる
    請求項１１または１３に記載の縦型ホール素子。
  15. 前記対をなしてホール電圧信号を出力する電圧出力端は、前記半導体基板の表面において導電型不純物の濃度が選択的に高められた部分として形成されてなる
    請求項１〜１１および１３および１４のいずれか一項に記載の縦型ホール素子。
  16. 前記磁気検出部へ電流を供給する部分として対をなす電流供給端は、前記半導体基板の表面において導電型不純物の濃度が選択的に高められた部分として形成されてなる
    請求項１〜１０および１２〜１４のいずれか一項に記載の縦型ホール素子。
  17. 半導体基板内の磁気検出部に対し同基板の表面に垂直な成分を含む電流が供給された状態で前記磁気検出部に対し前記基板の表面に平行な磁界成分が印加されたとき、その印加された磁界成分に対応するホール電圧信号を前記基板内に発生させる縦型ホール素子について採用されるオフセット電圧の調整方法であって、
    前記半導体基板として、対をなして前記発生したホール電圧信号を出力する電圧出力端と前記磁気検出部へ電流を供給する部分として対をなす電流供給端との両端部による少なくとも２つの同一パターンを表面に有する基板を使用し、これらパターンの位置とオフセット電圧との関係から前記オフセット電圧の調整に用いる補正値を求める
    ことを特徴とする縦型ホール素子のオフセット電圧調整方法。
  18. 半導体基板内の磁気検出部に対し同基板の表面に垂直な成分を含む電流が供給された状態で前記磁気検出部に対し前記基板の表面に平行な磁界成分が印加されたとき、その印加された磁界成分に対応するホール電圧信号を前記基板内に発生させる縦型ホール素子について採用されるオフセット電圧の調整方法であって、
    前記半導体基板として、前記磁気検出部へ電流を供給する部分として対をなす電流供給端により表面に複数の対が形成されてなる基板を使用し、これら複数の対による前記磁気検出部への電流方向の周期的な変更をもってオフセット電圧をキャンセルしつつ当該ホール素子を駆動する
    ことを特徴とする縦型ホール素子のオフセット電圧調整方法。
  19. 半導体基板内の磁気検出部に対し同基板の表面に垂直な成分を含む電流が供給された状態で前記磁気検出部に対し前記基板の表面に平行な磁界成分が印加されたとき、その印加された磁界成分に対応するホール電圧信号を前記基板内に発生させる縦型ホール素子について採用されるオフセット電圧の調整方法であって、
    前記半導体基板として、前記磁気検出部へ電流を供給する部分として対をなす電流供給端と、対をなして前記発生したホール電圧信号を出力する電圧出力端とを表面に有する基板を使用し、同基板の表面におけるこれら端部の少なくとも一方が形成されている部分の選択的な高さ調整をもって、前記縦型ホール素子のオフセット電圧を調整する
    ことを特徴とする縦型ホール素子のオフセット電圧調整方法。
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