JP4924308B2 - 縦型ホール素子 - Google Patents
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Description
VH=(RHIB/d)cosθ、RH=1/(qn)
のように表せる。ここで、RHはホール係数であり、またqは電荷、nはキャリア濃度である。
すなわち、このホール素子では、例えばダイオードや抵抗素子からなる温度検出デバイスTDによって温度を検出しつつ、適宜の補正回路によって、温度変化に基づく出力電圧の変動やオフセット電圧の変動(図32参照)に対する補正を行うようにしている。これにより、例えばアライメントずれ等に起因して、コンタクト領域33a〜33eが本来の位置、すなわち基準軸P11〜P13、P21〜P23上からずれて配設されたとしても、上記補正を通じて所望とする波形の出力電圧が得られることとなる。しかしながら、この補正方法では、温度検出デバイスがさらに必要となり、回路規模のさらなる拡大を招くことにもなる。
出力する電圧出力端と前記磁気検出部へ電流を供給する部分として対をなす電流供給端とが設けられるとともに、該電流供給端の一方の端部は、対をなす前記電圧出力端に挟まれ、前記第1の分離壁にて囲まれる領域内には、前記電圧出力端および前記電圧出力端に挟まれる電流供給端の一方の端部が配される領域と前記電流供給端の他方の端部が配される領域とを区画する第2の分離壁が形成され、前記電圧出力端の少なくとも一方の端部を、前記半導体基板の表面に設けられた凹部もしくは凸部に形成されたものとするとともに、該凹部もしくは凸部を、オフセット電圧を調整するようにその段差が調整されたものとする。
。
く相関しており、こうした構造によれば、この段差高さの調整を通じて上記オフセット電圧の調整(補正)をより好適に行うことができるようになる。
以下、この発明に係る縦型ホール素子およびそのオフセット電圧調整方法についてその実施の形態を説明するに先立ち、第1の比較例を示す。
例えば、上記端子S2から端子G12へ、また端子S2から端子G22へそれぞれ一定の駆動電流を流すと、その電流は、基板表面に形成されたコンタクト領域16bから上記磁気検出部HP、そして拡散層19aおよび19bの下方を通じて、コンタクト領域13bおよび14bへとそれぞれ流れる。すなわちこの場合、上記磁気検出部HPには、基板表面(チップ面)に垂直な成分を含む電流が流れることになる。このため、この駆動電流を流した状態において、基板表面(チップ面)に平行な成分を含む磁界(例えば図1中に矢印Bで示される磁界)が当該ホール素子の磁気検出部HPに印加されたとすると、前述したホール効果によって、例えば上記端子V12と端子V22との間にその磁界に応じたホール電圧が発生する。したがって、それら端子V12およびV22を通じてその発生したホール電圧信号を検出することで、図25に示した先の関係式「VH=(RHIB/d)cosθ」に基づき検出対象とする磁界成分が、すなわち当該ホール素子に用いられる基板の表面(チップ面)に平行な磁界成分が求められることとなる。なお、このホール素子において駆動電流を流す方向は任意であり、上記駆動電流の向きを反対にして磁界(磁気)の検出を行うこともできる。また、ここではコンタクト領域13b〜17bによるパターンを用いての磁界検出について言及したが、別のパターンやこれらパターンの組み合わせを用いて(選択して)磁界の検出を行うこともできる。
ついてその一態様を示す。
この比較例に係る縦型ホール素子において、上記3つのパターンは、同一のマスクを用いて同時に形成することにより、アライメントずれを生じさせることなく容易に正確なパターンとして得られ、各パターンの位置関係は、レイアウト(設計工程)の段階で自由に設定することができる。すなわち、各パターンの位置関係は、レイアウトの段階で把握することができる。このため、各パターンの位置関係から、温度変化(環境温度)に応じて変動するオフセット電圧の補正値を容易且つ的確に求めることができ、その補正値に基づきオフセット電圧を適切に補正除去することができるようになる。
(1)半導体基板の表面(半導体領域12)に、対をなしてホール電圧信号を出力する電圧出力端、および対をなして磁気検出部HPに電流を供給する電流供給端を、同一のパターンで3つのパターンをもつ態様で形成した。これにより、温度検出デバイス等を必要とすることなく、各パターンの位置関係から、温度変化(環境温度)に応じて変動するオフセット電圧の補正値を容易且つ的確に求めることができ、その補正値に基づきオフセット電圧を適切に補正除去することができるようになる。また、前述したようなオフセット電圧等に関する補正回路を備える構成にあっては、その回路規模の縮小化を図ることができるようになる。
(3)上記電圧出力端および電流供給端によるパターンとして、これら端部の双方が他方を基準にして対称配置される十字状のパターン(図1参照)を採用したことで、これら各端部(コンタクト領域)を規則正しく配置することができるようになり、ひいてはホール素子としての構造の簡素化が図られることになる。
図3に、第2の比較例を示す。
ているため、これらコンタクト領域13a〜17aおよび13b〜17bは他のパターン(コンタクト領域)ではなく仮想線である基準軸P11〜P13について線対称となるような位置を本来の位置として形成される。すなわち、アライメントずれが無い場合、図4(a)に示されるように、これらパターンのデータPT1およびPT2の中点は、基準位置(中心位置)からのずれ量「0」、オフセット電圧「0」に位置する。そしてここでも、これらデータPT1およびPT2のこうした位置関係は、温度変化やアライメントずれが生じた場合も維持されるようになっている。
図5に、第3の比較例を示す。
ラフにそれぞれ対応するものであり、またこの図5において、図1(a)に示した要素と同一の要素には各々同一の符号を付して示し、それら要素についての重複する説明は割愛する。
・上記第1〜第3の比較例では、電圧出力端の配設方向に沿ったアライメントずれを想定して各パターンを同方向にずらすかたちで形成したが、これに限られることなく、例えば図9に示すように、各パターンを電流供給端の配設方向(図の横方向)にずらすかたちで形成するようにしてもよい。なお、図9には、第1の比較例に係る縦型ホール素子の変形例を示しているが、第2および第3の比較例に係る縦型ホール素子も同様に変形させることができる。また、図9中の基準軸P21〜P23は、図1中の基準軸P11〜P13に対応するものである。
(イ)過電流により自断線する例えば多結晶シリコン(poly−Si)やAl(アルミニウム)等からなるヒューズを備える配線材。
(ロ)レーザ等によるトリミング断線を可能とする例えばCrSiやAl(アルミニウム)等からなる薄膜抵抗を備える配線材。
(ハ)外部からの信号に応じてスイッチング動作するスイッチング素子を備える配線材。等々の配線材を採用することができる。ちなみに、上記スイッチング素子を用いる場合は、例えば適宜のデコーダを介して調整用のデータが予め記憶されたメモリ(例えばEPROMや、EEPROM、フラッシュメモリ、ROM)等に当該スイッチング素子を接続した構成など、ホール素子の用途等に応じて適宜の構成とすることが望ましい。
以下、図14および図15を併せ参照しつつ、第4の比較例について説明する。
すなわち、例えば端子Sから端子G13へ、また端子Sから端子G21へとそれぞれ一定の駆動電流を流し、端子V1およびV2を通じてホール電圧信号を検出する。また電流供給用の端子(電極)を替えて、端子Sから端子G11へ、また端子Sから端子G23へとそれぞれ一定の駆動電流を流し、端子V1およびV2を通じてホール電圧信号を検出する。そうして、こうした電流供給用端子の変更を周期的に行ってオフセット電圧をキャンセルしつつ当該ホール素子を駆動するような駆動方式であっても、これを適宜に採用することができる。
図16に、この発明に係る縦型ホール素子およびそのオフセット電圧調整方法の一実施の形態を示す。
域15aおよび15b、並びにコンタクト領域17aおよび17bが、それぞれ基板表面に設けられた凹部(トレンチT1およびT2の底面)に形成された構造となる。またこのとき、上記コンタクト領域15aおよび15b、並びにコンタクト領域17aおよび17bを同一の深さのトレンチに形成する必要はなく、例えば図24に示されるように、相異なる深さのトレンチT11およびT12、並びにトレンチT21およびT22に対して、これらのコンタクト領域を形成するようにしてもよい。
・上記各比較例および実施の形態においては、当該ホール素子を他の素子と素子分離する分離壁、および磁気検出部HPを電気的に区画する分離壁として、拡散層(拡散層18や拡散層19aおよび19b)を用いるようにしたが、これに代えて、トレンチアイソレーションを用いるようにしてもよい。
Claims (4)
- 半導体基板内の磁気検出部に対し同基板の表面に垂直な成分を含む電流が供給された状態で前記磁気検出部に対し前記基板の表面に平行な磁界成分が印加されたとき、その印加された磁界成分に対応するホール電圧信号を前記基板内に発生させる縦型ホール素子であって、
前記半導体基板内には、当該縦型ホール素子を他の素子と素子分離する第1の分離壁が形成されてなり、
前記第1の分離壁にて囲まれる領域内の半導体基板の表面には、対をなして前記発生したホール電圧信号を出力する電圧出力端と前記磁気検出部へ電流を供給する部分として対をなす電流供給端とが設けられるとともに、該電流供給端の一方の端部は、対をなす前記電圧出力端に挟まれてなり、
前記第1の分離壁にて囲まれる領域内には、前記電圧出力端および前記電圧出力端に挟まれる電流供給端の一方の端部が配される領域と前記電流供給端の他方の端部が配される領域とを区画する第2の分離壁が形成されてなり、
前記電圧出力端の少なくとも一方の端部が、前記半導体基板の表面に設けられた凹部もしくは凸部に形成されてなるとともに、該凹部もしくは凸部は、オフセット電圧を調整するようにその段差が調整されてなる
ことを特徴とする縦型ホール素子。 - 半導体基板内の磁気検出部に対し同基板の表面に垂直な成分を含む電流が供給された状態で前記磁気検出部に対し前記基板の表面に平行な磁界成分が印加されたとき、その印加された磁界成分に対応するホール電圧信号を前記基板内に発生させる縦型ホール素子であって、
前記半導体基板内には、当該縦型ホール素子を他の素子と素子分離する第1の分離壁が形成されてなり、
前記第1の分離壁にて囲まれる領域内の半導体基板の表面には、対をなして前記発生したホール電圧信号を出力する電圧出力端と前記磁気検出部へ電流を供給する部分として対をなす電流供給端とが設けられるとともに、該電流供給端の一方の端部は、対をなす前記電圧出力端に挟まれてなり、
前記第1の分離壁にて囲まれる領域内には、前記電圧出力端および前記電圧出力端に挟
まれる電流供給端の一方の端部が配される領域と前記電流供給端の他方の端部が配される領域とを区画する第2の分離壁が形成されてなり、
前記電圧出力端に挟まれる電流供給端の一方の端部が、前記半導体基板の表面に設けられた凹部もしくは凸部に形成されてなるとともに、該凹部もしくは凸部は、オフセット電圧を調整するようにその段差が調整されてなる
ことを特徴とする縦型ホール素子。 - 前記対をなしてホール電圧信号を出力する電圧出力端は、前記半導体基板の表面において導電型不純物の濃度が選択的に高められた部分として形成されてなる
請求項1または2に記載の縦型ホール素子。 - 前記磁気検出部へ電流を供給する部分として対をなす電流供給端は、前記半導体基板の表面において導電型不純物の濃度が選択的に高められた部分として形成されてなる
請求項1または2に記載の縦型ホール素子。
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