JP2006128399A - 縦型ホール素子 - Google Patents

Abstract

【課題】オフセット電圧（不平衡電圧）の好適な低減を可能とする構造を有し、オフセット電圧についての補正演算を行う補正回路等を備える構成にあっては、その回路規模の縮小化を図ることのできる縦型ホール素子を提供する。
【解決手段】半導体基板の表面に、磁気検出部ＨＰから電流を取り出す部分として、上記コンタクト領域１３ａ〜１３ｇおよび１４ａ〜１４ｇを設け、それらコンタクト領域の各々を、一部（ヒューズ部分）を断線可能にして配設される配線材を介してグランド電位に固定する。
【選択図】 図１

Description

この発明は、半導体基板の表面（チップ面）に平行な磁界成分が同基板内の磁気検出部に印加されたとき、その磁界成分に応じたホール電圧を発生させる縦型ホール素子に関する。

周知のように、ホール素子は、非接触での角度検出が可能であることから、いわゆるホールＩＣ等に搭載されて例えば磁気センサとして車載内燃機関のスロットル弁開度センサ等の角度検出センサに用いられる。まず、図３１を参照して、ホール素子の磁気検出原理について説明する。

物質中を流れる電流に対して垂直な磁界（磁気）が加わると、それら電流および磁界の双方に垂直な方向に電界（電圧）が生じる。この現象をホール効果と呼び、ここで発生する電圧をホール電圧と呼ぶ。

例えば、図３１に示すようなホール素子（導体）１００を考えた場合、同素子の磁気検出部（ホールプレート）の幅をＷ、長さをＬ、厚さをｄ、同素子と磁界とのなす角度をθ、磁束密度をＢ、供給（駆動）電流（端子ＴＩ−ＴＩ’間に供給する電流）をＩとすると、ホール電圧（端子ＴＶ_H−ＴＶ_H’間に生じる電圧）Ｖ_Hは、
Ｖ_H＝（Ｒ_HＩＢ／ｄ）ｃｏｓθ、Ｒ_H＝１／（ｑｎ）
のように表せる。ここで、Ｒ_Hはホール係数であり、またｑは電荷、ｎはキャリア濃度である。

上記計算式からも分かるように、ホール素子と磁界とのなす角度θに応じてホール電圧Ｖ_Hが変化するため、これを利用することで角度の検出が可能となる。このように、ホール素子を用いることで、上述の角度検出センサを実現することができる。

また、一般的なホール素子としては、例えば非特許文献１に記載のようなホール素子、いわゆる横型ホール素子が知られている。この横型ホール素子は、基板表面（チップ面）に対して垂直な磁界成分を検出するものである。

以下、図３２を参照して、このホール素子（横型ホール素子）についてさらに説明する。なお、図３２（ａ）はこのホール素子の平面図、図３２（ｂ）は図３２（ａ）のＬ１−Ｌ１線に沿った断面図である。

同図３２（ａ）および（ｂ）に示されるように、このホール素子は、例えばＰ型のシリコンからなる半導体層（Ｐ^-ｓｕｂ）２１の上に、例えばエピタキシャル成長にて形成されたＮ型のシリコンからなる半導体領域２２を有して構成されている。なお、この半導体領域２２は、Ｎ型の半導体基板（Ｎ^-ｓｕｂ）や、イオン注入等による拡散層、すなわちウェル（Ｗｅｌｌ）として形成することもできる。また一般に、シリコン等の半導体材料は、Ｐ型からなる半導体よりもＮ型からなる半導体のほうが大きなキャリア移動度をもっているため、この半導体領域２２の材料としては、Ｎ型の半導体材料（例えばシリコン）が用いられることが多い。しかし、製造工程や構造上の条件等に応じてＰ型の半導体材料（Ｐ^-層）を採用することもできる。ちなみに、この半導体領域２２の不純物濃度が小さく（薄く）なるほど、同領域におけるキャリア移動度は大きくなるため、ホール素子としての感度を上げる、すなわち出力電圧として大きな電圧を得るためには、同半導体領域２２の不純物濃度を小さく（薄く）することがより望ましい。

そして、この半導体領域２２には、当該ホール素子を他の素子と素子分離すべく、半導体層２１に接続されるような例えばＰ型の拡散層（Ｐ型拡散分離壁）２４が形成されている。また、同半導体領域２２の表面には、同表面の不純物濃度（Ｎ型）が選択的に高められるかたちでコンタクト領域２３ａ〜２３ｄが形成され、これらコンタクト領域２３ａ〜２３ｄとそこに配設される電極（配線）との間に良好なオーミックコンタクトが形成されるようになっている。そして、そのオーミックコンタクトを形成した各電極（配線）を介して、それらコンタクト領域２３ａ〜２３ｄと端子ＳおよびＧ、並びに端子Ｖ１およびＶ２とがそれぞれ電気的に接続されることになる。なお、コンタクト領域２３ａおよび２３ｂとコンタクト領域２３ｃおよび２３ｄとは、互いに直交するかたちで上記拡散層２４に囲まれた領域（活性領域）２２ａの４隅に配置される。

ここで、例えば端子Ｓと端子Ｇとの間に一定の駆動電流を流すと、その電流は基板表面に平行な成分を主に含む電流となる。このとき、その電流に対して、基板表面に垂直な成分を含む磁界（例えば図３２中に矢印Ｂで示される磁界）が印加されたとすると、前述したホール効果により、端子Ｖ１と端子Ｖ２との間にはその磁界に応じたホール電圧が発生することとなる。したがって、それら端子Ｖ１およびＶ２を通じてその発生したホール電圧を検出することで、図３１に示した先の計算式「Ｖ_H＝（Ｒ_HＩＢ／ｄ）ｃｏｓθ」に基づき検出対象とする磁界成分が、すなわち当該ホール素子に用いられる基板の表面（チップ面）に垂直な磁界成分が求められることとなる。ちなみに、このホール素子においては、端子Ｖ１およびＶ２に駆動電流を流して端子ＳおよびＧにてホール電圧を検出することもできる。そのため、こうした電極の入れ替えを利用して、例えば電極の入れ替えを周期的に行って、同素子に発生するオフセット電圧（不平衡電圧）を相殺するような駆動方法なども提案されている。

また近年、上記横型ホール素子に加え、例えば特許文献１に記載されているように、基板表面（チップ面）に平行な磁界成分を検出するホール素子、いわゆる縦型ホール素子も提案されている。この縦型ホール素子は、異なる位相（角度）を検出する２つの素子を１チップに集積化できるという特長をもつため、２つの縦型ホール素子を「９０°」の角度をなすように配置することで、「０°〜３６０°」の角度範囲でリニアな出力（電圧信号）が得られる回転センサ等も実現可能になる。以下、図３３を参照して、縦型ホール素子の一例について説明する。なお、図３３において、図３３（ａ）はこのホール素子の平面図、図３３（ｂ）は図３３（ａ）のＬ１−Ｌ１線に沿った断面図、図３３（ｃ）は図３３（ａ）のＬ２−Ｌ２線に沿った断面図である。

同図３３（ａ）〜（ｃ）に示されるように、このホール素子は、大きくは、例えばＰ型のシリコンからなる半導体層（Ｐ^-ｓｕｂ）３１と、この表面にＮ型の導電型不純物が導入されるかたちで形成された埋込層ＢＬと、さらにこの上に例えばエピタキシャル成長にて形成されたＮ型のシリコンからなる半導体領域３２とを有して構成されている。なお、上記埋込層ＢＬは、いわば下部電極として機能するものであり、その不純物濃度は上記半導体領域３２よりも高い濃度に設定される。

そしてこのホール素子においても、上記半導体領域３２には、当該ホール素子を他の素子と素子分離すべく、半導体層３１に接続されるような例えばＰ型の拡散層（Ｐ型拡散分離壁）３４が形成されている。また、同半導体領域３２の表面には、同表面の不純物濃度（Ｎ型）が選択的に高められるかたちでコンタクト領域３３ａ〜３３ｅが形成され、これらコンタクト領域３３ａ〜３３ｅとそこに配設される電極（配線）との間に良好なオーミックコンタクトが形成されるようになっている。そして、そのオーミックコンタクトを形成した各電極（配線）を介して、それらコンタクト領域３３ａ〜３３ｅと端子ＳおよびＧ１およびＧ２およびＶ１およびＶ２とがそれぞれ電気的に接続されることになる。

また、上記拡散層３４に囲まれた領域（活性領域）においては、各拡散層によるｐｎ接合分離を通じて、上記半導体領域３２が、Ｐ型の拡散層（Ｐ型拡散分離壁）３４ａおよび３４ｂを互いに隔てた領域３２ａ〜３２ｃに分割されている。またここで、上記拡散層３４ａおよび３４ｂは上記埋込層ＢＬに接続される態様で形成されているため、これら領域３２ａ〜３２ｃは、基板内部においても電気的に区画された空間を形成している。そして、これら領域のうちの、領域３２ａに上記コンタクト領域３３ｂが、領域３２ｂに上記コンタクト領域３３ｃが、領域（素子領域）３２ｃに上記コンタクト領域３３ａおよび３３ｄおよび３３ｅがそれぞれ形成されている。そしてここで、これらコンタクト領域３３ａ〜３３ｅは、コンタクト領域３３ａがコンタクト領域３３ｂおよび３３ｃとこれらに直交するコンタクト領域３３ｄおよび３３ｅとの双方に挟まれるかたちの配置をとる。すなわち、同コンタクト領域３３ａが拡散層３４ａおよび３４ｂの一方を隔てて上記コンタクト領域３３ｂおよび３３ｃの双方にそれぞれ対向するかたちで配置されることになる。

そして、このホール素子においては、上記領域３２ｃの基板内部に電気的に区画される空間にあって上記コンタクト領域３３ｄおよび３３ｅにて挟まれる空間が、いわゆる磁気検出部（ホールプレート）ＨＰとなる。すなわち、ここに印加される磁界に応じたホール電圧が発生することになる。

このようなホール素子において、例えば、上記端子Ｓと端子Ｇ１との間、並びに端子Ｓと端子Ｇ２との間にそれぞれ一定の駆動電流を流すと、その電流は、基板表面に形成されたコンタクト領域３３ａから上記磁気検出部ＨＰを通じて、埋込層ＢＬ、そしてコンタクト領域３３ｂおよび３３ｃへとそれぞれ流れるようになる。すなわち、上記磁気検出部ＨＰに流れる駆動電流は、同基板の表面に垂直な成分を主に含む電流となる。このため、その駆動電流を流した状態において、同基板の表面に平行な成分を含む磁界（例えば図３３中に矢印Ｂで示される磁界）が当該ホール素子の磁気検出部ＨＰに印加されたとすると、上述のホール効果によって、上記端子Ｖ１と端子Ｖ２との間にその磁界に応じたホール電圧が発生することとなる。したがって、それら端子Ｖ１およびＶ２を通じてその発生したホール電圧を検出することで、図３１に示した先の計算式「Ｖ_H＝（Ｒ_HＩＢ／ｄ）ｃｏｓθ」に基づき検出対象とする磁界成分が、すなわち当該ホール素子に用いられる基板の表面（チップ面）に平行な磁界成分が求められることとなる。ちなみに、このホール素子では、図３３中に示す寸法ｄが磁気検出部（ホールプレート）の厚さ（上記計算式中の「ｄ」）に相当する。
前中一介、外３名，「集積化三次元磁気センサ」，電気学会論文誌 Ｃ，平成元年，第１０９巻，第７号，ｐ４８３−４９０ 特開平１−２５１７６３号公報

このように、上記図３３に例示した縦型ホール素子によれば、磁気検出部ＨＰに印加される磁界成分、より正確には基板表面（チップ面）に平行な磁界成分を検出することは確かに可能になる。しかし、この縦型ホール素子では、縦型ホール素子に特有の構造の複雑さから、その製造過程（リソグラフィ工程）において、例えばマスク合わせ誤差等に起因する位置ずれ（アライメントずれ）が生じやすくなっている。そして、こうした位置ずれが生じた場合には、すなわちホール素子の構成要素、特に上記拡散層３４、３４ａ、３４ｂや、磁気検出部ＨＰに電流を流すためのコンタクト領域３３ａ〜３３ｃが本来の位置からずれて（偏って）形成された場合には、素子内部の電流経路に偏りが生じて、素子内部の電位分布にアンバランス（不平衡）が生じることになる。そしてこれにより、同ホール素子には、磁界が印加されていないにもかかわらず、幾らかの出力電圧、いわゆるオフセット電圧（不平衡電圧）が発生するようになる。ちなみに、磁気検出部ＨＰに電流を流すためのコンタクト領域３３ａ〜３３ｃとホール電圧を出力する部分であるコンタクト領域３３ｄおよび３３ｅとは、通常、同一の工程（同一のマスク）で形成されるため、これらの間でのアライメント誤差が問題になることはほとんどない。

また、外部からの機械的な応力によってもオフセット電圧が発生することがある。例えば、ホール素子をパッケージングする際には、熱硬化性のエポキシ樹脂（モールド樹脂）等の封止材や銀ペースト等からなる接着剤に起因して基板に応力が印加される。そして、基板にこうした応力が印加されると、同基板の各個所に不均一に印加された応力の各々に応じたピエゾ抵抗効果により、素子内部における抵抗成分の等価回路としての抵抗ブリッジが平衡のくずれたより非平衡なものとなる。すなわちこの場合も、素子内部の電位分布にアンバランスが生じ、オフセット電圧が発生することになる。

こうして発生するオフセット電圧は、正確な磁界検出の妨げになる。そのため通常、補正回路などを設けてこれを補正除去するようにしている。しかし、こうした場合においても、ホール素子のオフセット電圧のばらつき（例えば標準偏差）が大きいときには、補正回路を大きくせざるを得なくなり、それに伴う種々の不都合は避けられなくなる。また、こうした補正回路を設ける場合、ホール素子と共々、補正回路が１チップに集積化されることもあれば、補正回路を別のチップとして設けることもある。いずれの場合も補正回路の拡大によって上述の不都合を伴うことになるが、特に、補正回路が１チップに集積化される場合は、チップ面積に関するスペース的な制約やコストアップ等、多くの不都合を伴うことになる。

この発明は、こうした実情に鑑みてなされたものであり、オフセット電圧（不平衡電圧）の好適な低減を可能とする構造を有し、オフセット電圧についての補正演算を行う補正回路等を備える構成にあっては、その回路規模の縮小化を図ることのできる縦型ホール素子を提供することを目的とする。

こうした目的を達成すべく、請求項１に記載の発明では、半導体基板の表面に垂直な成分を含む電流が同基板内の磁気検出部に供給された状態で、同基板の表面に平行な磁界成分が前記磁気検出部に印加されたとき、その磁界成分に応じたホール電圧を発生させる縦型ホール素子として、前記半導体基板の表面に、前記磁気検出部に前記電流を供給する部分および前記磁気検出部から前記電流を取り出す部分の少なくとも一方を複数備え、その少なくとも１つが、少なくとも一部を一時的もしくは永続的に断線可能にして配設される配線材を介して所定の電位に固定される構造とする。

こうした構造によれば、配線材を適宜に断線させることで、前記磁気検出部に前記電流を供給する部分、あるいは前記磁気検出部から前記電流を取り出す部分として設けられた複数の領域の中から適宜のものを選択してそれを、上記いずれかの部分として用いることができるようになる。このため、前述のアライメントずれ等に起因して素子内部の電位分布にアンバランス（不平衡）が生じたとしても、これを適宜に補正してオフセット電圧（不平衡電圧）を好適に低減することができるようになる。また、オフセット電圧についての補正演算を行う補正回路等を備える構成にあっても、その補正分が低減されることになるため、同補正回路の回路規模の縮小化が図られることとなる。

またこの場合、請求項２に記載の発明によるように、前記配線材を介して固定される電位を、前記磁気検出部に前記電流を供給するための電源電位およびグランド電位のいずれか一方とすることが有効である。こうした構造を採用することで、ホール素子としての構造の複雑化を招くことなく、上記構造を実現することができるようになる。

そして、これらの構造に関しては、請求項３に記載のように、前記磁気検出部に前記電流を供給する部分および前記磁気検出部から前記電流を取り出す部分を、前記半導体基板の表面に設けられた前記ホール電圧の出力される部分に対して対称に設けるようにした構造とすることがより有効である。こうした構造によれば、横方向電流（基板表面に平行に流れる電流成分）に対して生じるホール電圧が打ち消されて、検出対象とする磁界成分を、すなわち基板表面に平行な磁界成分を精度良く検出することができるようになる。またさらに、オフセット電圧の調整（補正）を効率的に、また的確に行う上でも、こうした構造は有効である。

また、これらの構造に関しては、請求項４に記載のように、前記磁気検出部に前記電流を供給する部分および前記磁気検出部から前記電流を取り出す部分を、前記半導体基板の表面の不純物濃度が選択的に高められるかたちで形成されたものとすることがより有効である。こうした構造によれば、電流を供給するもしくは取り出すべくそれら各部分に配設される電極（配線）との間に良好なオーミックコンタクトが形成されるようになる。

さらに、これらの構造に関しては、請求項５に記載の発明によるように、前記配線材を介して所定の電位に固定される、前記磁気検出部に前記電流を供給する部分および前記磁気検出部から前記電流を取り出す部分の少なくとも一方を、縦列および横列をもつ格子状に配列することが有効である。こうした構造によれば、それら格子状に配列された各部分につき、その各々に配設される配線材から断線すべき配線材を適宜に選択することで、素子内部の多様な電位分布にも柔軟に対応して、オフセット電圧をより好適に補正、低減することができるようになる。

また、上記請求項１〜５のいずれか一項に記載の縦型ホール素子に関して、前記少なくとも一部を一時的もしくは永続的に断線可能にして配設される配線材としては、例えば請求項６に記載のように、
・過電流により自断線する例えば多結晶シリコン（ｐｏｌｙ−Ｓｉ）やＡｌ（アルミニウム）等からなるヒューズを備えるもの。
あるいは請求項７に記載のように、
・レーザ等によるトリミング断線を可能とする例えばＣｒＳｉやＡｌ（アルミニウム）等からなる薄膜抵抗を備えるもの。
あるいは請求項８に記載のように、
・外部からの信号に応じてスイッチング動作するスイッチング素子を備えるもの。
等々を用いることが特に有効である。これらの配線材によれば、オフセット電圧を補正すべく行われる当該配線材の断線処理をより容易に且つ適切に行うことができるようになる。また、上記のようなスイッチング素子を採用する場合は、例えば、調整用のデータが予め記憶された適宜のメモリを適宜のデコーダを介して当該スイッチング素子に接続して、電源投入時等に上記メモリから読み出される調整用のデータに応じて同素子をスイッチング動作させるようにした構成などを採用することができる。こうした構成とすることで、前記半導体基板の表面に、前記磁気検出部に前記電流を供給する部分および前記磁気検出部から前記電流を取り出す部分の一方として設けられた複数の領域について、適宜の組み合わせを選択することができるようになる。

さらに、こうした請求項１〜８のいずれか一項に記載の縦型ホール素子に関しては、例えば請求項９に記載のように、
・当該ホール素子から出力されるホール電圧信号に対して所定の信号処理を行う信号処理回路と共々、当該縦型ホール素子を１チップに集積化して、所定の方向から印加される磁界を検出する磁気センサを構成させる。
あるいは請求項１０に記載のように、
・異なる角度から印加される磁界を検出する態様で２つの素子を１チップに集積化して磁気センサを構成させる。
あるいは請求項１１に記載のように、
・前記半導体基板の表面に垂直な磁界成分を検出する横型ホール素子と共々、直交配置された２つの素子を１チップに集積化して、互いに直交する３軸方向からの磁界を検出する３次元磁気センサを構成させる。
等々の構成をもって所要の磁気センサを実現することができる。

そして、請求項１０または１１に記載の縦型ホール素子に関しては、請求項１２に記載の発明によるように、前記１チップに集積化される２つの素子を、それぞれ同一方向に対向するかたちで形成された別の素子とペアをなすものとすることで、それら互いに対向配置されてペアをなす縦型ホール素子の出力電圧（ホール電圧）を平均化したり、それら縦型ホール素子の出力を切り替えたりするなどして、磁気センサとしての検出精度を高めることができるようになる。

またこの場合、請求項１３に記載の発明によるように、前記１チップに集積化される２つの素子が各々形成するペアの双方を、チップとして切り出された基板の側面に対して略４５°傾けて配置させることで、前述した素子外部から印加される種々の機械的な応力の影響を受けにくくなる。すなわち、それら各ホール素子のオフセット電圧が好適に低減され、磁気センサとしての検出精度がさらに高められることとなる。

また、請求項１０〜１３のいずれか一項に記載の縦型ホール素子に関しては、請求項１４に記載の発明によるように、前記１チップに集積化される２つの素子を、前記半導体基板の原子配列を等しくする結晶方位に配することが有効である。

通常、ホール素子の出力電圧（ホール電圧）は、磁気検出部（ホールプレート）のキャリア移動度に比例する。そして、こうしたキャリア移動度は、結晶構造（より詳しくは原子配列）に依存する傾向にある。また、前述した素子外部から印加される種々の機械的な応力に伴うピエゾ抵抗効果の影響も、同じく結晶構造に依存する傾向にある。このため、複数のホール素子を１チップ（同一の基板）に集積化する場合には、その基板のいずれの結晶方位（面方位）にそれらホール素子を配置するかが重要となる。この点、上記構造のように、それらホール素子を前記半導体基板の原子配列を等しくする結晶方位に配することとすれば、それらホール素子について良好なペア性が得られることとなる。すなわち、それらホール素子に発生するホール電圧（出力電圧）や外部からの応力に応ずるピエゾ抵抗効果などについて、それらホール素子間でのばらつきが抑制されるようになり、ひいては磁気センサとしての高い検出精度が得られるようになる。

また、請求項１０〜１４のいずれか一項に記載の縦型ホール素子に関しては、請求項１５に記載の発明によるように、前記１チップに集積化される２つの素子を互いに隣り合うかたちで形成するとともに、それら２つの素子の周囲を囲繞する態様でトレンチアイソレーションを設けた構造とすることで、前述した素子外部から印加される種々の機械的な応力の影響が緩和されるようになり、より良好なペア性が得られるようになる。

（第１の実施の形態）
以下、この発明に係る縦型ホール素子についてその第１の実施の形態を示す。
まず、図１を参照して、この実施の形態に係る縦型ホール素子の概略構造およびその動作態様について説明する。なお、この図１において、図１（ａ）はこのホール素子の平面構造を模式的に示す平面図、図１（ｂ）は図１（ａ）のＬ１−Ｌ１線に沿った断面図、図１（ｃ）は図１（ａ）のＬ２−Ｌ２線に沿った断面図である。

同図１（ａ）〜（ｃ）に示されるように、このホール素子は、大きくは、例えばＰ型のシリコンからなる半導体層（Ｐ^-ｓｕｂ）１１と、この表面に例えばＮ型の導電型不純物が導入されて拡散層として形成されたＮ型の半導体領域（Ｎウェル）１２とを有して構成されている。なお、前述したように、シリコン等の半導体材料は、Ｐ型からなる半導体よりもＮ型からなる半導体のほうが大きなキャリア移動度をもっているため、この半導体領域１２の材料としては、Ｎ型の半導体材料（例えばシリコン）を用いることが望ましい。しかし、製造工程や構造上の条件等に応じてＰ型の半導体材料（Ｐ^-層）を採用することもできる。ちなみに、この半導体領域１２の不純物濃度が小さく（薄く）なるほど、同領域におけるキャリア移動度は大きくなるため、ホール素子としての感度を上げる、すなわち出力電圧として大きな電圧を得るためには、同半導体領域１２の不純物濃度を小さく（薄く）することがより望ましい。

そしてこのホール素子において、上記半導体層１１には、当該ホール素子を他の素子と素子分離すべく、例えばＰ型の拡散層（Ｐ型拡散分離壁）１６が形成されている。また、上記半導体領域１２の表面には、同表面の不純物濃度（Ｎ型）が選択的に高められるかたちでコンタクト領域１３ａ〜１３ｇおよび１４ａ〜１４ｇおよび１５ａ〜１５ｃが形成され、これら各コンタクト領域とそこに配設される電極（配線）との間に良好なオーミックコンタクトが形成されるようになっている。そして、そのオーミックコンタクトを形成した各電極（配線）を介して、上記コンタクト領域１３ａ〜１３ｇおよび１４ａ〜１４ｇおよび１５ａ〜１５ｃと、端子Ｇｎｄ１およびＧｎｄ２、並びに端子Ｖ１、端子Ｓ、端子Ｖ２とがそれぞれ電気的に接続されることになる。ここで、上記コンタクト領域１３ａ〜１３ｇとコンタクト領域１４ａ〜１４ｇとは、過電流により自断線するヒューズＦ３ａ〜Ｆ３ｇおよびＦ４ａ〜Ｆ４ｇを備える配線材を介して、それぞれグランド電位に固定された端子Ｇｎｄ１およびＧｎｄ２と電気的に接続される。この実施の形態に係る縦型ホール素子では、その一部（ヒューズ部分）を断線可能にして配設される上記配線材を備えることによって、上記コンタクト領域１３ａ〜１３ｇやコンタクト領域１４ａ〜１４ｇの中からそれぞれ所望の領域を選択してオフセット電圧を調整（補正）することができるようになっている。図２（ａ）および（ｂ）に、ここで用いられるヒューズの形態の一例を示す。

このヒューズは、例えば多結晶シリコン（ｐｏｌｙ−Ｓｉ）やＡｌ（アルミニウム）等からなり、例えば図２（ａ）に示すように、パッド部分から除々にその幅が狭められた形態をもって、ヒューズ部分（断線部分）においてはその幅が、所望とする電流値で自断線する程度の幅に設定されている。そして、パッド部分からその電流値を超える過電流が供給されると、図２（ｂ）に示すように、ヒューズ部分が断線するようになっている。

また、図１（ａ）に示すように、上記拡散層１６に囲まれた領域（活性領域）においては、各拡散層によるｐｎ接合分離を通じて、上記半導体領域１２が、Ｐ型の拡散層（Ｐ型拡散分離壁）１７ａおよび１７ｂを互いに隔てた領域１２ａ〜１２ｃに分割されている。またここで、これら領域１２ａ〜１２ｃは、図１（ｂ）および（ｃ）に示すように、基板内部においても上記拡散層１７ａおよび１７ｂにより電気的に区画された空間を形成している。そして、これら領域のうちの、領域１２ａに上記コンタクト領域１３ａ〜１３ｇが、領域１２ｂに上記コンタクト領域１４ａ〜１４ｇが、領域（素子領域）１２ｃに上記コンタクト領域１５ａ〜１５ｃがそれぞれ形成されている。すなわち、これらコンタクト領域は、コンタクト領域１５ａ〜１５ｃが拡散層１７ａおよび１７ｂの一方を隔てて上記コンタクト領域１３ａ〜１３ｇおよび１４ａ〜１４ｇの双方にそれぞれ対向するかたちで配置される。

そして、このホール素子においては、上記領域１２ｃの基板内部に電気的に区画される空間にあって上記コンタクト領域１５ａおよび１５ｃにて挟まれる空間が、いわゆる磁気検出部（ホールプレート）ＨＰとなる。すなわち、ここに印加される磁界に応じたホール電圧が発生することになる。なおここでは、磁気検出部ＨＰに電流を流すためのコンタクト領域１３ａ〜１３ｇおよび１４ａ〜１４ｇおよび１５ｂが、ホール電圧を出力する部分であるコンタクト領域１５ａおよび１５ｃに対して対称に設けられている。これにより、横方向電流（基板表面に平行に流れる電流成分）に対して生じるホール電圧が打ち消されて、検出対象とする磁界成分（基板表面に平行な磁界成分）を精度良く検出することができるようになる。また、オフセット電圧の調整（補正）を効率的に、また的確に行う上でも、こうした構造は有効である。またさらに、上記拡散層１７ａおよび１７ｂが設けられていることによって、横方向（基板表面に平行な方向）への電流がこれらに阻止されることになる。すなわちこれにより、検出精度のさらなる向上が図られることになる。

このようなホール素子において、例えば、上記端子Ｓと端子Ｇｎｄ１との間、並びに端子Ｓと端子Ｇｎｄ２との間にそれぞれ一定の駆動電流を流すと、その電流は、基板表面に形成されたコンタクト領域１５ｂから磁気検出部ＨＰを通じて、コンタクト領域１３ａ〜１３ｇ側へ、あるいはコンタクト領域１４ａ〜１４ｇ側へとそれぞれ流れることとなる。すなわち、上記磁気検出部ＨＰに流れる駆動電流は、同基板の表面に垂直な成分を主に含む電流となる。このため、その駆動電流を流した状態において、同基板の表面に平行な成分を含む磁界（例えば図１中に矢印Ｂで示される磁界）が当該ホール素子の磁気検出部ＨＰに印加されたとすると、前述したホール効果によって、上記端子Ｖ１と端子Ｖ２との間にその磁界に応じたホール電圧が発生することとなる。したがって、それら端子Ｖ１およびＶ２を通じてその発生したホール電圧を検出することで、図３１に示した先の計算式「Ｖ_H＝（Ｒ_HＩＢ／ｄ）ｃｏｓθ」に基づき検出対象とする磁界成分が、すなわち当該ホール素子に用いられる基板の表面（チップ面）に平行な磁界成分が求められることとなる。ちなみに、このホール素子では、図１中に示す寸法ｄが磁気検出部（ホールプレート）の厚さ（上記計算式中の「ｄ」）に相当する。また、このホール素子において駆動電流を流す方向は任意であり、上記端子Ｇｎｄ１およびＧｎｄ２を電源電位に、また端子Ｓをグランド電位にそれぞれ固定し、駆動電流の向きを反対にしてホール電圧の検出を行うこともできる。

次に、上記縦型ホール素子に関するオフセット電圧の調整（補正）原理について、図３を参照しつつ説明する。なお、この図３の平面図は先の図１（ａ）の平面図に対応するものであり、同図１（ａ）に示した要素と同一の要素には各々同一の符号を付して示し、それら要素についての重複する説明は割愛する。また、この図３において、領域１２ａ〜１２ｃ中の破線は、基板表面の電位分布、すなわち等電位線を概念的に示すものである。また、一点鎖線による直線Ｐは、各ホール素子の中心（基準位置）を示すものである。

まず、図３（ａ）に、オフセット電圧が生じていない理想的な状態にあるホール素子の電位分布を示す。すなわちこの場合、オフセット電圧を調整する必要はない。
次に、図３（ｂ）に、オフセット電圧が生じたときの電位分布を示す。なおここでは、製造過程（リソグラフィ工程）におけるアライメントずれにより、上記拡散層１６および１７ａおよび１７ｂに対し、磁気検出部ＨＰに電流を流すためのコンタクト領域（ここでは便宜上、コンタクト領域１３ｄおよび１４ｄおよび１５ｂのみを図示）が本来の位置からずれて（図の上方へ偏って）形成された場合を想定している。

このように、素子内部の電位分布にアンバランス（不平衡）が生じてオフセット電圧が発生した場合には、素子内部の電位分布を所要のかたちに調整する、すなわち元の平衡状態に近づけることで、オフセット電圧を低減させることができる。図３（ｃ）に、このオフセット電圧の調整態様の一例を示す。すなわち、例えば他の配線材に過電流を流して各ヒューズを自断線させることによって、コンタクト領域１３ｄ、１３ｆ、１４ｄ、１４ｆを選択してこれらを、上記磁気検出部ＨＰに電流を流すためのコンタクト領域として用いるようにすれば、電位分布は平衡状態（対称分布）に近づき、オフセット電圧は低減されることとなる。なお、どのコンタクト領域を選択したときにどのように電位分布（あるいはオフセット電圧）が変化するかは、予め把握しておくことが望ましい。こうしておけば、例えば後工程（調整工程）として、調整対象とするホール素子のオフセット電圧を測定した後、上記把握しておいたデータに基づきその測定したオフセット電圧に応じた調整（補正）を行うことで、オフセット電圧の低減を図ることができるようになる。

このように、この実施の形態に係る縦型ホール素子によれば、配線材を適宜に断線させることで、磁気検出部ＨＰから電流を取り出す部分として設けられたコンタクト領域１３ａ〜１３ｇおよび１４ａ〜１４ｇの中から適宜のものを選択してそれを、上記磁気検出部ＨＰから電流を取り出す部分として用いることができるようになる。このため、前述のアライメントずれ等に起因して素子内部の電位分布にアンバランス（不平衡）が生じたとしても、これを適宜に補正してオフセット電圧（不平衡電圧）を好適に低減することができるようになる。また、オフセット電圧についての補正演算を行う補正回路等を備える構成にあっても、その補正分が低減されることになるため、同補正回路の回路規模の縮小化が図られることとなる。

次に、図４および図５を参照して、この実施の形態に係る縦型ホール素子の製造方法について詳述する。なお、これら各図は、先の図１（ｃ）の断面図に対応した断面図であり、先の図１（ｃ）に示した要素と同一の要素には各々同一の符号を付して示している。またここでは、このホール素子と共に１チップに集積化されて同素子から出力されるホール電圧信号に対して所定の信号処理を行う信号処理回路や、上記オフセット電圧に関する補正演算を行う補正回路を、当該ホール素子の周辺回路として設けた磁気センサを想定している。すなわち、例えばＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路等からなる周辺回路（回路部）と当該ホール素子（ホール素子部）とを同時に形成する場合の製造方法について説明する。

この製造に際しては、まず、図４（ａ）に示すように、例えば面方位「１００」のＰ型のシリコンからなる基板（半導体層１１）を用意する。そして、図４（ｂ）に示すように、例えばフォトリソグラフィによりパターニングされた適宜のマスクを用いてその半導体層１１に対して例えばリン等からなるＮ型不純物のイオン注入を行った後、これに適宜の熱処理を施して、Ｎ型の半導体領域１２およびＣ１２を拡散層（Ｎウェル）として形成する。

その後、図４（ｃ）に示すように、例えばフォトリソグラフィによりパターニングされた適宜のマスクを用いて所望の箇所に例えば硼素（ボロン）等からなるＰ型不純物のイオン注入を行った後、これに適宜の熱処理を施して、Ｐ型の拡散層（Ｐウェル）１６および１７ａおよび１７ｂ、並びに拡散層（Ｐウェル）Ｃ１３を形成する。

次に、図５（ａ）に示す構造とすべく、例えば周知の選択酸化法により、ＬＯＣＯＳ構造をとるフィールド酸化膜（ＬＯＣＯＳ酸化膜）ＣＬ１を所望の箇所に選択的に形成する。そして、例えば熱酸化により、酸化シリコン等からなるゲート絶縁膜Ｉ１ａ〜Ｉ１ｃを形成した後、それらゲート絶縁膜Ｉ１ａ〜Ｉ１ｃの上に、それぞれ例えば多結晶シリコンからなるゲート電極Ｇ１ａ〜Ｇ１ｃを形成する。

次いで、例えばフォトリソグラフィによりパターニングされた適宜のマスクを用いて所望の箇所に、例えば砒素等からなるＮ型不純物、並びに例えば硼素（ボロン）等からなるＰ型不純物のイオン注入を行った後、これに適宜の熱処理を施す。こうして、図５（ｂ）に示すように、コンタクト領域１３ａ〜１３ｇおよび１４ａ〜１４ｇおよび１５ａ〜１５ｃ（ここでは便宜上、コンタクト領域１３ｄ、１４ｄ、１５ｂのみ図示）や、ソースドレイン層Ｃ１３ａ〜Ｃ１３ｆが形成されることとなる。なお、ソースドレイン層Ｃ１３ａ〜Ｃ１３ｆについては、上記ＬＯＣＯＳ酸化膜ＣＬ１やゲート電極Ｇ１ａ〜Ｇ１ｃをマスクとして用いて自己整合的に形成することもできる。またこの際、サイドウォールやシリサイド等の形成も必要に応じて行われる。

さらに、この上に、例えば熱ＣＶＤにより、例えばＰＳＧ（Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）等からなる絶縁膜１８を形成するとともに、同絶縁膜１８を適宜パターニングして所望の箇所にコンタクトホールを形成する。そして、それらコンタクトホールを埋め込むかたちで、例えばアルミニウム等からなる配線材料を成膜するとともに、この成膜した配線材料を適宜パターニングする。こうして、図５（ｃ）に示すように、上記コンタクト領域やソースドレイン層との間にそれぞれ良好なオーミックコンタクトを形成する配線（電極）１９ａ〜１９ｃおよびＣ１９ａ〜Ｃ１９ｆが形成されることとなる。そしてこれにより、先の図１に示した縦型ホール素子およびその周辺回路が完成することとなる。

以上説明したように、この実施の形態に係る縦型ホール素子によれば、以下に記載するような多くの優れた効果が得られるようになる。
（１）半導体基板の表面に、磁気検出部ＨＰから電流を取り出す部分として、上記コンタクト領域１３ａ〜１３ｇおよび１４ａ〜１４ｇを設け、それらコンタクト領域の各々を、一部（ヒューズ部分）を断線可能にして配設される配線材を介してグランド電位に固定した構造とした。これにより、前述のアライメントずれ等に起因して素子内部の電位分布にアンバランス（不平衡）が生じたとしても、これを適宜に補正してオフセット電圧（不平衡電圧）を好適に低減することができるようになる。また、オフセット電圧に関する補正演算を行う補正回路を備える構成にあっても、その補正分が低減されることになるため、同補正回路の回路規模の縮小化が図られることとなる。

（２）また、このように、オフセット電圧の低減や補正回路の回路規模の縮小化が図られることは、ホール素子の歩留り向上、低コスト化にもつながり、ひいては省エネルギー化が図られるようにもなる。

（３）上記コンタクト領域１３ａ〜１３ｇおよび１４ａ〜１４ｇが、磁気検出部ＨＰに電流を供給するためのグランド電位に固定される構造とした。これにより、ホール素子としての構造の複雑化を招くことなく、上記構造を実現することができるようになる。

（４）磁気検出部ＨＰに電流を流すためのコンタクト領域１３ａ〜１３ｇおよび１４ａ〜１４ｇおよび１５ｂを、ホール電圧を出力する部分であるコンタクト領域１５ａおよび１５ｃに対して対称に設けるようにした。これにより、検出対象とする磁界成分を、すなわち基板表面に平行な磁界成分を精度良く検出することができるようになる。また、オフセット電圧の調整（補正）を効率的に、また的確に行う上でも、こうした構造は有効である。

（５）また、磁気検出部ＨＰに電流を供給する部分あるいは同磁気検出部ＨＰから電流を取り出す部分、さらにはホール電圧を出力する部分に、半導体基板の表面の不純物濃度が選択的に高められるかたちで形成されたコンタクト領域１３ａ〜１３ｇおよび１４ａ〜１４ｇ、並びにコンタクト領域１５ａ〜１５ｃを設けるようにした。これにより、電流を供給するもしくは取り出すために、あるいはホール電圧を検出するためにそれら各領域に配設される電極（配線）との間に良好なオーミックコンタクトが形成されるようになる。

（６）上記一部を断線可能にして配設される配線材として、過電流により自断線するヒューズを備えるものを採用することとした。これにより、オフセット電圧を補正すべく行われる当該配線材の断線処理をより容易に且つ適切に行うことができるようになる。

（７）当該ホール素子から出力されるホール電圧信号に対して所定の信号処理を行う信号処理回路と共々、当該縦型ホール素子を１チップに集積化して、所定の方向から印加される磁界を検出する磁気センサを構成させることで、前述した角度検出センサ等に用いて好適な磁気センサなども実現することができるようになる。

（第２の実施の形態）
図６に、この発明に係る縦型ホール素子の第２の実施の形態を示す。
以下、図６を参照して、先の第１の実施の形態との相違点を中心に、この実施の形態に係る縦型ホール素子の構造について説明する。なお、この図６の平面図も先の図１（ａ）の平面図に対応するものであり、同図１（ａ）に示した要素と同一の要素には各々同一の符号を付して示し、それら要素についての重複する説明は割愛する。

同図６に示されるように、この縦型ホール素子は、基本的には、図１に例示した先の第１の実施の形態の縦型ホール素子と略同様の構造を有しており、その動作態様も前述したとおりである。ただし、この実施の形態においては、上記コンタクト領域を、縦列および横列をもつ格子状に配列することとする。こうした構造によれば、それら格子状に配列された各領域につき、その各々に配設される配線材から断線すべき配線材を適宜に選択することで、素子内部の多様な電位分布にも柔軟に対応して、オフセット電圧をより好適に補正、低減することができるようになる。なお、これらコンタクト領域１３および１４のレイアウトはこの図６に例示するものに限られることなく、例えば図７に例示するように、上記縦列および横列をもつ格子の所望の箇所に空隙を設けたレイアウトとしても、上述の効果に準ずる効果は得られることとなる。また、これら各図においては、説明の便宜上、各コンタクト領域に配設される配線材やヒューズ等の図示を割愛している。

以上説明したように、この実施の形態に係る縦型ホール素子によれば、先の第１の実施の形態による前記（１）〜（７）の効果と同様の効果もしくはそれに準じた効果に加え、さらに次のような効果が得られるようになる。

（８）コンタクト領域１３および１４を、縦列および横列をもつ格子状に配列することとした。こうした配列にすることで、オフセット電圧をより好適に補正、低減することができるようになる。

（第３の実施の形態）
図８および図９に、この発明に係る縦型ホール素子の第３の実施の形態を示す。
はじめに、図８を参照して、この実施の形態に係る縦型ホール素子の構造、より正確にはこの縦型ホール素子による磁気センサの構成について説明する。なお、この図８の平面図において、図１（ａ）に示した要素と同一の要素には各々同一の符号を付して示し、それら要素についての重複する説明は割愛する。

同図８に示すように、この実施の形態においては、互いに直交する２軸方向から印加される磁界（例えば図８中に矢印ＢｘおよびＢｙで示される磁界）を検出する態様で配設された、すなわち互いに直交するかたちで配設された２つの縦型ホール素子１０が１チップに集積化されて磁気センサを構成している。なお、上記縦型ホール素子１０は先の図１に示した構造を有する縦型ホール素子であり、ここでは便宜上、ヒューズＦ３ａ〜Ｆ３ｇおよびＦ４ａ〜Ｆ４ｇ、並びに端子Ｇｎｄ１およびＧｎｄ２（図１参照）等の図示を割愛している。

図９は、上記互いに直交するかたちで配設された２つの縦型ホール素子からそれぞれ出力されるホール電圧信号の出力波形ＶｘおよびＶｙを示すグラフである。横軸の角度は、これらホール素子へ印加される磁界の角度を示している。

この図９のグラフからも分かるように、こうしたホール電圧信号により、より正確には例えば周辺回路として設けられた信号処理回路等を通じてこれらホール電圧信号に対して適宜の信号処理（演算処理）を施すことにより、１つの平面上の全ての方向からの磁界の検出、すなわち３６０°の広角度な磁界の検出が可能となる。

なお、こうして１チップに集積化される２つの縦型ホール素子については、その製造工程における各種条件のばらつき等によりそれら素子のペア性が悪化することが懸念されるため、互いの間隔をできるだけ近づけて、例えば「１００μｍ」以内に配置させることが望ましい。こうした配置にすることで、製造工程等に起因する両者間のばらつきが抑制され、より良好なペア性が得られるようになる。

以上説明したように、この実施の形態に係る縦型ホール素子によれば、先の第１の実施の形態による前記（１）〜（７）の効果と同様の効果もしくはそれに準じた効果に加え、さらに次のような効果が得られるようになる。

（９）互いに直交する２軸方向から印加される磁界を検出する態様で２つの縦型ホール素子１０を１チップに集積化して磁気センサを構成させるようにした。これにより、３６０°の広角度な磁界の検出を可能とする高性能な磁気センサなども実現することができるようになる。

（第４の実施の形態）
図１０に、この発明に係る縦型ホール素子の第４の実施の形態を示す。
以下、同図１０を参照して、この実施の形態に係る縦型ホール素子の構造、より正確にはこの縦型ホール素子による磁気センサの構成について説明する。なお、この図１０の平面図において、先の図１（ａ）および図３２に示した要素と同一の要素には各々同一の符号を付して示し、それら要素についての重複する説明は割愛する。

同図１０に示すように、この実施の形態においては、基板表面（チップ面）に垂直な磁界成分を検出する横型ホール素子２０と共々、直交配置された２つの縦型ホール素子１０が１チップに集積化されて、互いに直交する３軸方向からの磁界（例えば図１０中に矢印ＢｘおよびＢｙおよびＢｚで示される磁界）を検出する３次元磁気センサを構成している。なお、上記縦型ホール素子１０も先の図１に示した構造を有する縦型ホール素子であり、ここでは便宜上、上記ヒューズ等の図示を割愛している。また、上記横型ホール素子としては、先の図３２に例示した構造の横型ホール素子２０に限らず、適宜の横型ホール素子を採用することができる。

こうした構成の磁気センサにおいては、例えば周辺回路として設けられた信号処理回路等により上記各ホール素子から出力されるホール電圧信号に対して適宜の信号処理（演算処理）を施すことで、１つの平面上の全ての方向（２次元方向）に加え、さらにこれに直交する軸方向からの磁界（矢印Ｂｚ）の検出も可能となる。すなわち、いわゆる３次元の磁界検出が実現されることとなる。

以上説明したように、この実施の形態に係る縦型ホール素子によれば、先の第１の実施の形態による前記（１）〜（７）の効果と同様の効果もしくはそれに準じた効果に加え、さらに次のような効果が得られるようになる。

（１０）基板表面（チップ面）に垂直な磁界成分を検出する横型ホール素子２０と共々、直交配置された２つの縦型ホール素子１０を１チップに集積化して、互いに直交する３軸方向からの磁界を検出する３次元磁気センサを構成させるようにした。これにより、３次元の磁界検出が可能となる。

（第５の実施の形態）
図１１および図１２に、この発明に係る縦型ホール素子の第５の実施の形態を示す。
以下、図１１および図１２を参照して、先の第３の実施の形態との相違点を中心に、この実施の形態に係る縦型ホール素子の構造、より正確にはこの縦型ホール素子による磁気センサの構成について説明する。なお、これら図１１および図１２の平面図において、先の図１（ａ）に示した要素と同一の要素には各々同一の符号を付して示し、それら要素についての重複する説明は割愛する。

同図１１に示すように、この実施の形態においても、互いに直交する２軸方向から印加される磁界を検出する態様で配設された、すなわち互いに直交するかたちで配設された２つの縦型ホール素子１０（先の図１に示した構造を有する縦型ホール素子）が１チップに集積化されて磁気センサを構成している。ただし、ここでは、それら２つの縦型ホール素子１０を、それぞれ同一方向に対向するかたちで形成された別の縦型ホール素子１０ａ（これも先の図１に示した構造を有する縦型ホール素子）とペアをなすものとしている。こうした構成とすることで、互いに対向配置されてペアをなす２つの縦型ホール素子の出力電圧（ホール電圧）を平均化したり、それら縦型ホール素子の出力を切り替えたりするなどして、磁気センサとしての検出精度を高めることができるようになる。

また、図１２に示すように、それら２つの縦型ホール素子１０が各々形成するペアの双方を、チップとして切り出された基板の側面に対して略４５°傾けて配置させることで、前述した素子外部から印加される種々の機械的な応力の影響を受けにくくなる。すなわち、それら各ホール素子のオフセット電圧が好適に低減され、磁気センサとしての検出精度がさらに高められることとなる。

以上説明したように、この実施の形態に係る縦型ホール素子によれば、先の第１もしくは第３の実施の形態による前記（１）〜（７）および（９）の効果と同様の効果もしくはそれに準じた効果に加え、さらに次のような効果が得られるようになる。

（１１）互いに直交するかたちで１チップに集積化されて磁気センサを構成する２つの縦型ホール素子１０を、それぞれ同一方向に対向するかたちで形成された別の縦型ホール素子１０ａとペアをなすものとした。これにより、磁気センサとしての検出精度を高めることができるようになる。

（１２）また、それら２つの縦型ホール素子１０が各々形成するペアの双方を、チップとして切り出された基板の側面に対して略４５°傾けて配置させることで、磁気センサとしての検出精度がさらに高められることとなる。

（第６の実施の形態）
図１３〜図１６に、この発明に係る縦型ホール素子の第６の実施の形態を示す。
はじめに、図１３を参照して、この実施の形態に係る縦型ホール素子の構造、より正確にはこの縦型ホール素子による磁気センサの構成について説明する。なお、この図１３の平面図において、先の図１（ａ）に示した要素と同一の要素には各々同一の符号を付して示し、それら要素についての重複する説明は割愛する。

同図１３に示すように、この実施の形態においても、互いに直交する２軸方向から印加される磁界を検出する態様で配設された、すなわち互いに直交するかたちで配設された２つの縦型ホール素子１０（先の図１に示した構造を有する縦型ホール素子）が１チップ（同一の基板）に集積化されて磁気センサを構成している。ただし、ここでは、それら２つの縦型ホール素子１０をその基板の原子配列を等しくする結晶方位に、すなわち結晶方位（００１）（または（００−１））および結晶方位（０１０）（または（０−１０））にそれぞれ配することとしている。なおここでは、シリコンからなる基板（シリコン基板）を採用した場合を想定している。

通常、ホール素子の出力電圧（ホール電圧）は、磁気検出部ＨＰのキャリア移動度に比例する。そして、こうしたキャリア移動度は、結晶構造（より詳しくは原子配列）に依存する傾向にある。また、前述した素子外部から印加される種々の機械的な応力に伴うピエゾ抵抗効果の影響も、同じく結晶構造に依存する傾向にある。このため、複数のホール素子を１チップ（同一の基板）に集積化する場合には、その基板のいずれの結晶方位（面方位）にそれらホール素子を配置するかが重要となる。この点、この実施の形態に係る縦型ホール素子のように、それら縦型ホール素子１０を基板の原子配列を等しくする結晶方位に配することとすれば、それら縦型ホール素子１０について良好なペア性が得られることとなる。すなわち、それら縦型ホール素子１０に発生するホール電圧（出力電圧）や外部からの応力に応ずるピエゾ抵抗効果などについて、それらホール素子間でのばらつきが抑制されるようになり、ひいては磁気センサとしての高い検出精度が得られるようになる。

なお、シリコン基板においてその原子配列を等しくする結晶方位は、図１３に例示したものに限られない。周知のように、単結晶シリコンはタイヤモンド構造（四面体構造）の材料であるため、結晶方位（００１）、（００−１）、（０１０）、（０−１０）に同様の原子配列をもつ。すなわち、例えば図１４に示すように、
・上記２つの縦型ホール素子１０を、結晶方位（０１１）または（０−１−１）、結晶方位（０−１１）または（０１−１）にそれぞれ配した構成。
あるいは図１５に示すように、
・上記２つの縦型ホール素子１０を、結晶方位（１−１１）または（−１１−１）、結晶方位（１１−１）または（−１−１１）にそれぞれ配した構成。
等々の構成としても、上述の効果と同様の効果が得られるようになる。

さらに、３つの縦型ホール素子を１チップに集積化する場合には、例えば図１６に示すように、それら３つの縦型ホール素子１０を、結晶方位（１−１０）または（−１１０）、結晶方位（０−１１）または（０１−１）、結晶方位（１０−１）または（−１０１）にそれぞれ配した構成とすることで、同様の効果が得られることとなる。

また、シリコン基板以外の基板を用いる場合も、１チップに集積化される２つの素子をその基板の原子配列を等しくする結晶方位に配することで、上述の効果と同様の効果を得ることができるようになる。

以上説明したように、この実施の形態に係る縦型ホール素子によれば、先の第１もしくは第３の実施の形態による前記（１）〜（７）および（９）の効果と同様の効果もしくはそれに準じた効果に加え、さらに次のような効果が得られるようになる。

（１３）１チップ（同一の基板）に集積化される複数の縦型ホール素子１０を、その基板の原子配列を等しくする結晶方位に配するようにした。これにより、磁気センサとしての高い検出精度が得られるようになる。

（第７の実施の形態）
図１７および図１８に、この発明に係る縦型ホール素子の第７の実施の形態を示す。
以下、これら図１７および図１８を参照して、先の第６の実施の形態との相違点を中心に、この実施の形態に係る縦型ホール素子の構造、より正確にはこの縦型ホール素子による磁気センサの構成について説明する。なお、これら図１７および図１８の平面図において、先の図１（ａ）に示した要素と同一の要素には各々同一の符号を付して示し、それら要素についての重複する説明は割愛する。

同図１７および図１８に示すように、この実施の形態においても、互いに直交する２軸方向から印加される磁界を検出する態様で配設された、すなわち互いに直交するかたちで配設された２つの縦型ホール素子１０（先の図１に示した構造を有する縦型ホール素子）が１チップ（同一の基板）に集積化されて磁気センサを構成している。そして、それら２つの縦型ホール素子１０は、互いに隣り合うかたちで形成されるとともに、その基板の原子配列を等しくする結晶方位にそれぞれ配されている。ただし、ここでは、それら２つの縦型ホール素子１０の周囲を囲繞する態様で、トレンチアイソレーションを、すなわち絶縁膜ＩＬの埋設されたトレンチＴＮを設けた構造としている。これにより、前述した素子外部から印加される種々の機械的な応力の影響が緩和され、より良好なペア性が得られるようになる。なお、トレンチＴＮとしては、シャロートレンチ（ＳＴＩ）等を用いるようにしてもよい。

以上説明したように、この実施の形態に係る縦型ホール素子によれば、先の第１もしくは第３もしくは第６の実施の形態による前記（１）〜（７）および（９）および（１３）の効果と同様の効果もしくはそれに準じた効果に加え、さらに次のような効果が得られるようになる。

（１４）１チップに集積化される２つの縦型ホール素子１０を互いに隣り合うかたちで形成するとともに、それら２つの素子の周囲を囲繞する態様でトレンチアイソレーションを設けた構造とした。これにより、前述した素子外部から印加される種々の機械的な応力の影響が緩和され、より良好なペア性が得られるようになる。

（他の実施の形態）
なお、上記各実施の形態は、以下の態様をもって実施することもできる。
・上記第３の実施の形態においては、互いに直交する２軸方向から印加される磁界を検出する態様で２つの縦型ホール素子１０を１チップに集積化して磁気センサを構成させるようにしたが、この構造に限られることない。要は、異なる角度から印加される磁界を検出する態様で２つの素子を１チップに集積化して磁気センサを構成させることで足り、こうした構造であれば、第３の実施の形態による上記（９）の効果に準じた効果は得ることができる。

・上記各実施の形態の縦型ホール素子に用いられるヒューズは、先の図２に示した形態のヒューズに限られることなく、例えばダイオード等でこれを形成するようにしてもよい。

・上記各実施の形態においては、上記一部を断線可能にして配設される配線材として、過電流により自断線するヒューズを備えるものを採用することとした。しかし、これに限られることなく、例えばヒューズに代えて、レーザ等によるトリミング断線を可能とする例えばＣｒＳｉやＡｌ（アルミニウム）等からなる薄膜抵抗を用いるようにしてもよい。またさらに、例えば外部からの信号に応じてスイッチング動作するスイッチング素子なども用いることができる。そして、こうしたスイッチング素子を採用する場合は、例えば、調整用のデータが予め記憶された適宜のメモリを適宜のデコーダを介して当該スイッチング素子に接続して、電源投入時等に上記メモリから読み出される調整用のデータに応じて同素子をスイッチング動作させるようにした構成などを採用することができる。なお、上記メモリとしては、例えばＥＰＲＯＭや、ＥＥＰＲＯＭ、フラッシュメモリ、ＲＯＭ等を採用することができる。そしてこうした構成にあっても、コンタクト領域１３ａ〜１３ｇおよび１４ａ〜１４ｇについて、適宜の組み合わせを選択することができるようになる。要は、少なくとも一部を一時的もしくは永続的に断線可能にして配設される配線材であれば、第１の実施の形態による上記（６）の効果と同様の効果もしくはそれに準じた効果は得ることができる。

・上記各実施の形態においては、磁気検出部ＨＰに電流を流すためのコンタクト領域１３ａ〜１３ｇおよび１４ａ〜１４ｇおよび１５ｂを、ホール電圧を出力する部分であるコンタクト領域１５ａおよび１５ｃに対して対称に設けるようにした。しかし、これも必須の構成ではない。

・上記各実施の形態においては、上記領域１２ａ〜１２ｃを電気的に区画する分離壁として、拡散層１６および１７ａおよび１７ｂを用いるようにした。しかし、これに限られることなく、例えば図１９に示すように、トレンチアイソレーションを、すなわち絶縁膜ＩＬ１６およびＩＬ１７ａおよびＩＬ１７ｂの埋設されたトレンチＴ１およびＴ２ａおよびＴ２ｂを用いるようにしてもよい。

・また、例えば図２０に示すように、上記各実施の形態において、当該ホール素子を他の素子と素子分離するために設けた拡散層１６を割愛した構造としてもよい。またさらに、図２１に示すように、先の図１９に示した縦型ホール素子において絶縁膜ＩＬ１６およびトレンチＴ１を割愛した構造としてもよい。このような構造によれば、ホール素子としての構造の簡素化、並びに小型化（小面積化）が図られるようになる。

・また、例えば図２２に示すように、先の図１９に示した縦型ホール素子について、例えば硼素（ボロン）等からなるＰ型不純物を導入することにより、上記トレンチＴ１およびＴ２ａおよびＴ２ｂの内壁にＰ型の拡散領域Ｄ１を設けた構造としてもよい。ところで、半導体基板にトレンチを形成すると通常、そのトレンチの内壁にはダメージ層が形成されることとなり、そこでキャリアの再結合が生じ易くなる。この点、上記拡散領域Ｄ１を設けた構造によれば、同拡散領域Ｄ１によってこうしたキャリアの再結合が抑制され、半導体領域１２のキャリア移動度は高く維持されるようになる。また、この拡散領域Ｄ１と半導体領域１２との間に形成されたｐｎ接合の空乏層が素子内部まで進入するようになるため、磁気検出部（ホールプレート）ＨＰの厚さｄ（図３１参照）に相当する寸法が実質的に狭められることにもなる。すなわち、こうした構造によれば、ホール素子としての高感度化が図られるようになる。またさらに、図２３に示すように、こうした拡散領域Ｄ１を、先の図２１に示した縦型ホール素子に対して設けることもできる。

・上記各実施の形態においては、半導体領域１２を拡散層として形成するようにしたが、これに限られることはなく、例えば図２４に示すような縦型ホール素子に対してもこの発明は同様に適用することができる。すなわち、上記半導体領域１２に代えて、エピタキシャル成長にて形成された半導体領域Ｅ１２を用いることもできる。また一般に、こうしたエピタキシャル基板を採用する場合には、同図２４に示すように、埋込層ＢＬが用いられることが多い。

・上記各実施の形態において、領域１２ａ〜１２ｃ間に設けられた拡散層１７ａおよび１７ｂを環状に形成するようにしてもよい。すなわち、例えば図２５に示すように、これら拡散層１７ａおよび１７ｂに代えて、トレンチアイソレーションを用いてこれを環状に設けるようにした構造なども適宜採用可能である。なおここでは、そのトレンチアイソレーションとして、絶縁膜ＩＬ１７ｃの埋設されたトレンチＴ３を採用して、その内壁に上記拡散領域Ｄ１を設けた構造を例示している。

・さらに、図２６あるいは図２７に示すように、例えば周知の選択酸化法により、素子表面を覆うかたちでＬＯＣＯＳ酸化膜ＬＳ１を設けた構造や、例えば硼素（ボロン）等からなるＰ型不純物を導入することにより、同じく素子表面を覆うかたちでＰ型の導電型不純物が導入された拡散領域Ｄ２を形成した構造とすることもできる。なお、これら各図において、（ｂ）は、（ａ）のＬ１−Ｌ１線に沿った断面図である。ところで、縦型ホール素子において、素子表面に形成される層間絶縁膜（例えば図５に示した絶縁膜１８）内などには、ナトリウム（Ｎａ）などの可動イオンが存在する。このため、当該ホール素子への通電や温度変化等に伴ってこの可動イオンが動き、同素子から出力される極微小なホール電圧信号をふらつかせることがある。こうした出力電圧のふらつきは、同電圧に基づく磁界の検出に誤差を生じさせ、特に当該ホール素子を角度検出センサとして用いた場合には、そのセンサ特性の劣化は避けられず、深刻である。この点、上記の構造によれば、素子表面がＬＯＣＯＳ酸化膜ＬＳ１や拡散領域Ｄ２によって覆われることで保護され、上記可動イオンによる影響、すなわち検出精度の低下は抑制されるようになる。なお、拡散領域Ｄ２を設けた構造の縦型ホール素子に関しては、同拡散領域Ｄ２と半導体領域１２との間に逆バイアスの電圧を印加した状態に同素子をおくことで、この電圧の印加によるｐｎ接合付近の空乏層によって素子表面が保護されることとなる。また、素子表面を覆う膜としては、上記ＬＯＣＯＳ酸化膜以外にも、適宜の酸化膜あるいは絶縁膜を用いることができる。さらに、こうして素子表面を保護することとすれば、同素子を形成した後に、例えばその周辺回路の製造工程としてイオン注入処理やプラズマ処理等が基板全面に施されたとしても、これによる当該ホール素子へのダメージは好適に軽減されるようになる。

・また、図２８に示すように、所定の電位に固定された例えばアルミニウムや多結晶シリコン等からなる導体プレートＧＰが素子表面を覆うかたちで設けられた構造とすることとすれば、素子表面の電位は固定され、その周囲も安定した電位環境におかれることとなる。このため、上記可動イオンの動きは抑制され、この可動イオンに起因する上述の出力電圧のふらつき等も小さくなり、ホール素子としての検出精度を高く維持することができるようになる。さらに、この導体プレートＧＰは、素子上方からのノイズに対するシールドとしても機能するため、当該ホール素子のノイズ耐性を高めることもできるようになる。また、この導体プレートＧＰは、図２９に示すように、先の図２０に示したような拡散層１６を割愛した縦型ホール素子に対して設けることもできる。

・また、図３０に示すように、領域１２ａ、並びに端子Ｇｎｄ１側のコンタクト領域１３ａ〜１３ｇ等を割愛した構造とすることもできる。こうした構造によれば、先の図１に示した縦型ホール素子と比較して約「１／３」の面積が縮小されることになり、大幅な小型化が図られるようになる。なお、こうしたホール素子の動作態様も、基本的には、図１に例示した先の縦型ホール素子と同様である。

・上記各実施の形態においては、磁気検出部ＨＰに電流を供給する部分あるいは同磁気検出部ＨＰから電流を取り出す部分、さらにはホール電圧を出力する部分に、半導体基板の表面の不純物濃度が選択的に高められたコンタクト領域１３ａ〜１３ｇおよび１４ａ〜１４ｇ、並びにコンタクト領域１５ａ〜１５ｃを設けるようにした。しかし、これは必須の構成ではなく、例えばこうしたコンタクト領域を設けずに半導体領域１２の上に直に配線（電極）を設けるようにしてもよい。

・上記各実施の形態においては、上記コンタクト領域１３ａ〜１３ｇおよび１４ａ〜１４ｇを磁気検出部ＨＰに電流を流すためのグランド電位に固定するようにした。しかし、これに限らず、例えばこれらコンタクト領域を上記磁気検出部ＨＰに電流を流すための電源電位に固定した構成であっても、すなわちこれらコンタクト領域を磁気検出部ＨＰに電流を供給する部分とする構成であっても、第１の実施の形態による上記（３）の効果と同様もしくはそれに準じた効果は得ることができる。また、これにも限られることなく、要は、これらコンタクト領域が、少なくとも一部を一時的もしくは永続的に断線可能にして配設される配線材を介して所定の電位に固定される構造であればこの発明は適用可能である。

・さらに、上記拡散層１７ａおよび１７ｂ等、上記領域１２ｃを電気的に区画する分離壁も必須の構成要素ではない。すなわち、例えば磁気検出部ＨＰに電流を流すための配線（電極）を基板の表裏に対向するかたちで設けた構造などにおいては、こうした分離壁を設けずとも、上記磁気検出部ＨＰに対して基板表面（チップ面）に垂直な成分を含む電流を流すことができる。

・また、上記実施の形態においては、縦型ホール素子の駆動方法の一例として定電流駆動について説明したが、この縦型ホール素子の駆動方法は任意であり、例えば定電圧駆動によって駆動することもできる。

・また、上記実施の形態においては、当該ホール素子の周辺回路の一例としてＣＭＯＳ回路を有して構成される回路を例示した。しかし、周辺回路の構成は任意であり、例えばバイポーラ回路からなるものを周辺回路として用いることもできる。

・上記各実施の形態においては、基板の材料としてシリコンを用いるようにしたが、製造工程や構造上の条件等に応じてその他の材料を適宜採用するようにしてもよい。例えば、ＧａＡｓ、ＩｎＳｂ、ＩｎＡｓ、ＳｉＣ等の化合物半導体材料やＧｅ（ゲルマニウム）等の他の半導体材料も用いることができる。特に、ＧａＡｓ、ＩｎＡｓは温度特性に優れた材料であり、当該ホール素子の高感度化を図る上で有効である。

・上記各実施の形態においては、上記コンタクト領域１３ａ〜１３ｇおよび１４ａ〜１４ｇのすべてをグランド電位に固定するようにした。しかし、これに限られることなく、例えばこれらコンタクト領域の１つを、少なくとも一部を一時的もしくは永続的に断線可能にして配設される配線材を介して所定の電位に固定した構造によっても、第１の実施の形態による上記（１）の効果に準じた効果は得ることができる。また、コンタクト領域１５ｂ（図１参照）の周りに１乃至複数の他のコンタクト領域を設けてそのコンタクト領域の少なくとも１つを、少なくとも一部を一時的もしくは永続的に断線可能にして配設される配線材を介して所定の電位に固定するようにした構造であっても、この発明は同様に適用することができる。要は、基板の表面に、磁気検出部に電流を供給する部分および磁気検出部から電流を取り出す部分の少なくとも一方を複数備え、その少なくとも１つが、少なくとも一部を一時的もしくは永続的に断線可能にして配設される配線材を介して所定の電位に固定される構造であれば足りる。

この発明に係る縦型ホール素子の第１の実施の形態について、（ａ）はそのホール素子の概略構造を模式的に示す平面図、（ｂ）は（ａ）のＬ１−Ｌ１線に沿った断面図、（ｃ）は（ａ）のＬ２−Ｌ２線に沿った断面図。 （ａ）および（ｂ）は、同第１の実施の形態に係る縦型ホール素子に用いられるヒューズについてその形態の一例を示す平面図。 （ａ）〜（ｃ）は、同第１の実施の形態に係る縦型ホール素子について行われるオフセット電圧の調整（補正）原理を示す平面図。 同第１の実施の形態に係る縦型ホール素子の製造方法について、（ａ）〜（ｃ）はその製造プロセスを示す断面図。 同第１の実施の形態に係る縦型ホール素子の製造方法について、（ａ）〜（ｃ）はその製造プロセスを示す断面図。 この発明に係る縦型ホール素子の第２の実施の形態についてそのホール素子の概略構造を模式的に示す平面図。 同第２の実施の形態に係る縦型ホール素子の変形例を示す平面図。 この発明に係る縦型ホール素子の第３の実施の形態についてその縦型ホール素子による磁気センサの概略構成を示す平面図。 同第３の実施の形態に係る縦型ホール素子の出力電圧（ホール電圧）の波形例を示すグラフ。 この発明に係る縦型ホール素子の第４の実施の形態についてその縦型ホール素子による磁気センサの概略構成を示す平面図。 この発明に係る縦型ホール素子の第５の実施の形態についてその縦型ホール素子による磁気センサの概略構成を示す平面図。 同第５の実施の形態に係る縦型ホール素子の変形例を示す平面図。 この発明に係る縦型ホール素子の第６の実施の形態についてその縦型ホール素子による磁気センサの概略構成を示す平面図。 同第６の実施の形態に係る縦型ホール素子の変形例を示す平面図。 同第６の実施の形態に係る縦型ホール素子の別の変形例を示す平面図。 同第６の実施の形態に係る縦型ホール素子の別の変形例を示す平面図。 この発明に係る縦型ホール素子の第７の実施の形態についてその縦型ホール素子による磁気センサの概略構成を示す平面図。 同第７の実施の形態に係る縦型ホール素子の変形例を示す平面図。 （ａ）はこの発明に係る縦型ホール素子の変形例を示す平面図、（ｂ）は（ａ）のＬ１−Ｌ１線に沿った断面図、（ｃ）は（ａ）のＬ２−Ｌ２線に沿った断面図。 この発明に係る縦型ホール素子の変形例を示す平面図。 この発明に係る縦型ホール素子の変形例を示す平面図。 （ａ）はこの発明に係る縦型ホール素子の変形例を示す平面図、（ｂ）は（ａ）のＬ１−Ｌ１線に沿った断面図、（ｃ）は（ａ）のＬ２−Ｌ２線に沿った断面図。 （ａ）はこの発明に係る縦型ホール素子の変形例を示す平面図、（ｂ）は（ａ）のＬ１−Ｌ１線に沿った断面図、（ｃ）は（ａ）のＬ２−Ｌ２線に沿った断面図。 （ａ）はこの発明に係る縦型ホール素子の変形例を示す平面図、（ｂ）は（ａ）のＬ１−Ｌ１線に沿った断面図、（ｃ）は（ａ）のＬ２−Ｌ２線に沿った断面図。 （ａ）はこの発明に係る縦型ホール素子の変形例を示す平面図、（ｂ）は（ａ）のＬ１−Ｌ１線に沿った断面図、（ｃ）は（ａ）のＬ２−Ｌ２線に沿った断面図。 （ａ）はこの発明に係る縦型ホール素子の変形例を示す平面図、（ｂ）は（ａ）のＬ１−Ｌ１線に沿った断面図。 （ａ）はこの発明に係る縦型ホール素子の変形例を示す平面図、（ｂ）は（ａ）のＬ１−Ｌ１線に沿った断面図。 （ａ）はこの発明に係る縦型ホール素子の変形例を示す平面図、（ｂ）は（ａ）のＬ１−Ｌ１線に沿った断面図、（ｃ）は（ａ）のＬ２−Ｌ２線に沿った断面図。 （ａ）はこの発明に係る縦型ホール素子の変形例を示す平面図、（ｂ）は（ａ）のＬ１−Ｌ１線に沿った断面図、（ｃ）は（ａ）のＬ２−Ｌ２線に沿った断面図。 （ａ）はこの発明に係る縦型ホール素子の変形例を示す平面図、（ｂ）は（ａ）のＬ１−Ｌ１線に沿った断面図、（ｃ）は（ａ）のＬ２−Ｌ２線に沿った断面図。 ホール素子の磁気検出原理を示す斜視図。 従来のホール素子（横型ホール素子）の一例について、（ａ）はそのホール素子の平面構造を模式的に示す平面図、（ｂ）は（ａ）のＬ１−Ｌ１線に沿った断面図。 従来のホール素子（縦型ホール素子）の一例について、（ａ）はそのホール素子の平面構造を模式的に示す平面図、（ｂ）は（ａ）のＬ１−Ｌ１線に沿った断面図、（ｃ）は（ａ）のＬ２−Ｌ２線に沿った断面図。

符号の説明

１０、１０ａ…縦型ホール素子、１１…半導体層、１２…半導体領域、１２ａ〜１２ｃ…領域、１３ａ〜１３ｇ、１４ａ〜１４ｇ、１５ａ〜１５ｃ…コンタクト領域、１６、１７ａ、１７ｂ…拡散層、１８…絶縁膜、１９ａ〜１９ｃ…配線（電極）、２０…横型ホール素子、Ｆ３ａ〜Ｆ３ｇ、Ｆ４ａ〜Ｆ４ｇ…ヒューズ、ＨＰ…磁気検出部。

Claims (15)

1. 半導体基板の表面に垂直な成分を含む電流が同基板内の磁気検出部に供給された状態で、同基板の表面に平行な磁界成分が前記磁気検出部に印加されたとき、その磁界成分に応じたホール電圧を発生させる縦型ホール素子であって、
   前記半導体基板の表面に、前記磁気検出部に前記電流を供給する部分および前記磁気検出部から前記電流を取り出す部分の少なくとも一方を複数備え、その少なくとも１つが、少なくとも一部を一時的もしくは永続的に断線可能にして配設される配線材を介して所定の電位に固定される
   ことを特徴とする縦型ホール素子。
2. 前記配線材を介して固定される電位は、前記磁気検出部に前記電流を供給するための電源電位およびグランド電位のいずれか一方である
   請求項１に記載の縦型ホール素子。
3. 前記磁気検出部に前記電流を供給する部分および前記磁気検出部から前記電流を取り出す部分は、前記半導体基板の表面に設けられた前記ホール電圧の出力される部分に対して対称に設けられてなる
   請求項１または２に記載の縦型ホール素子。
4. 前記磁気検出部に前記電流を供給する部分および前記磁気検出部から前記電流を取り出す部分は、前記半導体基板の表面の不純物濃度が選択的に高められるかたちで形成されてなる
   請求項１〜３のいずれか一項に記載の縦型ホール素子。
5. 前記配線材を介して所定の電位に固定される、前記磁気検出部に前記電流を供給する部分および前記磁気検出部から前記電流を取り出す部分の少なくとも一方は、縦列および横列をもつ格子状に配列される
   請求項１〜４のいずれか一項に記載の縦型ホール素子。
6. 前記少なくとも一部を一時的もしくは永続的に断線可能にして配設される配線材は、過電流により自断線するヒューズを備える
   請求項１〜５のいずれか一項に記載の縦型ホール素子。
7. 前記少なくとも一部を一時的もしくは永続的に断線可能にして配設される配線材は、トリミングによる断線を可能とする薄膜抵抗を備える
   請求項１〜５のいずれか一項に記載の縦型ホール素子。
8. 前記少なくとも一部を一時的もしくは永続的に断線可能にして配設される配線材は、外部からの信号に応じてスイッチング動作するスイッチング素子を備える
   請求項１〜５のいずれか一項に記載の縦型ホール素子。
9. 当該ホール素子から出力されるホール電圧信号に対して所定の信号処理を行う信号処理回路と共々、１チップに集積化されて、所定の方向から印加される磁界を検出する磁気センサを構成する
   請求項１〜８のいずれか一項に記載の縦型ホール素子。
10. 異なる角度から印加される磁界を検出する態様で２つの素子が１チップに集積化されて磁気センサを構成する
    請求項１〜９のいずれか一項に記載の縦型ホール素子。
11. 前記半導体基板の表面に垂直な磁界成分を検出する横型ホール素子と共々、直交配置された２つの素子が１チップに集積化されて、互いに直交する３軸方向からの磁界を検出する３次元磁気センサを構成する
    請求項１〜１０のいずれか一項に記載の縦型ホール素子。
12. 前記１チップに集積化される２つの素子は、それぞれ同一方向に対向するかたちで形成された別の素子とペアをなす
    請求項１０または１１に記載の縦型ホール素子。
13. 前記１チップに集積化される２つの素子の各々が形成するペアは、いずれもチップとして切り出された基板の側面に対して略４５°傾けられて配置される
    請求項１２に記載の縦型ホール素子。
14. 前記１チップに集積化される２つの素子は、前記半導体基板の原子配列を等しくする結晶方位に配されてなる
    請求項１０〜１３のいずれか一項に記載の縦型ホール素子。
15. 前記１チップに集積化される２つの素子は、互いに隣り合うかたちで形成されてなり、それら２つの素子の周囲を囲繞する態様でトレンチアイソレーションが設けられてなる
    請求項１０〜１４のいずれか一項に記載の縦型ホール素子。

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