JP2022111675A - ホール素子 - Google Patents

Abstract

【課題】簡易な構成でかつ感度がより向上したホール素子を提供すること。
【解決手段】導電層および導電層の上部に形成された半導体層を有する半導体基板と、各々、半導体層の表面から導電層まで貫通し、第１の方向の長さが第１の長さとされ、第１の方向と交差する第２の方向の長さが第１の長さより短い第２の長さとされ、第１の方向に互いに平行に配置された第１のトレンチ部および第２のトレンチ部と、トレンチ部の各々の側壁に形成された絶縁膜と、トレンチ部の各々の内部の半導体層の表面から導電層に至る領域に絶縁膜を介して充填され導電体と、第１のトレンチ部の導電体と接続された電極、および第２のトレンチ部の導電体と接続された電極を含む第１の電極対と、第１のトレンチ部に配置された第１の電極対の一方の電極を挟んで導電体と接続された第２の電極対と、を含む。
【選択図】図２

Description

本発明は、ホール素子に関する。

ホール素子とは、ホール効果を利用して磁界を電気信号に変換して出力する非接触型の磁気センサである。

図４に概念的に示すホール素子５０を参照して、ホール素子の作用について説明する。
図４に示すように、ホール素子５０は幅Ｗ、長さＬ、厚さｔを有し、磁束密度Ｂは、ホール素子５０の上面に垂直に印加されているとする。このとき、端子ＴＩ１と端子ＴＩ２との間に、端子ＴＩ１から端子ＴＩ２に向かう駆動電流Ｉを流すと、フレミングの左手の法則によって、端子ＴＶ１を正極、端子ＴＶ２を負極とするホール電圧Ｖｈ（起電力）が発生する。そして、ホール電圧Ｖｈの大きさは、以下に示す（式１）で与えられる。
Ｖｈ＝ＲＨ・Ｉ・Ｂ／ｔ ・・・ （式１）
ＲＨ＝１／（ｅ・ｎ）
ここで、ＲＨはホール係数、Ｂは磁束密度、ｅは電荷、ｎはキャリア濃度である。

ところで、ホール素子には、図４に示すようなホール素子表面に垂直方向の磁界成分を計測するホール素子と、ホール素子表面に平行な磁界成分を計測するホール素子が知られており、後者は特に縦型ホール素子と呼ばれている。縦型ホール素子では、ホール素子表面に対して垂直に電流を流す必要がある。

従来、縦型ホール素子について開示した文献として、例えば特許文献１に係る縦型ホール素子が知られている。特許文献１に係る縦型ホール素子は、半導体基板の表面に、同表面の不純物濃度を選択的に高めるコンタクト領域と、当該半導体基板の内部を電気的に区画して磁気検出部を形成する電位障壁部とを有し、コンタクト領域に配設される電極を通じて、当該半導体基板の表面に垂直な成分を含む電流が磁気検出部に供給されるとともに、その電流に対して発生するホール電圧を検出して、半導体基板の表面に水平な磁界成分を検出する縦型ホール素子において、半導体基板の表面は、少なくともコンタクト領域および電位障壁部を選択的に露出するかたちでＬＯＣＯＳ膜によって覆われてなることを特徴としている。

特許文献１に係る縦型ホール素子では、２つのトレンチに挟まれた領域によって磁気検出部が構成され、２つのトレンチの間に配置された電極から基板方向に電流が注入され、注入された電流は埋込層を介して２つのトレンチの両側の２つの電極に引き抜かれる。そして、基板に平行な方向に磁界が印加されると、当該２つの電極と直交する方向に配置された電極対にホール電圧が発生する。

特開２００６－０２４６４７号公報

ここで、センサは一般に感度が高いことが好ましいが、ホール素子についても例外ではない。ホール素子の感度とは、一定の磁束密度に対するホール電圧の大きさをいうが、ホール素子の形状的な観点からすると、ホール電圧を大きくするためには、（式１）から、ホール素子の厚さｔ、すなわち磁束密度と平行な方向の厚さを薄くすることが必要である。

この点、特許文献１に係る縦型ホール素子では、ホール素子の厚さｔに相当する長さが２つのトレンチの間の距離となっている。このトレンチ間の距離はパターンの解像度や、フォトマスクの精度等による制限を受け、短くすることが困難である。すなわち、従来技術に係る縦型ホール素子では、製造プロセス上の理由から感度を上げることに限界があった。かかる状況下において、製造プロセス上の限界を屈服したホール素子の実現が望まれていた。その際、製造コストの上昇等を招かないようホール素子の構成は極力簡易であることが好ましい。

本発明は、上記事実を考慮し、簡易な構成でかつ感度がより向上したホール素子を提供することを目的とする。

本発明の第１実施態様に係るホール素子は、導電層および導電層の上部に形成された半導体層を有する半導体基板と、各々、半導体層の表面から導電層まで貫通し、第１の方向の長さが第１の長さとされ、第１の方向と交差する第２の方向の長さが第１の長さより短い第２の長さとされ、第１の方向に互いに平行に配置された第１のトレンチ部および第２のトレンチ部と、トレンチ部の各々の側壁に形成された絶縁膜と、トレンチ部の各々の内部の半導体層の表面から導電層に至る領域に絶縁膜を介して充填され導電体と、第１のトレンチ部の導電体と接続された電極、および第２のトレンチ部の導電体と接続された電極を含む第１の電極対と、第１のトレンチ部に配置された第１の電極対の一方の電極を挟んで導電体と接続された第２の電極対と、を含むものである。

第１実施態様に係るホール素子によれば、第１の電極対に電流を流すことによって、半導体基板に対して直交する方向の駆動電流が、第１のトレンチ部内に流れる。このことにより、半導体基板に平行な方向の磁束密度に応じたホール電圧が第２の電極対に発生する。この際、ホール電圧を決めるホール素子の厚さが第１のトレンチ部の幅となるので、ホール素子の厚さを薄くすることができる。このことにより、簡易な構成でかつ感度がより向上したホール素子を実現することができる。

本発明の第２実施態様に係るホール素子は、第１のトレンチ部の第１の方向の長さと、第２のトレンチ部の第１の方向の長さとが等しい長さとされているものである。

第２実施態様に係るホール素子によれば、第１のトレンチ部と第２のトレンチ部との間を流れる駆動電流の幅を一定にすることができるので、ホール素子としての動作を均質化し、より安定化することができる。

本発明の第３実施態様に係るホール素子は、第１のトレンチ部の形状と第２のトレンチ部の形状とが同じ形状とされているものである。

第３実施態様に係るホール素子によれば、駆動電流の入り口、および出口のトレンチ部の形状が同じであるので、さらに確実にホール素子としての動作を均質化することができる。

本発明の第４実施態様に係るホール素子は、第１のトレンチ部および第２のトレンチ部の形状が矩形形状であるものである。

第４の実施態様に係るホール素子によれば、矩形形状の第１のトレンチ部、および第２のトレンチ部を用いた簡易な構成となっているので、複数のホール素子を配置する場合の配置方向の設定が容易である。

本発明の第５実施態様に係るホール素子は、導電層が半導体基板に不純物が添加された不純物層であり、半導体層が不純物層上に形成されたエピタキシャル層であるものである。

第５実施態様に係るホール素子によれば、導電層上にエピタキシャル層が形成されるので、導電層とトレンチ部内の導電体との接続が安定したものとなる。

本発明の第６実施態様に係るホール素子は、導電層が半導体基板の裏面から不純物が導入されたウェル層であり、半導体層がウェル層上の半導体基板の一部であるものである。

第６実施態様に係るホール素子によれば、エピタキシャル層を成長させる必要がないので、製造が簡略化される。

本発明によれば、簡易な構成でかつ感度がより向上したホール素子を提供することができる、という優れた効果を奏する。

本発明の実施の形態に係るホール素子の構成の一例を示す、（ａ）は断面図、（ｂ）は平面図である。 本発明の実施の形態に係るホール素子の動作を説明するため、（ａ）は断面図、（ｂ）は平面図である。 （ａ）、（ｂ）は、磁束密度の方向と、本発明の実施の形態に係るホール素子の配置方向との関係を説明するための平面図である。 ホール素子の動作を説明するための概念図である。

以下、図面を参照して、本発明の実施の形態に係るホール素子について説明する。なお、各図面において同一または等価な構成要素および部分には同一の参照符号を付与し、重複する説明は適宜省略する。

図１および図２を参照して、本実施の形態に係るホール素子１０について説明する。図１（ｂ）はホール素子１０の平面図、図１（ａ）は図１（ｂ）に示すＡ－Ａ’線に沿って切断した断面図である。図１に示すように、ホール素子１０は、「導電層」としての半導体基板１１、「半導体層」としてのエピタキシャル層１２、２つのトレンチ部（溝）１３－１、１３－２（以下、総称する場合は「トレンチ部１３」）、「導電体」としてのポリシリコン１４、酸化膜１５、「第１の電極対」としての２つの電極１６－１、１６－２、および「第２の電極対」としての２つの電極１７－１、１７－２を含んでいる。電極１６－１、１６－２、１７－１、および１７－２の各々は、例えばアルミニウムによって形成されている。

図１（ａ）に示すように、ホール素子１０は、半導体基板１１上に形成されたエピタキシャル層１２を備えている。半導体基板１１は一例としてＮ＋型とされ、エピタキシャル層１２は一例としてＮ－型とされている。ここで、Ｎ＋は相対的にＮ型の不純物濃度が高いことを示し、Ｎ－は相対的にＮ型の不純物濃度が低いことを示す。本実施の形態に係るホール素子１０でＮ＋型の半導体基板１１を用いるのは、後述するように半導体基板１１を介してホール素子１０の駆動電流Ｉｈを流すので、駆動電流Ｉｈの経路の抵抗を極力小さくするためである。

２つのトレンチ部１３－１、１３－２は、エピタキシャル層１２の表面からエピタキシャル層１２を貫通し、半導体基板１１に至る深さで形成されている。酸化膜１５は底部を除くトレンチ部１３の内壁（側壁）に形成されている。ポリシリコン１４はエピタキシャル層１２の表面から半導体基板１１に至る深さまで、酸化膜１５を介してトレンチ部１３内に充填されている。ポリシリコン１４には一例としてＮ型不純物が添加されている。すなわちポリシリコン１４は導電体として機能する。

電極１６－１、１６－２は、ホール素子１０の駆動電流注入用の電極対であり、電極１６－１と１６－２との間に電流源、または電圧源を接続してホール素子１０を駆動するための電流を流す。電極１７－１、１７－２はホール電圧（起電力）取り出し用の電極であり、両端に例えばプリアンプ等の後段回路を接続する場合もある。

図２を参照して、ホール素子１０の動作について説明する。図２（ａ）に示すように、駆動電流Ｉｈを流すための電源Ｖｉの正極が電極１６－１に、負極が電極１６－２に接続され、磁束密度Ｂは紙面左側から右側の方向に印加されている。以上の構成において、駆動電流Ｉｈは、図２（ａ）に示すように、トレンチ部１３－１に充填されたポリシリコン１４をエピタキシャル層１２の表面から半導体基板１１に向かって流れる。駆動電流Ｉｈは、高濃度のＮ型不純物が導入された半導体基板１１を経由して、トレンチ部１３－２に充填されたポリシリコン１４を、半導体基板１１からエピタキシャル層１２の表面に向かって流れる。ここで、磁束密度Ｂが、図２（ａ）に示すように、紙面左側から右側に向かって印加されると、フレミングの左手の法則によって、図２（ｂ）に示すように、電極１７－１を正電位、電極１７－２を負電位とするホール電圧（起電力）が発生する。

ここで、図２を参照して、ホール素子１０の各部サイズについて説明する。すなわち、図２（ａ）に示す、ポリシリコン１４の、「第２の方向」としてのＸ方向の厚さｔは１μｍ～２μｍ、ポリシリコン１４のＺ方向の長さＬ（トレンチ部１３－１、１３－２の深さ）は約３μｍ、トレンチ部１３－１と１３－２との間の距離ｄは４μｍ～５μｍ、図２（ｂ）に示すポリシリコン１４の「第１の方向」としてのＹ方向の幅Ｗは約１００μｍとなっている。厚さｔ、長さＬ、および幅Ｗは、各々図４に示す厚さｔ、長さＬ、および幅Ｗに対応している。

図４との対比により、以上の構成を備えたホール素子１０では、（式１）における厚さｔが、図２（ａ）に示すように、ポリシリコン１４のＸ方向の厚さとなっている。すなわち、ホール素子１０では、感度を決定づける厚さがほぼトレンチ部１３の幅で決まる。トレンチ部１３の幅は、上記のように１μｍ～２μｍで作製することが可能なので、従来技術と比較して、ホール素子１０の厚さｔを十分薄くすることができる。しかも、基本的な構成は、導電体を充填した２つのトレンチなので、構成も簡易である。このことにより、本実施の形態に係るホール素子１０では、簡易な構成でかつ感度がより向上したホール素子を提供することが可能となった。さらに、構成が簡易なので小型化に資するとともに、後述するようにホール素子１０を複数配置する場合において、素子の方向を変えやすいという特徴を備えている。

なお、トレンチ部１３－１と１３－２との間の距離ｄは短くした方が小型化に資する。
本実施の形態では、トレンチ部１３－１と１３－２との間の距離ｄの一例として４μｍ～５μｍを挙げたが、上述したようにこれは製造プロセス上の制約によって決まる。換言すれば、上述した特許文献１に係る縦型ホール素子では、４μｍ～５μｍ程度までしか厚さｔを薄くすることができないことを意味する。

ここで、トレンチ部１３の形状に関して説明する。トレンチ部１３－１、１３－２の平面視での形状は、図１（ｂ）に示すように、長方形であることが好ましい。しかしながら、一方向に長い形状であれば、他の形状、例えば楕円形であってもよい。トレンチ部１３－１と１３－２の形状は、駆動電流Ｉｈの幅を均一化する観点等から、同じ形状であること、特に少なくとも長手方向（Ｙ方向）の長さ（幅Ｗ）が同じであることが好ましい。しかしながら、トレンチ部１３－２は電流を引き抜く機能が達成できればよいので、他の形状、例えば円形や正方形であってもよい。

なお、本実施の形態では、エピタキシャル層１２としてＮ型の不純物を導入したものを例示して説明したが、これに限られず不純物の導入のないエピタキシャル層を用いてもよい。

なお、本実施の形態では、Ｎ＋型の半導体基板１１上にＮ－のエピタキシャル層１２を形成する形態を例示して説明したが、これに限られず、例えば、裏面から高濃度のＮ型不純物を導入してＮ型ウェルを形成した半導体基板を用いてもよい。この場合、トレンチ部１３は不純物の導入されていない基板の表面側に形成する。

次に、ホール素子１０の製造方法について簡潔に説明する。

まず、エピタキシャル層１２が形成されたＮ＋型の半導体基板１１を準備する。

エピタキシャル層１２の表面から半導体基板１１に至る２つのトレンチ部１３－１、１３－２を形成する。

熱酸化処理を行い、トレンチ部１３－１、１３－２の内部に酸化膜１５を形成する。

異方性エッチングにより、トレンチ部１３－１、１３－２の底部に形成された酸化膜１５を除去する。

例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により、Ｎ型不純物が導入されたポリシリコン１４を、トレンチ部１３－１、１３－２の内部を含む表面全面に形成する。

表面全体をエッチバックし、トレンチ部１３－１、１３－２の内部以外のポリシリコン１４を除去する。

ポリシリコン１４上に、電極との接続を行うためのコンタクト領域を形成し、該コンタクト領域上に電極１６－１、１６－２、１７－１、および１７－２を形成する。さらに、例えば他の回路と、電極１６－１、１６－２、１７－１、および１７－２とを接続するための配線層を形成する。以上の工程によって、ホール素子１０が製造される。

次に、図３を参照して、磁束密度Ｂの方向とホール素子１０の配置方向との関係について説明する。一般にホール素子では、検出する磁束密度Ｂの方向と、ホール素子の駆動電流の方向およびホール電圧の極性を考慮してホール素子の配置方向を決める。図３（ａ）に示すホール素子１０Ａは、＋Ｘ方向の磁束密度Ｂｘを検出する場合の配置であり、この場合駆動電流Ｉｈは－Ｚ方向に流れ、ホール電圧Ｖｈ（起電力）の向きは－Ｙ方向となる。一方、図３（ｂ）に示すホール素子１０Ｂは、＋Ｙ方向の磁束密度Ｂｙを検出する場合の配置であり、この場合駆動電流Ｉｈは－Ｚ方向に流れ、ホール電圧Ｖｈ（起電力）の向きは＋Ｘ方向となる。本実施の形態に係るホール素子１０、１０Ａ、１０Ｂは、平面視略矩形のトレンチ部を２つ用いる簡易な構成となっているので、上述したように、磁束密度Ｂに対する向きを容易に設定することができる。

また、１つのホール素子でＸ方向、Ｙ方向の双方を検出する場合は、１つの半導体集積回路内にホール素子１０Ａおよびホール素子１０Ｂを作り込めばよい。さらに、磁束密度Ｂｘ、あるいはＢｙが、Ｘ軸、あるいはＹ軸に対して傾いている場合は、各々Ｘ軸、Ｙ軸とのなす角度をθｘ、θｙとして、以下に示す（式２）、（式３）によってＸ方向およびＹ方向の磁束密度Ｂに起因するホール電圧Ｖｈｘ、Ｖｈｙを算出することができる。
Ｖｈｘ＝ＲＨ・Ｉ・Ｂ・ｃｏｓθｘ／ｔ ・・・ （式２）
Ｖｈｙ＝ＲＨ・Ｉ・Ｂ・ｃｏｓθｙ／ｔ ・・・ （式３）
ただし、ＲＨ＝１／（ｅ・ｎ）

１０、１０Ａ、１０Ｂ・・・ホール素子、１１・・・半導体基板、１２・・・エピタキシャル層、１３・・・トレンチ部、１４・・・ポリシリコン、１５・・・酸化膜、１６－１、１６－２・・・電極、１７－１、１７－２・・・電極、５０・・・ホール素子、Ｖｉ・・・電源、Ｉｈ・・・駆動電流、Ｖｈ・・・ホール電圧、Ｂ、Ｂｘ、Ｂｙ・・・磁束密度

Claims (6)

1. 導電層および前記導電層の上部に形成された半導体層を有する半導体基板と、
   各々、前記半導体層の表面から前記導電層まで貫通し、第１の方向の長さが第１の長さとされ、前記第１の方向と交差する第２の方向の長さが前記第１の長さより短い第２の長さとされ、前記第１の方向に互いに平行に配置された第１のトレンチ部および第２のトレンチ部と、
   前記トレンチ部の各々の側壁に形成された絶縁膜と、
   前記トレンチ部の各々の内部の前記半導体層の表面から前記導電層に至る領域に前記絶縁膜を介して充填され導電体と、
   前記第１のトレンチ部の前記導電体と接続された電極、および前記第２のトレンチ部の前記導電体と接続された電極を含む第１の電極対と、
   前記第１のトレンチ部に配置された前記第１の電極対の一方の電極を挟んで前記導電体と接続された第２の電極対と、
   を含むホール素子。
2. 前記第１のトレンチ部の前記第１の方向の長さと、前記第２のトレンチ部の前記第１の方向の長さとが等しい長さとされた
   請求項１に記載のホール素子。
3. 前記第１のトレンチ部の形状と前記第２のトレンチ部の形状とが同じ形状とされた
   請求項１または請求項２に記載のホール素子。
4. 前記第１のトレンチ部および前記第２のトレンチ部の形状が矩形形状である
   請求項３に記載のホール素子。
5. 前記導電層が前記半導体基板に不純物が添加された不純物層であり、
   前記半導体層が前記不純物層上に形成されたエピタキシャル層である
   請求項１から請求項４のいずれか１項に記載のホール素子。
6. 前記導電層が前記半導体基板の裏面から不純物が導入されたウェル層であり、
   前記半導体層が前記ウェル層上の前記半導体基板の一部である
   請求項１から請求項４のいずれか１項に記載のホール素子。
   
   
   
   

Images