JP2014011343A - ホール素子およびホール素子を用いた半導体装置 - Google Patents
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Abstract
【解決手段】クロス型の感磁部であって、対向する先端部分に入力端子対および出力端子対を有する感磁部を含むホール素子において、前記出力端子対の間隔が、前記入力端子対の間隔よりも長い。略正方形状の基板上に、4つの配線部、4つの電極部、4つの端子および1つの感磁部が配置されている。第1の出力端子313および第2の出力端子314、第1の入力端子311および第2の入力端子312について、入力端子対の間隔を表す線分Linに比較して、出力端子対の間隔を表す線分Loutが長くなるように、感磁部の端子にそれぞれ電気的に結合されている。
【選択図】図3
Description
図3は、本発明に係るホール素子の第1の実施形態を説明するための構成図である。
図6は本発明に係るホール素子の第2の実施形態を説明するための構成図である。図中、第1の感磁部401の第2の入力端子412と、第2の感磁部402の第1の入力端子415は、配線部によって電気的に接続されている。ここで、電極部421をグラウンドに接続し、電極部426を入力電源に接続することで、直列接続されている第1の感磁部401と第2の感磁部402の入力端子に入力電圧または入力電流を供給することが可能になる。第1の感磁部401のLinとWin、第2の感磁部402のLinとWinが同一であれば、各感磁部に入力される電流または電圧は等しくなる。図6に記載の第2の実施形態では第1の感磁部401と第2の感磁部402は直列接続されているが、図7に示すように並列接続される形態であってもよい。また、図6では2つの感磁部が直列接続された実施形態を例に挙げたが、図8に示すように3つ以上の感磁部が直列接続されていてもよいし、3つ以上の感磁部が並列接続されていてもよい。
本発明のホール素子は公知の方法を用いて製造することが可能である。以下に、本発明のホール素子の製造方法の一例を、図10を参照しながら説明する。
121,221,321,421,426 第1の入力電極部
122,222,322,422 第2の入力電極部
123,223,323,423,427 第1の出力電極部
124,224,324,424,428 第2の出力電極部
111,211,311,411,415 第1の入力端子
112,212,312,412,416 第2の入力端子
113,213,313,413,417 第1の出力端子
114,214,314,414,418 第2の出力端子
330 配線部
331,441,446 第1の入力配線部
332,441 第2の入力配線部
333,443,447 第1の出力配線部
334,444,448 第2の出力配線部
401 第1の感磁部
402 第2の感磁部
710 GaAs基板
720 化合物半導体からなる活性層
740 保護膜
751,752 コンタクトホール
760 電極部
Claims (15)
- クロス型の感磁部であって、対向する先端部分に入力端子対および出力端子対を有する感磁部を含むホール素子において、
前記出力端子対の間隔が、前記入力端子対の間隔よりも長いことを特徴とするホール素子。 - 略正方形の基板と、
略正方形の金属部と、前記略正方形の金属部の一辺に接続された長方形の金属部とからなり、前記出力端子対と接続される第1の端子が前記長方形に形成された2つの出力配線部と、
略正方形の金属部からなり、前記入力端子対と接続される第2の端子が前記略正方形に形成された2つの入力配線部とを備え、
前記第1の端子の間隔が、前記第2の端子の間隔よりも長いことを特徴とする請求項1に記載のホール素子。 - 略正方形の基板と、
略正方形と金属部と、前記略正方形の金属部の一辺に接続された長方形の金属部とからなり、前記基板の四隅に配置された4つの配線部であって、前記出力端子対と接続される第1の端子が前記長方形に形成された2つの出力配線部と、前記入力端子対と接続される第2の端子が前記長方形に形成された2つの入力配線部とを備え、
前記第1の端子の間隔が、前記第2の端子の間隔よりも長くなるように、
前記出力配線部の長方形が前記入力配線部の長方形よりも、前記感磁部の中心よりも遠い位置に配置されていることを特徴とする請求項1に記載のホール素子。 - 前記入力端子対の間隔を1としたときに、前記出力端子対の間隔が1.05以上5以下であることを特徴とする請求項1から請求項3のいずれか一項に記載のホール素子。
- 前記入力端子対の間隔を表す線分および前記出力端子対の間隔を表す線分と、対向する電極部の中心同士を結んだそれぞれの線分とがなす角が30度以上80度未満のホール素子であることを特徴とする請求項1から請求項4のいずれか一項に記載のホール素子。
- 前記感磁部が化合物半導体で構成されることを特徴とする請求項1から請求項5のいずれか一項に記載のホール素子。
- 前記感磁部の活性層の膜厚が30nm以上100nm以下であることを特徴とする請求項1から請求項6のいずれか一項に記載のホール素子。
- 請求項1から請求項7のいずれか一項に記載のホール素子を備えたことを特徴とする半導体装置。
- 前記半導体装置の面積が200000μm2以下であることを特徴とする請求項8に記載の半導体装置。
- 同一基板上または同一パッケージ内に前記ホール素子を複数備えたことを特徴とする請求項8または請求項9に記載の半導体装置。
- 少なくとも1つ以上の電極部が、複数のホール素子における各々の端子のいずれかに共通して電気的に接続されたことを特徴とする請求項10に記載の半導体装置。
- 前記複数のホール素子における入力端子同士が電気的に直列接続されたことを特徴とする請求項10に記載の半導体装置。
- 前記複数のホール素子における入力端子同士が電気的に並列接続されたことを特徴とする請求項10に記載の半導体装置。
- 前記複数のホール素子のうち、第奇数番目のホール素子における第偶数番目の入力端子と第偶数番目のホール素子における第奇数番目の入力端子が配線部により接続され、
前記複数のホール素子が直列に接続されたことを特徴とする請求項12に記載の半導体装置。 - 前記複数のホール素子における各々の第1の入力端子同士がすべて共通の第1の入力電極部に接続され、
前記複数のホール素子における各々の第2の入力端子同士もすべて共通の第2の入力電極部に接続され、
前記複数のホール素子が並列に接続されたことを特徴とする請求項13に記載の半導体装置。
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JP2012147470A JP2014011343A (ja) | 2012-06-29 | 2012-06-29 | ホール素子およびホール素子を用いた半導体装置 |
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