JP2018190793A - 半導体装置 - Google Patents

Abstract

【課題】磁気感受部への空乏層の広がりをより確実に抑制し、特性ばらつきを低減したホール素子を有する半導体装置を提供する。【解決手段】第一導電型の半導体基板と、半導体基板上に設けられたホール素子とを有する半導体装置であって、ホール素子は、半導体基板上に半導体基板と離間して設けられた第二導電型の磁気感受部と、半導体基板上において、磁気感受部の側面および底面を囲むように設けられ、磁気感受部より低濃度かつ濃度分布が一定の第二導電型の半導体層とを備える。【選択図】図１

Description

本発明は、半導体装置に関し、特に、半導体基板に対して垂直な方向の磁界を検知するホール素子を有する半導体装置に関する。

ホール素子は、ホール効果を用いて磁界を検出することができ、磁気センサとして用いることにより、非接触で位置や角度の検知が可能であることから、様々な用途に使用されている。一般的には垂直方向の磁界を検出することの出来る横型ホール素子が広く知られている。
横型ホール素子は、例えば、半導体基板に設けられた磁気感受部と、該磁気感受部の表面に設けられた一対の入力電極と、一対の出力電極とを有して構成される。

そして、半導体基板に垂直な方向に磁界を印加し、一対の入力電極間に電流を流すと、磁界の作用により、電流と磁界の双方に垂直な方向にローレンツ力が発生する。これにより、一対の出力電極間に起電力が生じ、これを出力電圧として得ることにより磁界を検出することができる。

このような横型ホール素子においては、入力電極に印加される電圧によって、磁気感受部に広がる空乏層の幅が変動することにより、電流経路となる磁気感受部の抵抗値が変動し、ホール素子の特性のばらつきが生じる等の問題がある。

かかる問題への対策として、特許文献１に示されたホール素子では、Ｐ型半導体基板内に、磁気感受部となるＮ型の第一のウェル層と、その外側を取り囲み第一のウェル層よりも低濃度のＮ型の第二のウェル層とを設け、半導体基板と第二のウェル層との間に形成される空乏層が第一のウェル層まで広がることを抑制している。これにより、磁気感受部（第一のウェル層）は空乏層の影響を受けないことから、抵抗値が変動することを防止でき、したがって、特性ばらつきを抑制できるとしている。

特開２０１３−１４９８３８号公報 特開平０６−１８６１０３号公報

しかしながら、特許文献１の構造では、以下のような問題が生じる。
すなわち、第一のウェル層の外側に設けられた第一のウェル層よりも濃度の低い第二のウェル層は、イオン注入等により半導体基板にＮ型の不純物を導入することにより形成されているため、第二のウェル層には、不純物の濃度分布が生じる。このように、第二のウェル層が濃度分布を有していると、第二のウェル層と半導体基板とのＰＮ接合部に形成される空乏層は、第二のウェル層が濃度分布を有することの影響により、均一な厚さにはなり難い。このため、場所によっては、第一のウェル層内にまで空乏層が伸びてしまう可能性がある。結果的に、磁気感受部となる第一のウェル層が場所によって空乏層の影響を受けることになり、その抵抗値が変動し、特性ばらつきが生じることとなってしまう。

一方、磁界が印加されていないときに出力される所謂オフセット電圧は、スピニングカレント法を用いて除去する（オフセットキャンセルを行う）ことが一般的である（例えば、特許文献２参照）。しかしながら、特許文献１に示されたホール素子では、上述のとおり、空乏層の広がり方が均一になり難い。したがって、特許文献１のホール素子において、スピニングカレント法によるオフセットキャンセルを行った場合、電流を流す方向（電流印加方向）を切り替えると、各電流印加方向において生成される空乏層の広がり方が異なることとなり、よって、オフセット電圧が除去しきれずに残ってしまう。

したがって、本発明は、磁気感受部への空乏層の広がりをより確実に抑制し、特性ばらつきを低減したホール素子を有する半導体装置を提供することを目的とする。

本発明の半導体装置は、第一導電型の半導体基板と、前記半導体基板上に設けられたホール素子とを有する半導体装置であって、前記ホール素子は、前記半導体基板上に前記半導体基板と離間して設けられた第二導電型の磁気感受部と、前記半導体基板上において、前記磁気感受部の側面および底面を囲むように設けられ、前記磁気感受部より低濃度かつ濃度分布が一定の第二導電型の半導体層とを備えることを特徴とする。

本発明によれば、第一導電型の半導体基板と第二導電型の半導体層とのＰＮ接合部に空乏層が生じる。かかる空乏層は、半導体基板と半導体層側の両方に広がり、該空乏層のうち、半導体層側に広がる部分は、磁気感受部の方へ向かって広がることになる。しかし、半導体基板と磁気感受部とは直接接しておらず、半導体基板と磁気感受部の間には、半導体層が介在していること、および磁気感受部の濃度が半導体層の濃度よりも高いことから、空乏層が磁気感受部まで到達することを防止することができる。そして、半導体層は、その濃度分布が一定であるため、半導体基板との接合部のどの部分においても、形成される空乏層の広がり方が均一となる。したがって、磁気感受部へ空乏層が広がることを確実に抑制し、これにより、ホール素子の特性ばらつきを低減することが可能となる。

したがって、スピニングカレント法によるオフセットキャンセルを行った場合に、電流を流す方向を切り替えても、各電流印加方向において生成される空乏層の広がり方がほぼ同等となることから、オフセット電圧を十分に除去することが可能となる。

（ａ）は、本発明の第一の実施形態による半導体装置の平面図であり、（ｂ）は、（ａ）のＡ−Ａ線に沿った断面図である。 本発明の第二の実施形態による半導体装置の断面図である。 本発明の第三の実施形態による半導体装置の断面図である。 本発明の第四の実施形態による半導体装置の断面図である。

以下に、図面を参照しながら本発明を実施するための形態を説明する。
図１は、本発明の第一の実施形態による半導体装置１００を説明するための図であり、図１（ａ）は、平面図、図１（ｂ）は、図１（ａ）のＡ−Ａ線に沿った断面図である。

図１に示すように本実施形態の半導体装置１００は、Ｐ型（第一導電型）の半導体基板１１と、半導体基板１１上に設けられたホール素子１０と、ホール素子１０の周囲を取り囲むように設けられたＰ型の素子分離拡散層１４とを備えている。

ホール素子１０は、半導体基板１１上に半導体基板１１と離間して設けられたＮ型（第二導電型）の磁気感受部１２と、半導体基板１１上において、磁気感受部１２の側面および底面を囲むように設けられ、磁気感受部１２より低濃度かつ濃度分布が一定のＮ型の半導体層１３と、磁気感受部１２の表面に設けられた磁気感受部１２より高濃度のＮ型不純物層からなる電極１５〜１８とを備えている。

また、磁気感受部１２および半導体層１３の表面の電極１５〜１８および素子分離拡散層１４が設けられている領域を除く領域を覆うように、絶縁膜（例えば、シリコン酸化膜）１９が設けられている。これにより、磁気感受部１２表面において、半導体基板１１と平行に流れる電流を抑制することができる。

かかる構成によれば、半導体基板１１と半導体層１３とのＰＮ接合部に生じた空乏層は、半導体基板１１側と半導体層１３側の両方に広がり、半導体層１３側に広がる空乏層は、磁気感受部１２の方へ向かって広がる。しかし、半導体基板１１と磁気感受部１２とは直接接しておらず、半導体基板１１と磁気感受部１３の間には、半導体層が介在しており、かつ、磁気感受部１２が半導体層１３よりも高濃度であることから、空乏層が磁気感受部１２まで到達することを防止することができる。

さらに、半導体層１３は、その濃度分布が一定であるため、半導体基板１１との接合部のどの部分においても、形成される空乏層の広がり方が均一となる。したがって、磁気感受部１２にまで空乏層が広がることを確実に抑制し、ホール素子の特性ばらつきを低減することができる。

したがって、本実施形態のホール素子１０において、スピニングカレント法によるオフセットキャンセルを行った場合に、電流を流す方向を切り替えても、各電流印加方向において生成される空乏層の広がり方をほぼ同等とすることができる。よって、オフセット電圧を十分に低減することが可能となる。

なお、Ｎ型不純物の濃度分布が一定である半導体層１３は、例えば、半導体基板１１上にエピタキシャル成長することにより形成される。そして、磁気感受部１２は、例えば、エピタキシャル成長により形成した半導体層１３にＮ型の不純物を導入することにより形成される。

ここで、一般に、ホール素子の磁気感度は、移動度に比例して高くなることが知られていることから、磁気感受部１２の不純物濃度は低いほど好ましく、例えば、１×１０¹⁶〜１×１０¹⁸ａｔｏｍｓ／ｃｍ³程度であることが好ましい。また、エピタキシャル成長によって形成される半導体層１３の不純物濃度は、半導体基板１１と半導体層１３とのＰＮ接合部に形成される空乏層が磁気感受部１２に達することが確実に抑制されるように、磁気感受部１２よりも低い濃度に設定する必要がある。そのため、例えば、１×１０¹⁵〜１×１０¹⁶ａｔｏｍｓ／ｃｍ³程度であることが好ましい。

また、深さ（厚さ）方向に関しても、半導体基板１１と半導体層１３とのＰＮ接合部に形成される空乏層が磁気感受部１２に到達しないようにするため、それぞれの厚さを適宜設定する必要があり、例えば、磁気感受部１２の深さ（厚さ）を３〜５μｍ程度とした場合、半導体層１３の深さ（厚さ）を６〜９μｍ程度とすることが好ましい。

素子分離拡散層１４は、半導体層１３の底よりも深く、半導体基板１１に達するように形成されている。これにより、ホール素子１０を半導体基板１１上の他の領域（図示せず）に形成されるホール素子１０からの信号を処理する回路等を構成する素子、例えば、ＭＯＳトランジスタ等から電気的に分離している。このように、図示せぬ領域にＭＯＳトランジスタ等を設ける場合、これを形成するためのウェルとホール素子１０を構成する磁気感受部１２とは同じ工程によって形成することができる。したがって、製造工程数の増加を抑制することができる。

本実施形態による半導体装置１００では、ＰＮ接合を構成するＰ型の半導体基板１１とＮ型の半導体層１３とは、いずれも濃度が低いため、高温になると接合リークが生じやすくなる。接合リークが生じると、本来流れるべき磁気感受部１２以外へ電流が流れてしまうことになる。そのため、感度が低下したり、スピニングカレント法によるオフセットキャンセルを行った場合に、電流を流す方向を切り替えた際の各電流印加方向でのリーク電流にばらつきが生じることから、オフセット電圧を除去しきれなくなる場合が生じる。

そこで、本発明の第二〜第四の実施形態として、第一の実施形態の半導体装置１００において得られる上記効果を維持しつつ、さらに高温時の接合リークを低減する構成につき、以下に説明する。

図２〜４は、本発明の第二〜第四の実施形態による半導体装置２００〜４００をそれぞれ説明するための断面図である。各断面図については、図１（ａ）の平面図に対応しているため、図示を省略する。
なお、図１に示す半導体装置１００と同一の構成要素には同一の符号を付し、重複する説明は適宜省略する。

第二の実施形態による半導体装置２００は、図２に示すように、第一の実施形態による半導体装置１００に対し、ホール素子１０の下部において、Ｐ型の半導体基板１１とＮ型の半導体膜１３との間にＰ型の埋込層２０１をさらに備えている。

このＰ型の埋込層２０１の濃度は、Ｐ型の半導体基板１１よりも高くなっている。
このように、半導体基板１１よりも高濃度のＰ型の埋込層２０１を設けることにより、ホール素子１０の下部に形成されるＰＮ接合は、半導体基板１１と半導体層１３との間ではなく、Ｐ型の埋込層２０１とＮ型の半導体層１３との間に形成される。

ＰＮ接合におけるリーク電流は、少なくとも一方を高濃度にすることにより低減することができる。したがって、上記構成によれば、ＰＮ接合を形成する埋込層２０１と半導体層１３の一方である埋込層２０１が高濃度であるため、第一の実施形態による半導体装置１００と比べ、接合リークを低減することが可能となる。よって、スピニングカレント法によるオフセットキャンセルを行った場合、オフセット電圧を十分に低減することが可能となる。

ただし、半導体層１３が半導体基板１１とではなく高濃度の埋込層２０１と接合することになるため、第一の実施形態による半導体装置１００における空乏層よりも、半導体層１３側への空乏層の広がりが大きくなる。したがって、本実施形態では、空乏層が磁気感受部１２へ到達しないように、半導体層１３の深さ（厚さ）や濃度、および埋込層２０１の厚さや濃度を適宜調節し、最適化する必要がある。
ここで、埋込層２０１は、例えば、半導体基板１１の表面からＰ型不純物を導入し、その後、エピタキシャル成長により半導体層１３を形成することにより形成される。

次に、第三の実施形態による半導体装置３００は、図３に示すように、第一の実施形態による半導体装置１００に対し、ホール素子１０の下部において、Ｐ型の半導体基板１１とＮ型の半導体膜１３との間にＮ型の埋込層３０１を備えている。

このＮ型の埋込層３０１の濃度は、Ｎ型の半導体膜１３よりも高くなっている。
このように、半導体膜１３よりも高濃度のＮ型の埋込層３０１を設けることにより、ホール素子１０の下部に形成されるＰＮ接合は、半導体基板１１と半導体層１３との間ではなく、Ｐ型の半導体基板１１とＮ型の埋込層３０１との間に形成される。

かかる構成によれば、ＰＮ接合を形成する半導体基板１１と埋込層３０１の一方である埋込層３０１が高濃度であるため、第二の実施形態による半導体装置２００と同様、第一の実施形態による半導体装置１００と比べ、接合リークを低減することが可能となる。

さらに、本実施形態によれば、半導体基板１１と埋込層３０１とのＰＮ接合部に形成される空乏層は、Ｎ型の埋込層３０１の濃度が高いことから、半導体層１３側に広がる空乏層は、埋込層３０１内に収まるか、埋込層３０１よりも広がった場合でも半導体層１３内に少しかかる程度となる。したがって、半導体層１３の厚さを薄くしても、空乏層が磁気感受部１２に達することを防止することができる。よって、半導体層１３をエピタキシャル成長により形成する場合には、その厚さを薄くできることから、製造コストを低減することも可能となる。

ただし、Ｎ型の埋込層３０１の濃度を高くし過ぎてしまうと、電極１５、１６間の磁気感受部１２内を流れるはずの電流が抵抗の低い埋込層３０１へ流れやすくなってしまう。そのため、半導体層１３の深さ（厚さ）や濃度、および埋込層３０１の厚さや濃度を適宜調節し、最適化する必要がある。
ここで、埋込層３０１は、例えば、半導体基板１１の表面からＮ型不純物を導入し、その後、エピタキシャル成長により半導体層１３を形成することにより形成される。

次に、第四の実施形態による半導体装置４００は、図４に示すように、第一の実施形態による半導体装置１００に対し、ホール素子１０の下部において、Ｐ型の半導体基板１１とＮ型の半導体膜１３との間に埋込層４０１を備えている。

埋込層４０１は、半導体基板１１側に設けられたＰ型の埋込層４０２と、埋込層４０２の上面に接するように半導体層１３側に設けられたＮ型の埋込層４０３とを含んで構成されている。
Ｐ型の埋込層４０２は、Ｐ型の半導体基板１１よりも高濃度であり、Ｎ型の埋込層４０３は、Ｎ型の半導体層１３よりも高濃度である。

このように、本実施形態においては、ホール素子１０の下部に形成されるＰＮ接合は、半導体基板１１と半導体層１３との間ではなく、Ｐ型の埋込層４０２とＮ型の埋込層４０３との間に形成される。

かかる構成によれば、ＰＮ接合を形成するＰ型の埋込層４０２とＮ型の埋込層４０３がいずれも高濃度であるため、第二および第三の実施形態による半導体装置２００および３００よりもさらに接合リークを低減することが可能となる。

さらに、本実施形態によれば、Ｐ型の埋込層４０２とＮ型の埋込層４０３とのＰＮ接合部に形成される空乏層は、埋込層４０２および埋込層４０３がいずれも高濃度であることから、半導体基板１１側に広がる空乏層も、半導体層１３側に広がる空乏層も狭くなる。したがって、半導体層１３側に広がる空乏層は、第三の実施形態による半導体装置３００と同様、埋込層３０１内に収まるか、埋込層３０１よりも広がった場合でも半導体層１３内に少しかかる程度となる。したがって、半導体層１３の厚さを薄くしても、空乏層が磁気感受部１２に達することを防止することができる。よって、半導体層１３をエピタキシャル成長により形成する場合には、その厚さを薄くできることから、本実施形態においても、製造コストを低減することも可能となる。

ただし、第三の実施形態による半導体装置３００と同様、Ｎ型の埋込層４０３の濃度を高くし過ぎてしまうと、電極１５、１６間の磁気感受部１２内を流れるはずの電流が抵抗の低い埋込層４０３へ流れやすくなってしまう。そのため、半導体層１３の深さ（厚さ）や濃度、および埋込層４０３の厚さや濃度を適宜調節し、最適化する必要がある。

ここで、埋込層４０１は、例えば、半導体基板１１の表面からＰ型不純物を少し深めに導入し、さらに、Ｎ型不純物をＰ型不純物よりも浅めに導入し、その後、エピタキシャル成長により半導体層１３を形成することにより形成される。

なお、埋込層４０２および４０３は、Ｐ型の埋込層４０２を半導体基板１１側、Ｎ型の埋込層４０３を半導体層１３側に形成する、すなわち、半導体基板１１と同一導電型の埋込層を半導体基板１１側に、半導体層１３と同一導電型の埋込層を半導体層１３側に形成する必要のが望ましい。Ｎ型の埋込層４０３をＰ型の半導体基板１１側、Ｐ型の埋込層４０２をＮ型の半導体層１３側に配置した場合でも、接合リークの低減にはつながる。しかし、このように配置してしまうと、埋込層４０３と半導体基板１１とのＰＮ接合部、および埋込層４０２と半導体層１３とのＰＮ接合部のそれぞれに空乏層が形成され、特に、Ｐ型の埋込層４０２とＮ型の半導体層１３との間に形成される空乏層は、濃度の薄い半導体層１３側へ大きく広がり、磁気感受部１２へ影響を与え易くなってしまう。

以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されず、本発明の趣旨を逸脱しない範囲において種々の変更が可能であることは言うまでもない。
例えば、上記実施形態においては、第一導電型をＰ型、第二導電型をＮ型として説明したが、導電型を入れ替えて、第一導電型をＮ型、第二導電型をＰ型としても構わない。

１０ ホール素子
１１ Ｐ型半導体基板
１２ Ｎ型磁気感受部
１３ Ｎ型半導体層
１４ 素子分離拡散層
１５、１６、１７、１８ 電極
１００、２００、３００、４００ 半導体装置
２０１、４０２ Ｐ型埋込層
３０１、４０３ Ｎ型埋込層
４０１ 埋込層

Claims (5)

1. 第一導電型の半導体基板と、
   前記半導体基板上に設けられたホール素子とを有する半導体装置であって、
   前記ホール素子は、
   前記半導体基板上に前記半導体基板と離間して設けられた第二導電型の磁気感受部と、
   前記半導体基板上において、前記磁気感受部の側面および底面を囲むように設けられ、前記磁気感受部より低濃度かつ濃度分布が一定の第二導電型の半導体層とを備えることを特徴とする半導体装置。
2. 前記磁気感受部の下部において、前記半導体基板と前記半導体層との間に設けられ、前記半導体基板よりも高濃度の第一導電型の埋込層をさらに備えることを特徴とする請求項１に記載の半導体装置。
3. 前記磁気感受部の下部において、前記半導体基板と前記半導体層との間に設けられ、前記半導体層よりも高濃度の第二導電型の埋込層をさらに備えることを特徴とする請求項１に記載の半導体装置。
4. 前記磁気感受部の下部において、前記半導体基板と前記半導体層との間に設けられた埋込層をさらに備え、
   前記埋込層は、
   前記半導体基板側に設けられ、前記半導体基板よりも高濃度の第一導電型の第一の埋込層と、
   前記第一の埋込層の上面に接するように前記半導体層側に設けられ、前記半導体層よりも高濃度の第二導電型の第二の埋込層とを含むことを特徴とする請求項１に記載の半導体装置。
5. 前記半導体層は、エピタキシャル層であることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。

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