JP5679906B2 - ホールセンサ - Google Patents

Description

本発明は、半導体ホール素子に関し、高感度で、かつオフセット電圧の除去が可能なホールセンサに関する。

最初に、ホール素子の磁気検出原理について説明する。物質中に流れる電流に対して垂直な磁界を印加するとその電流と磁界の双方に対して垂直な方向に電界（ホール電圧）が生じる。

図２のようなホール素子を考える。磁界に応じてホール電圧を発生するホール素子感受部１の幅をＷ、長さをＬ、電子移動度をμ、電流を流すための電源２の印加電圧をＶｄｄ、印加磁場をＢとしたとき、電圧計３から出力されるホール電圧ＶＨは
ＶＨ＝μＢ（Ｗ／Ｌ）Ｖｄｄ
と表され、このホール素子の磁気感度Ｋｈは、
Ｋｈ＝μ（Ｗ／Ｌ）Ｖｄｄ
と表される。この関係式よりホール素子を高感度にするための方法の１つはＷ／Ｌ比を大きくすることであるのがわかる。

一方、実際のホール素子では磁界が印加されていないときでも、出力電圧が生じている。この磁場０のときに出力される電圧をオフセット電圧という。オフセット電圧が生じる原因は、外部から素子に加わる機械的な応力や製造過程でのアライメントずれなどによる素子内部の電位分布の不均衡によるものであると考えられている。

オフセット電圧を応用上問題とならない大きさとなるように相殺するなどして補償する場合、一般的に以下の方法で行っている。
１つは、図３に示すようなスピニングカレントによるオフセットキャンセル回路を用いる方法である。

ホール素子感受部１０は対称的な形状で、１対の入力端子に制御電流を流し、他の１対の出力端子から出力電圧を得る４端子Ｔ１、Ｔ２、Ｔ３、Ｔ４を有している。ホール素子感受部の一方の一対の端子Ｔ１、Ｔ２が制御電流入力端子となる場合、他方の一対の端子Ｔ３、Ｔ４がホール電圧出力端子となる。このとき、入力端子に電圧Ｖｉｎを印加すると、出力端子には出力電圧Ｖｈ＋Ｖｏｓが発生する。ここでＶｈはホール素子の磁場に比例したホール電圧を示し、Ｖｏｓはオフセット電圧を示している。次に、Ｔ３、Ｔ４を制御電流入力端子、Ｔ１、Ｔ２をホール電圧出力端子として、Ｔ３、Ｔ４間に入力電圧Ｖｉｎを印加すると、出力端子に電圧−Ｖｈ＋Ｖｏｓが発生する。以上の２方向に電流を流したときの出力電圧を減算することによりオフセット電圧Ｖｏｓはキャンセルされ、磁場に比例した出力電圧２Ｖｈを得ることができる。（例えば、特許文献１参照）。

２つ目は、同形状のホール素子２個を直列接続し、ホール素子感受部は互いに直交する向きに近接して配置することで、応力により生じる電圧の不均衡を除去する方法がある。（例えば、特許文献２参照）。

特開平０６−１８６１０３号公報 特開昭６２−２０８６８３号公報

しかしながら、特許文献１の方法では、ホール素子感受部に入力する２方向の電流や出力されるホール電圧が同じでなければスピニングカレントによるオフセット電圧除去ができないため、素子の形状は対称形で、４つの端子も同形状である必要がある。したがって、Ｗ／Ｌを大きくすることができないため、ホール素子の感度を向上できないといった課題がある。

また、特許文献２の方法では、Ｗ／Ｌを任意に決めることができるため、高感度化は可能である。しかしながら、複数のホール素子を用いるため、チップサイズが大きくなり、コストアップにつながるといった課題がある。

さらに、スピニングカレントによるオフセット電圧除去だけではオフセット電圧を除去できない場合がある。その理由を以下で説明する。

ホール素子は、図４に示す等価回路で表される。ホール素子は、４つの端子を、４つの抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４で接続したブリッジ回路として表される。ホール素子が対称形の場合、４つの抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４の抵抗値は同一となる。しかし、実際には応力や製造上の加工精度等により異なる。前記のとおり２方向に電流を流したときの出力電圧を減算することによりオフセット電圧をキャンセルする。

印加磁場がゼロの時を考える。ホール素子の一対の端子Ｔ１、Ｔ２に電圧Ｖｉｎを印加すると、他方の一対の端子Ｔ３、Ｔ４間には、ホール電圧
Ｖｏｕｔａ＝（Ｒ２＊Ｒ４−Ｒ１＊Ｒ３）／（Ｒ１＋Ｒ４）／（Ｒ２＋Ｒ３）＊Ｖｉｎ
が出力される。一方、端子Ｔ３、Ｔ４に電圧Ｖｉｎを印加すると、Ｔ１、Ｔ２にはホール電圧
Ｖｏｕｔｂ＝（Ｒ１＊Ｒ３−Ｒ２＊Ｒ４）／（Ｒ３＋Ｒ４）／（Ｒ１＋Ｒ２）＊Ｖｉｎ
が出力される。２方向の出力電圧の差、つまりオフセット電圧は、
Ｖｏｓ＝Ｖｏｕｔａ−Ｖｏｕｔｂ＝（Ｒ１−Ｒ３）＊（Ｒ２−Ｒ４）＊（Ｒ２＊Ｒ４−Ｒ１＊Ｒ３）／（Ｒ１＋Ｒ４）／（Ｒ２＋Ｒ３）／（Ｒ３＋Ｒ４）／（Ｒ１＋Ｒ２）＊Ｖｉｎ
となる。ここで、右辺の分母（Ｒ１−Ｒ３）＊（Ｒ２−Ｒ４）＊（Ｒ２＊Ｒ４−Ｒ１＊Ｒ３）＝０になる条件においてオフセット電圧は除去できる。したがって、オフセット電圧は各々の等価回路の抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４が異なる場合でもキャンセルできる。しかし、抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４が電流印加方向により値が異なる場合、つまり、ホール素子の一対の端子Ｔ１、Ｔ２に電圧Ｖｉｎを印加する場合と端子Ｔ３、Ｔ４に電圧Ｖｉｎを印加する場合とで４つの抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４の値が異なるとき、オフセット電圧Ｖｏｓは前述の式が成り立たないため、キャンセルできないこととなる。

図５は一般的なホール素子の断面図である。ホール素子感受部となるＮ型不純物領域１０２の周辺部は分離のためＰ型の不純物領域に囲まれている。ホール電流印加端子に電圧を印加すると、ホール素子感受部とその周辺部の境界では空乏層が広がる。空乏層中にはホール電流は流れないため、空乏層が広がっている領域ではホール電流は抑制され、抵抗は増加する。また、空乏層幅は印加電圧に依存する。そのため、図４で示す等価回路の抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４が電圧印加方向により値が変化するためオフセットキャンセル回路で磁気オフセットのキャンセルができない。

上記の課題を解決するため、本発明は以下のような構成をした。
ホール素子感受部の制御電流入力端子とホール電圧出力端子を独立に配置したことを特徴とする。
ホール素子の形状は、十字形状のホール素子感受部を有し、その端部にホール電圧出力端子、十字側面に制御電流入力端子を有することを特徴とする。

配置した端子の形状は、制御電流入力端子幅は十字側面に大きくとり、ホール電圧出力端子幅は端部に小さくとることを特徴とする。
そして、ホール電圧出力端子間隔が大きく、制御電流入力端子間隔が小さいことを特徴とする。
また、スピニングカレントによりオフセット電圧を除去できることを特徴とする。

さらにスピニングカレントによるオフセット電圧除去を可能にするため、Ｐ型半導体基板表面に形成されたＮ型不純物領域からなるホール素子感受部と、Ｎ型不純物領域の側面および底面を囲むように形成されたＮ型低濃度不純物領域からなる空乏層抑制領域と、Ｎ型不純物領域の端部に設けられたＮ高濃度不純物領域からなる制御電流入力端子とからなることを特徴とする。

空乏層抑制領域であるＮ型低濃度不純物領域は磁気感受部のＮ型不純物領域よりも深く、濃度が薄いことを特徴とする。

上記手段を用いることにより、スピニングカレントによりオフセット電圧を除去することができる。また、制御電流入力端子とホール電圧出力端子を独立に配置することにより、入力端子幅を大きくし、出力端子幅を小さくすることができる。また、ホール電圧出力端子間隔（Ｗ）を大きく、制御電流入力端子間隔（Ｌ）を小さくすることができる。これらにより、ホール素子の感度を増大させることができる。さらにホール素子１つでオフセット電圧を除去でき、チップサイズが小さく高感度なホールセンサを提供することができる。

本発明のホール素子の構成を示す図である。 理想的なホール効果の原理について説明するための図である。 スピニングカレントによるオフセット電圧の除去方法を説明するための図である。 ホール素子のオフセット電圧を説明するための等価回路を示す図である。 一般的なホール素子の断面構造を示す図である。 スピニングカレントによるオフセット電圧の除去が可能なホール素子の断面構造を示す図である。

図１は本発明のホール素子の実施例の構成を示した図である。本実施例のホール素子は４回回転軸を有する十字形状のホール素子感受部１００の４つの凸部先端中央部に長方形のホール電圧出力端子１１１、１１２、１１３、１１４と各々の凸部側辺中央部近辺に長方形の制御電流入力端子１２１、１２２、１２３、１２４を有する。ここで、側辺に沿って一直線上に並んで配置される制御電流入力端子同士は金属配線により接続され同電位となるようにしてあるので、２個で一対となる。全部で四対である。

即ち、本実施例ではホール素子に接続する端子についてホール電圧出力端子と制御電流入力端子を独立に配置した。従来の方法では、ホール電圧出力端子と制御電流入力端子の役割を同一端子に兼ねさせていたため、オフセット電圧を除去するために、それぞれの形状を機能に合わせ変化させることはできなかった。この２つの役割を合わせ持つ端子はすべて同一形状でなければならなかった。

しかし、本発明において、ホール電圧出力端子と制御電流入力端子を独立に配置することにより、この２つの端子の形状は独立に決めることができる。オフセット電圧を除去するため、ホール電圧出力端子１１１，１１２、１１３，１１４は同一形状であり、制御電流入力端子１２１，１２２，１２３，１２４は同一形状である。

そして、本実施例においては、ホール電圧出力端子がホール素子感受部に接する長さであるホール電圧出力端子幅を小さく、制御電流入力端子がホール素子感受部に接する端子１個分の長さである制御電流入力端子幅を大きくした。具体的にはホール電圧出力端子幅と制御電流入力端子幅との比が１：２から１：２０の範囲にあるのが好ましい。制御電流入力端子幅を大きくすることにより、ホール素子感受部１００内に流れる電流の均一性を向上させることができる。また、ホール電圧出力端子は導体であるので、その付近が同電位状態になってしまい、ホール効果が得られなくなってしまう。そのため、ホール電圧出力端子幅を小さくすることにより、ホール感度低下を抑制している。

また、本発明において、ホール素子感受部の十字形状の寸法についてホール電圧出力端子間隔（Ｗ）を大きく、制御電流入力端子間隔（Ｌ）を小さく取ることによりＷ／Ｌ比が大きくなり、ホール感度を増大させることができる。

さらに制御電流入力端子幅は十字形状のホール素子凸部側辺の長さより短くする。これは近隣の制御電流入力端子同士が接近しすぎることで、隣り合う制御電流入力端子間に電流が流れ、ホール素子感受部に電流が流れなくなることによる感度低下を抑制するためである。
以上のことにより、１つの素子で高感度であるホール素子を提供することができる。

次にホール素子の構造について説明する。
ホール素子感受部は、半導体材料（例えばシリコン）を用い、電子移動度を高くして、感度を上げるため、不純物濃度を低くする。しかし、ホール素子感受部のＮ型不純物領域１０２の濃度を下げるほど、ホール素子感受部とその周辺部の境界では空乏層が大きくなる。これによりスピニングカレントによるオフセット電圧が除去できなくなることを防ぐため、本発明では図６のような構造とした。

図６に示すホール素子は、Ｐ型半導体基板１０１の表面に形成されたＮ型不純物領域１０２からなるホール素子感受部と、Ｎ型不純物領域１０２の周囲すなわちＮ型不純物領域１０２の側面および底面を囲むように形成されたＮ型低濃度不純物領域１０３からなる空乏層抑制領域と、Ｎ型不純物領域１０２の端部に設けられたＮ型高濃度不純物領域１１０からなる制御電流入力端子を有する構成である。ここで、図６の断面図と図１の平面図を対比して少し説明する。図６に示すＮ型不純物領域１０２からなるホール素子感受部は、図１に示す符号１００に相当しており、平面図においては正方形であって、その頂点である四隅にＮ型高濃度不純物領域１１０からなる制御電流入力端子が配置されている。なお、Ｎ型低濃度不純物領域１０３からなる空乏層抑制領域は、正方形のホール素子感受部の周囲に設けられるが、図１では省略している。

磁気感受部のＮ型不純物領域１０２は深さ３００〜５００ｎｍ程度、濃度は１×１０１６（atoms/cm3）から５×１０１６（atoms/cm3）、空乏層抑制領域であるＮ型低濃度不純物領域１０３は深さ２〜３μｍ程度、濃度は８×１０１４（atoms/cm3）から３×１０１５（atoms/cm3）であることが好ましい。また、ホール電圧出力端子、制御電流入力端子部は、半導体材料表面の不純物濃度（Ｎ型）が選択的に高められ、コンタクト領域が形成されている。これにより、コンタクト領域とそこに配線される電極（配線）とを接続する。そして、各々の端子は、そこに配設される各配線を介して、電気的に接続される。制御電流入力端子及びホール電圧出力端子となるＮ型高濃度不純物領域１１０の深さは３００〜５００ｎｍ程度にすることが好ましい。つまり、空乏層抑制領域は磁気感受部よりも深く，濃度を薄くする。また、制御電流入力端子及びホール電圧出力端子は、ホール磁気感受部と深さを同程度にする。

以上の関係を保つことにより空乏層抑制領域とその周辺部のＰ型基板領域との間の接合部で生じる空乏層に影響されず、制御電流をホール素子感受部に流すことができる。ホール素子をこのような構造にすることによりスピニングカレントによるオフセット電圧の除去ができる。

また、本発明のホール素子の製造方法も容易である。まず、Ｐ型基板に空乏層抑制層となるＮ型低濃度不純物領域１０３を形成する。このとき、Ｎ型低濃度不純物領域１０３は深さ２〜３μｍ、濃度は８×１０１４（atoms/cm3）から３×１０１５（atoms/cm3）である。これはＮウェルと同程度の濃度であり、同程度の深さである。さらに、Ｎ型低濃度不純物領域１０３は空乏層抑制領域として用いるため、Ｎウェルの製造ばらつきが大きくてもホール素子の感度やその他の特性に影響しない。そのため、他の要素のＮウェルと同時に形成することができる。

次に、ホール素子感受部であるＮ型不純物領域１０２を形成する。このとき、Ｎ型低濃度不純物領域１０３は深さ３００〜５００ｎｍ、濃度は１×１０１６（atoms/cm3）から５×１０１６（atoms/cm3）とする。この深さ、濃度の不純物領域は通常のイオン注入装置で形成可能で、Ｎウェルよりも濃度、深さのばらつきを小さくすることができる。ホール素子感受部をイオン注入で形成することにより、感度のばらつきの小さいホール素子を形成する。

最後に、制御電流入力端子及びホール電圧出力端子となる高濃度不純物領域を形成する。高濃度不純物領域は深さ３００ｎｍ〜５００ｎｍであり、他の要素と特に異なる工程を必要とせず、容易に形成可能である。

次にオフセット電圧の除去方法について説明する。
まず、制御電流入力端子１２１、１２２間に電圧Ｖｄｄを印加し、制御電流を流す（電流方向１）。電流が流れると、ホール電圧出力端子１１１、１１２間にホール電圧が生じる。ここでホール電圧出力端子１１１、１１２間に出力される電圧には、磁場の大きさに比例したホール電圧とオフセット電圧を含まれており、出力電圧をＶ３４、ホール電圧をＶＨ３４、オフセット電圧をＶｏｓ３４とすると、
Ｖ３４＝ＶＨ３４＋Ｖｏｓ３４
と表すことができる。

次に、制御電流入力端子１２３、１２４間に電圧Ｖｄｄを印加し、制御電流を流す（電流方向２）。電流が流れると、ホール電圧出力端子１１３、１１４間にホール電圧が生じる。ホール電圧出力端子１１３、１１４間に生じる電圧には、磁場の大きさに比例したホール電圧とオフセット電圧を含まれており、出力電圧をＶ１２、ホール電圧をＶＨ１２、オフセット電圧をＶｏｓ１２とすると、
Ｖ１２＝ＶＨ１２＋Ｖｏｓ１２
と表すことができる。

ここでホール素子の形状は図１で示すように対称な十字形状で、ホール感受端部のホール電圧出力端子１１１、１１２、１１３、１１４及びホール素子感受部側面の制御電流入力端子１２１、１２２、１２３、１２４は同一形状で対称に配置している。そのため、生じるホール電圧ＶＨは、電流を電流方向１で流した場合のホール電圧Ｖ１２と電流方向２で流した場合のホール電圧Ｖ３４の関係は、電流方向が異なるだけで、流す電流量やホール電圧出力端子間隔等は同じであるため、
ＶＨ＝ＶＨ３４＝−ＶＨ１２
とすることができる。オフセット電圧Ｖｏｓについても同様のことが言えるので、
Ｖｏｓ＝Ｖｏｓ３４＝Ｖｏｓ１２
とすることができる。

つまりホール電圧出力端子１１１、１１２間に生じる電圧Ｖ３４とホール電圧出力端子１１３、１１４間に生じる電圧Ｖ１２は、
Ｖ３４＝ＶＨ＋Ｖｏｓ
Ｖ１２＝−ＶＨ＋Ｖｏｓ
と表される。

この電流方向１で得られた出力電圧Ｖ３４と電流方向２で得られた出力電圧Ｖ１２を減算させた電圧Ｖｏｕｔは
Ｖｏｕｔ＝Ｖ３４−Ｖ１２＝２ＶＨ
となりオフセット電圧が除去され、２倍のホール電圧を得ることができる。

以上により、図１のような構成により、チップサイズが小さく、高感度でオフセット電圧を除去できるホールセンサが実現できる。

１、１０、１００ ホール素子感受部
１０１ Ｐ型半導体基板
１０２ Ｎ型不純物領域
１０３ Ｎ型低濃度不純物領域
１１０ Ｎ型高濃度不純物領域
１１１、１１２、１１３、１１４ ホール電圧出力端子
１２１、１２２、１２３、１２４ 制御電流入力端子
２、１２ 電源
３、１３ 電圧計
１１ 切替信号発生器
Ｓ１、Ｓ２、Ｓ３、Ｓ４ センサー端子切替手段
Ｔ１、Ｔ２、Ｔ３、Ｔ４ 端子
Ｒ１、Ｒ２、Ｒ３、Ｒ４ 抵抗

Claims (7)

1. ４つの凸部および４回回転軸を有する十字形上のホール素子感受部と、
   前記４つの凸部のそれぞれの先端中央部に配置された同一形状を有するホール電圧出力端子と、
   前記４つの凸部のそれぞれの側辺の中央部近辺に配置された制御電流入力端子と、
   を有し、
   前記制御電流入力端子のうち、前記側辺に沿って一直線上にならぶ１対の制御電流入力端子は配線により接続され同電位であることを特徴とするホールセンサ。
2. 前記制御電流入力端子が前記ホール素子感受部に接している長さである制御電流入力端子幅は、前記ホール電圧出力端子が前記ホール素子感受部に接している長さであるホール電圧出力端子幅に比べ大きいことを特徴とする請求項１記載のホールセンサ。
3. 前記制御電流入力端子幅は前記側辺の長さより短いことを特徴とする請求項１記載のホールセンサ。
4. 相対するホール電圧出力端子の間隔が、相対する制御電流入力端子間隔よりも大きいことを特徴とする請求項１記載のホールセンサ。
5. 前記ホール素子感受部は、Ｐ型半導体基板表面に形成されたＮ型不純物領域からなり、さらに、前記Ｎ型不純物領域の側面および底面を囲むように形成されたＮ型低濃度不純物領域からなる空乏層抑制領域を有し、
   前記第１のＮ型不純物領域の端部に設けられた前記ホール電圧出力端子及びその両側に配置された前記制御電流入力端子はＮ型高濃度不純物領域からなることを特徴とする請求項１乃至４のいずれか１項記載のホールセンサ。
6. 前記制御電流入力端子及び前記ホール電圧出力端子は、前記Ｐ型半導体基板表面からの深さが前記ホール素子感受部と同じであることを特徴とする請求項５記載のホールセンサ。
7. スピニングカレントによりオフセット電圧を除去できることを特徴とする請求項１乃至６のいずれか１項記載のホールセンサ。

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