KR101755698B1

KR101755698B1 - 홀 센서

Info

Publication number: KR101755698B1
Application number: KR1020110066068A
Authority: KR
Inventors: 다카아키 히오카; 도시히코 오미
Original assignee: 에스아이아이 세미컨덕터 가부시키가이샤
Priority date: 2010-07-05
Filing date: 2011-07-04
Publication date: 2017-07-07
Also published as: CN102313563A; TWI504031B; US20120001280A1; US8427140B2; JP2012032383A; TW201216538A; KR20120003818A; JP5679906B2; CN102313563B

Abstract

(과제)
칩 사이즈의 증가가 없고, 고감도로 오프셋 전압의 제거가 가능한 홀 소자를 제공한다.
(해결 수단)
홀 소자는 십자 형상의 홀 소자 감수부를 갖고, 4 개의 볼록부 선단 중앙부에 홀 전압 출력 단자를 배치하고, 각 볼록부 측면에는 홀 전압 출력 단자와는 독립적으로 제어 전류 입력 단자를 배치한다. 이 때 홀 전압 출력 단자 폭을 작게 하고, 제어 전류 입력 단자 폭을 크게 한다.

Description

홀 센서{HALL SENSOR}

본 발명은, 반도체 홀 소자에 관한 것으로, 고감도이고 또한 오프셋 전압의 제거가 가능한 홀 센서에 관한 것이다.

먼저, 홀 소자의 자기 검출 원리에 대해 설명한다. 물질 중에 흐르는 전류에 대해 수직인 자계를 인가하면 그 전류와 자계의 쌍방에 대해 수직인 방향으로 전계 (홀 전압) 가 발생한다.

도 2 와 같은 홀 소자를 고려한다. 자계에 따라 홀 전압을 발생하는 홀 소자 감수부 (感受部) (1) 의 폭을 W, 길이를 L, 전자 이동도를 μ, 전류를 흘리기 위한 전원 (2) 의 인가 전압을 Vdd, 인가 자장을 B 로 했을 때, 전압계 (3) 로부터 출력되는 홀 전압 (VH) 은

VH=μB(W/L)Vdd

로 나타내고, 이 홀 소자의 자기 감도 (Kh) 는,

Kh=μ(W/L)Vdd

로 나타낸다. 이 관계식으로부터 홀 소자를 고감도로 하기 위한 방법의 하나는 W/L 비를 크게 하는 것임을 알 수 있다.

한편, 실제의 홀 소자에서는 자계가 인가되어 있지 않을 때에도, 출력 전압이 발생한다. 이 자장이 0 일 때에 출력되는 전압을 오프셋 전압이라고 한다. 오프셋 전압이 발생하는 원인은, 외부로부터 소자에 가해지는 기계적인 응력이나 제조 과정에서의 얼라이먼트 어긋남 등에 의한 소자 내부의 전위 분포의 불균형에 의한 것이라고 생각되고 있다.

오프셋 전압을 응용상 문제가 되지 않는 크기가 되도록 상쇄하는 것 등에 의해 보상하는 경우, 일반적으로 이하의 방법으로 실시하고 있다.

하나는, 도 3 에 나타내는 스피닝 커런트 (spinning current) 에 의한 오프셋 캔슬 회로이다.

홀 소자 감수부 (10) 는 대칭적인 형상으로, 1 쌍의 입력 단자에 제어 전류를 흘리고, 다른 1 쌍의 출력 단자로부터 출력 전압을 얻는 4 단자 (T1, T2, T3, T4) 를 가지고 있다. 홀 소자 감수부의 일방의 1 쌍의 단자 (T1, T2) 가 제어 전류 입력 단자가 되는 경우, 타방의 1 쌍의 단자 (T3, T4) 가 홀 전압 출력 단자가 된다. 이 때, 입력 단자에 전압 (Vin) 을 인가하면, 출력 단자에는 출력 전압 (Vh+Vos) 이 발생한다. 여기서 Vh 는 홀 소자의 자장에 비례한 홀 전압을 나타내고, Vos 는 오프셋 전압을 나타내고 있다. 다음으로, T3, T4 를 제어 전류 입력 단자, T1, T2 를 홀 전압 출력 단자로 하여, T3, T4 사이에 입력 전압 (Vin) 을 인가하면, 출력 단자에 전압 (-Vh+Vos) 이 발생한다. 이상의 2 방향으로 전류를 흘렸을 때의 출력 전압을 감산함으로써 오프셋 전압 (Vos) 은 캔슬되고, 자장에 비례한 출력 전압 (2Vh) 을 얻을 수 있다 (예를 들어, 특허문헌 1 참조).

두 번째는, 동일 형상의 홀 소자 2 개를 직렬 접속하고, 홀 소자 감수부는 서로 직교하는 방향에 근접하여 배치함으로써, 응력에 의해 발생하는 전압의 불균형을 제거하는 방법이 있다 (예를 들어, 특허문헌 2 참조).

일본 공개특허공보 평06-186103호 일본 공개특허공보 소62-208683호

그러나, 특허문헌 1 의 방법에서는, 홀 소자 감수부에 입력하는 2 방향의 전류나 출력되는 홀 전압이 동일하지 않으면 스피닝 커런트에 의한 오프셋 전압 제거를 할 수 없기 때문에, 소자의 형상은 대칭형이고, 4 개의 단자도 동일 형상일 필요가 있다. 따라서, W/L 을 크게 할 수 없기 때문에, 홀 소자의 감도를 향상시킬 수 없다는 과제가 있다.

또, 특허문헌 2 의 방법에서는, W/L 을 임의로 결정할 수 있기 때문에, 고감도화는 가능하다. 그러나, 복수의 홀 소자를 사용하므로, 칩 사이즈가 커져, 비용 상승으로 이어진다는 과제가 있다.

또한, 스피닝 커런트에 의한 오프셋 전압 제거만으로는 오프셋 전압을 제거할 수 없는 경우가 있다. 그 이유를 이하에서 설명한다.

홀 소자는, 도 4 에 나타내는 등가 회로로 나타낸다. 홀 소자는, 4 개의 단자를, 4 개의 저항 (R1, R2, R3, R4) 으로 접속한 브릿지 회로로서 나타낸다. 홀 소자가 대칭형인 경우, 4 개의 저항 (R1, R2, R3, R4) 의 저항값은 동일해진다. 그러나, 실제로는 응력이나 제조상의 가공 정밀도 등에 따라 상이하다. 상기와 같이 2 방향으로 전류를 흘렸을 때의 출력 전압을 감산함으로써 오프셋 전압을 캔슬한다.

인가 자장이 제로일 때를 고려한다. 홀 소자의 1 쌍의 단자 (T1, T2) 에 전압 (Vin) 을 인가하면, 타방의 1 쌍의 단자 (T3, T4) 사이에는, 홀 전압 Vouta=(R2*R4-R1*R3)/(R1+R4)/(R2+R3)*Vin 이 출력된다. 한편, 단자 (T3, T4) 에 전압 (Vin) 을 인가하면, T1, T2 에는 홀 전압 Voutb=(R1*R3-R2*R4)/(R3+R4)/(R1+R2)*Vin 이 출력된다. 2 방향의 출력 전압의 차이, 요컨대 오프셋 전압은, Vos=Vouta-Voutb=(R1-R3)*(R2-R4)*(R2*R4-R1*R3)/(R1+R4)/(R2+R3)/(R3+R4)/(R1+R2)*Vin 이 된다. 여기서, 우변의 분모 (R1-R3)*(R2-R4)*(R2*R4-R1*R3)=0 이 되는 조건에서 오프셋 전압은 제거할 수 있다. 따라서, 오프셋 전압은 각각의 등가 회로의 저항 (R1, R2, R3, R4) 이 상이한 경우에도 캔슬할 수 있다. 그러나, 저항 (R1, R2, R3, R4) 이 전류 인가 방향에 따라 값이 상이한 경우, 요컨대, 홀 소자의 1 쌍의 단자 (T1, T2) 에 전압 (Vin) 을 인가하는 경우와 단자 (T3, T4) 에 전압 (Vin) 을 인가하는 경우에 4 개의 저항 (R1, R2, R3, R4) 의 값이 상이할 때, 오프셋 전압 (Vos) 은 전술한 식이 성립되지 않기 때문에, 캔슬할 수 없게 된다.

도 5 는 일반적인 홀 소자의 단면도이다. 홀 소자 감수부가 되는 N 형 불순물 영역 (102) 의 주변부는 분리를 위해 P 형 불순물 영역에 둘러싸여 있다. 홀 전류 인가 단자에 전압을 인가하면, 홀 소자 감수부와 그 주변부의 경계에서는 공핍층이 넓어진다. 공핍층 내에는 홀 전류가 흐르지 않기 때문에, 공핍층이 넓어진 영역에서는 홀 전류가 억제되고, 저항은 증가한다. 또, 공핍층 폭은 인가 전압에 의존한다. 그 때문에, 도 4 에서 나타내는 등가 회로의 저항 (R1, R2, R3, R4) 이 전압 인가 방향에 따라 값이 변화하기 때문에 오프셋 캔슬 회로에서 자기 오프셋의 캔슬을 할 수 없다.

상기 과제를 해결하기 위해, 본 발명은 이하와 같이 구성하였다.

홀 소자 감수부의 제어 전류 입력 단자와 홀 전압 출력 단자를 독립적으로 배치한 것을 특징으로 한다.

홀 소자의 형상은, 십자 형상의 홀 소자 감수부를 갖고, 그 단부에 홀 전압 출력 단자, 십자 측면에 제어 전류 입력 단자를 갖는 것을 특징으로 한다.

배치된 단자의 형상은, 제어 전류 입력 단자 폭은 십자 측면에 크게 취하고, 홀 전압 출력 단자 폭은 단부에 작게 취하는 것을 특징으로 한다.

그리고, 홀 전압 출력 단자 간격이 크고, 제어 전류 입력 단자 간격이 작은 것을 특징으로 한다.

또, 스피닝 커런트에 의해 오프셋 전압을 제거할 수 있는 것을 특징으로 한다.

또한 스피닝 커런트에 의한 오프셋 전압 제거를 가능하게 하기 위해, P 형 반도체 기판 표면에 형성된 N 형 불순물 영역으로 이루어지는 홀 소자 감수부와, N 형 불순물 영역의 측면 및 저면을 둘러싸도록 형성된 N 형 저농도 불순물 영역으로 이루어지는 공핍층 억제 영역과, N 형 불순물 영역의 단부에 형성된 N 고농도 불순물 영역으로 이루어지는 제어 전류 입력 단자로 이루어지는 것을 특징으로 한다.

공핍층 억제 영역인 N 형 저농도 불순물 영역은 자기 감수부의 N 형 불순물 영역보다 깊고, 농도가 엷은 것을 특징으로 한다.

상기 수단을 사용함으로써, 스피닝 커런트에 의해 오프셋 전압을 제거할 수 있다. 또, 제어 전류 입력 단자와 홀 전압 출력 단자를 독립적으로 배치함으로써, 입력 단자 폭을 크게 하고, 출력 단자 폭을 작게 할 수 있다. 또, 홀 전압 출력 단자 간격 (W) 을 크게, 제어 전류 입력 단자 간격 (L) 을 작게 할 수 있다. 이들에 의해, 홀 소자의 감도를 증대시킬 수 있다. 또한 홀 소자 1 개로 오프셋 전압을 제거할 수 있어, 칩 사이즈가 작고 고감도인 홀 센서를 제공할 수 있다.

도 1 은 본 발명의 홀 소자의 구성을 나타내는 도면이다.
도 2 는 이상적인 홀 효과의 원리에 대해 설명하기 위한 도면이다.
도 3 은 스피닝 커런트에 의한 오프셋 전압의 제거 방법을 설명하기 위한 도면이다.
도 4 는 홀 소자의 오프셋 전압을 설명하기 위한 등가 회로를 나타내는 도면이다.
도 5 는 일반적인 홀 소자의 단면 구조를 나타내는 도면이다.
도 6 은 스피닝 커런트에 의한 오프셋 전압의 제거가 가능한 홀 소자의 단면 구조를 나타내는 도면이다.

도 1 은 본 발명의 홀 소자의 실시예의 구성을 나타낸 평면도이다. 본 실시예의 홀 소자는 4 회 회전축을 갖는 십자 형상의 홀 소자 감수부 (100) 의 4 개의 볼록부 선단 중앙부에 직사각형의 홀 전압 출력 단자 (111, 112, 113, 114) 와 각각의 볼록부 측변 중앙부 부근에 직사각형의 제어 전류 입력 단자 (121, 122, 123, 124) 를 갖는다. 여기서, 측변을 따라 일직선 상에 나란히 배치되는 제어 전류 입력 단자끼리는 금속 배선에 의해 접속되고 동 전위가 되도록 되어 있으므로, 2 개로 1 쌍이 된다. 전부 4 쌍이다.

즉, 본 실시예에서는 홀 소자에 접속하는 단자에 대해 홀 전압 출력 단자와 제어 전류 입력 단자를 독립적으로 배치했다. 종래의 방법에서는, 홀 전압 출력 단자와 제어 전류 입력 단자의 역할을 동일 단자에 겸하게 하고 있었기 때문에, 오프셋 전압을 제거하기 위해, 각각의 형상을 기능에 맞춰 변화시킬 수는 없었다. 이 2 개의 역할을 겸비하는 단자는 모두 동일 형상이어야 했다.

그러나, 본 발명에 있어서, 홀 전압 출력 단자와 제어 전류 입력 단자를 독립적으로 배치함으로써, 이 2 개의 단자의 형상은 독립적으로 결정할 수 있다. 오프셋 전압을 제거하기 위해, 홀 전압 출력 단자 (111, 112, 113, 114) 는 동일 형상이며, 제어 전류 입력 단자 (121, 122, 123, 124) 는 동일 형상이다.

그리고, 본 실시예에 있어서는, 홀 전압 출력 단자가 홀 소자 감수부에 접하는 길이인 홀 전압 출력 단자 폭을 작게, 제어 전류 입력 단자가 홀 소자 감수부에 접하는 단자 1 개분의 길이인 제어 전류 입력 단자 폭을 크게 하였다. 구체적으로는 홀 전압 출력 단자 폭과 제어 전류 입력 단자 폭의 비가 1:2 내지 1:20 의 범위에 있는 것이 바람직하다. 제어 전류 입력 단자 폭을 크게 함으로써, 홀 소자 감수부 (100) 내에 흐르는 전류의 균일성을 향상시킬 수 있다. 또, 홀 전압 출력 단자는 도체이므로, 그 부근이 동 전위 상태가 되어, 홀 효과를 얻을 수 없게 된다. 그 때문에, 홀 전압 출력 단자 폭을 작게 함으로써, 홀 감도 저하를 억제하고 있다.

또, 본 발명에 있어서, 홀 소자 감수부의 십자 형상의 치수에 대해 홀 전압 출력 단자 간격 (W) 을 크게, 제어 전류 입력 단자 간격 (L) 을 작게 취함으로써 W/L 비가 커져, 홀 감도를 증대시킬 수 있다.

또한 제어 전류 입력 단자 폭은 십자 형상의 홀 소자 볼록부 측변의 길이보다 짧게 한다. 이것은 가까운 제어 전류 입력 단자끼리가 지나치게 접근함으로써, 이웃하는 제어 전류 입력 단자 사이에 전류가 흐르고, 홀 소자 감수부에 전류가 흐르지 않게 되는 것에 의한 감도 저하를 억제하기 위해서이다.

이상에 의해, 1 개의 소자에서 고감도인 홀 소자를 제공할 수 있다.

다음으로 홀 소자의 구조에 대해 설명한다.

홀 소자 감수부는, 반도체 재료 (예를 들어 실리콘) 를 이용하고, 전자 이동도를 높게 하여 감도를 높이기 때문에, 불순물 농도를 낮게 한다. 그러나, 홀 소자 감수부의 N 형 불순물 영역 (102) 의 농도를 낮출수록, 홀 소자 감수부와 그 주변부의 경계에서는 공핍층이 커진다. 이로써 스피닝 커런트 (spinning current) 에 의한 오프셋 전압을 제거할 수 없게 되는 것을 방지하기 위해, 본 발명에서는 도 6 과 같은 구조로 하였다.

도 6 에 나타내는 홀 소자는, P 형 반도체 기판 (101) 의 표면에 형성된 N 형 불순물 영역 (102) 으로 이루어지는 홀 소자 감수부와, N 형 불순물 영역 (102) 의 주위 즉 N 형 불순물 영역 (102) 의 측면 및 저면을 둘러싸도록 형성된 N 형 저농도 불순물 영역 (103) 으로 이루어지는 공핍층 억제 영역과, N 형 불순물 영역 (102) 의 단부에 형성된 N 형 고농도 불순물 영역 (110) 으로 이루어지는 제어 전류 입력 단자를 갖는 구성이다. 여기서, 도 6 의 단면도와 도 1 의 평면도를 대비하여 조금 설명한다. 도 6 에 나타내는 N 형 불순물 영역 (102) 으로 이루어지는 홀 소자 감수부는, 도 1 에 나타내는 부호 100 에 상당하고, 평면도에서는 정사각형으로서, 그 정점인 네 코너에 N 형 고농도 불순물 영역 (110) 으로 이루어지는 제어 전류 입력 단자가 배치되어 있다. 또한, N 형 저농도 불순물 영역 (103) 으로 이루어지는 공핍층 억제 영역은, 정사각형의 홀 소자 감수부의 주위에 형성되는데, 도 1 에서는 생략했다.

자기 감수부의 N 형 불순물 영역 (102) 은 깊이 300∼500 ㎚ 정도, 농도는 1×10¹⁶ (atoms/㎤) 내지 5×10¹⁶ (atoms/㎤), 공핍층 억제 영역인 N 형 저농도 불순물 영역 (103) 은 깊이 2∼3 ㎛ 정도, 농도는 8×10¹⁴ (atoms/㎤) 내지 3×10¹⁵ (atoms/㎤) 인 것이 바람직하다. 또, 홀 전압 출력 단자, 제어 전류 입력 단자부는, 반도체 재료 표면의 불순물 농도 (N 형) 가 선택적으로 높아지고, 컨택트 영역이 형성되어 있다. 이로써, 컨택트 영역과 그곳에 배선되는 전극 (배선) 을 접속한다. 그리고, 각각의 단자는, 그곳에 배치되는 각 배선을 개재하여 전기적으로 접속된다. 제어 전류 입력 단자 및 홀 전압 출력 단자가 되는 N 형 고농도 불순물 영역 (110) 의 깊이는 300∼500 ㎚ 정도로 하는 것이 바람직하다. 요컨대, 공핍층 억제 영역은 자기 감수부보다 깊고, 농도를 엷게 한다. 또, 제어 전류 입력 단자 및 홀 전압 출력 단자는, 홀 자기 감수부와 깊이를 동일한 정도로 한다.

이상의 관계를 유지함으로써 공핍층 억제 영역과 그 주변부의 P 형 기판 영역 사이의 접합부에서 생성되는 공핍층에 영향을 미치지 않고, 제어 전류를 홀 소자 감수부에 흘릴 수 있다. 홀 소자를 이와 같은 구조로 함으로써 스피닝 커런트에 의한 오프셋 전압의 제거를 할 수 있다.

또, 본 발명의 홀 소자의 제조 방법도 용이하다. 먼저, P 형 기판에 공핍층 억제층이 되는 N 형 저농도 불순물 영역 (103) 을 형성한다. 이 때, N 형 저농도 불순물 영역 (103) 은 깊이 2∼3 ㎛, 농도는 8×10¹⁴ (atoms/㎤) 내지 3×10¹⁵ (atoms/㎤) 이다. 이것은 N 웰 (well) 과 동일한 정도의 농도이며, 동일한 정도의 깊이이다. 또한, N 형 저농도 불순물 영역 (103) 은 공핍층 억제 영역으로서 사용되므로, N 웰의 제조 편차가 커도 홀 소자의 감도나 그 밖의 특성에 영향을 미치지 않는다. 그 때문에, 다른 요소의 N 웰과 동시에 형성할 수 있다.

다음으로, 홀 소자 감수부인 N 형 불순물 영역 (102) 을 형성한다. 이 때, N 형 저농도 불순물 영역 (103) 은 깊이 300∼500 ㎚, 농도는 1×10¹⁶ (atoms/㎤) 내지 5×10¹⁶ (atoms/㎤) 으로 한다. 이 깊이, 농도의 불순물 영역은 통상적인 이온 주입 장치로 형성 가능하고, N 웰보다 농도, 깊이의 편차를 작게 할 수 있다. 홀 소자 감수부를 이온 주입으로 형성함으로써, 감도의 편차가 작은 홀 소자를 형성한다.

마지막으로, 제어 전류 입력 단자 및 홀 전압 출력 단자가 되는 고농도 불순물 영역을 형성한다. 고농도 불순물 영역은 깊이 300 ㎚∼500 ㎚ 이며, 다른 요소와 특별히 상이한 공정을 필요로 하지 않아, 용이하게 형성 가능하다.

다음으로 오프셋 전압의 제거 방법에 대해 설명한다.

먼저, 제어 전류 입력 단자 (121, 122) 사이에 전압 (Vdd) 을 인가하고, 제어 전류를 흘린다 (전류 방향 1). 전류가 흐르면, 홀 전압 출력 단자 (111, 112) 사이에 홀 전압이 발생한다. 여기서 홀 전압 출력 단자 (111, 112) 사이에 출력되는 전압에는, 자장의 크기에 비례한 홀 전압과 오프셋 전압이 포함되어 있고, 출력 전압을 V34, 홀 전압을 VH34, 오프셋 전압을 Vos34 로 하면,

V34=VH34+Vos34

로 나타낼 수 있다.

다음으로, 제어 전류 입력 단자 (123, 124) 사이에 전압 (Vdd) 을 인가하고, 제어 전류를 흘린다 (전류 방향 2). 전류가 흐르면, 홀 전압 출력 단자 (113, 114) 사이에 홀 전압이 발생한다. 홀 전압 출력 단자 (113, 114) 사이에 발생하는 전압에는, 자장의 크기에 비례한 홀 전압과 오프셋 전압이 포함되어 있고, 출력 전압을 V12, 홀 전압을 VH12, 오프셋 전압을 Vos12 로 하면,

V12=VH12+Vos12

로 나타낼 수 있다.

여기서 홀 소자의 형상은 도 1 에서 나타내는 바와 같이 대칭인 십자 형상이고, 홀 감수 단부의 홀 전압 출력 단자 (111, 112, 113, 114) 및 홀 소자 감수부 측면의 제어 전류 입력 단자 (121, 122, 123, 124) 는 동일 형상으로 대칭으로 배치되어 있다. 그 때문에, 발생하는 홀 전압 (VH) 은, 전류를 전류 방향 1 에서 흘린 경우의 홀 전압 (VH12) 과 전류 방향 2 에서 흘린 경우의 홀 전압 (VH34) 의 관계는, 전류 방향이 상이할 뿐, 흘리는 전류량이나 홀 전압 출력 단자 간격 등은 동일하므로,

VH=VH34=-VH12

로 할 수 있다. 오프셋 전압 (Vos) 에 대해서도 동일하다고 할 수 있으므로,

Vos=Vos34=Vos12

로 할 수 있다.

요컨대 홀 전압 출력 단자 (111, 112) 사이에 발생하는 전압 (V34) 과 홀 전압 출력 단자 (113, 114) 사이에 발생하는 전압 (V12) 은,

V34=VH+Vos

V12=-VH+Vos

로 나타낸다.

이 전류 방향 1 에서 얻어진 출력 전압 (V34) 과 전류 방향 2 에서 얻어진 출력 전압 (V12) 을 감산시킨 전압 (Vout) 은

Vout=V34-V12=2VH

가 되고, 오프셋 전압이 제거되고, 2 배의 홀 전압을 얻을 수 있다.

이상에 의해, 도 1 과 같은 구성에 의해, 칩 사이즈가 작고, 고감도로 오프셋 전압을 제거할 수 있는 홀 센서를 실현할 수 있다.

1, 10, 100 : 홀 소자 감수부
101 : P 형 반도체 기판
102 : N 형 불순물 영역
103 : N 형 저농도 불순물 영역
110 : N 형 고농도 불순물 영역
111, 112, 113, 114 : 홀 전압 출력 단자
121, 122, 123, 124 : 제어 전류 입력 단자
2, 12 : 전원
3, 13 : 전압계
11 : 전환 신호 발생기
S1, S2, S3, S4 : 센서 단자 전환 수단
T1, T2, T3, T4 : 단자
R1, R2, R3, R4 : 저항

Claims

4 개의 볼록부 및 4 회 회전축을 갖는 십자 형상의 홀 소자 감수부 (感受部)와,
상기 4 개의 볼록부 각각의 선단 중앙부에 배치된 동일 형상을 갖는 홀 전압 출력 단자와,
상기 4 개의 볼록부 각각의 측변의 중앙부 부근에 배치된 제어 전류 입력 단자를 갖고,
상기 제어 전류 입력 단자 중, 상기 측변을 따라 일직선 상에 늘어서는 1 쌍의 제어 전류 입력 단자는 배선에 의해 접속되고 동 전위인 것을 특징으로 하는 홀 센서.
제 1 항에 있어서,
상기 제어 전류 입력 단자가 상기 홀 소자 감수부에 접하고 있는 길이인 제어 전류 입력 단자 폭은, 상기 홀 전압 출력 단자가 상기 홀 소자 감수부에 접하고 있는 길이인 홀 전압 출력 단자 폭에 비해 큰 것을 특징으로 하는 홀 센서.
제 2 항에 있어서,
상기 제어 전류 입력 단자 폭은 상기 측변의 길이보다 짧은 것을 특징으로 하는 홀 센서.
제 1 항에 있어서,
상대되는 홀 전압 출력 단자의 간격이, 상대되는 제어 전류 입력 단자 간격보다 큰 것을 특징으로 하는 홀 센서.
제 1 항에 있어서,
상기 홀 소자 감수부는, P 형 반도체 기판 표면에 형성된 N 형 불순물 영역으로 이루어지고, 추가로 상기 N 형 불순물 영역의 측면 및 저면을 둘러싸도록 형성된 N 형 저농도 불순물 영역으로 이루어지는 공핍층 억제 영역을 갖고,
상기 N 형 불순물 영역의 단부에 형성된 상기 홀 전압 출력 단자 및 그 양측에 배치된 상기 제어 전류 입력 단자는 N 형 고농도 불순물 영역으로 이루어지는 것을 특징으로 하는 홀 센서.
제 5 항에 있어서,
상기 제어 전류 입력 단자 및 상기 홀 전압 출력 단자는, 상기 P 형 반도체 기판 표면으로부터의 깊이가 상기 홀 소자 감수부와 동일한 것을 특징으로 하는 홀 센서.
제 1 항에 있어서,
스피닝 커런트 (spinning current) 에 의해 오프셋 전압을 제거할 수 있는 것을 특징으로 하는 홀 센서.