JP6489840B2 - ホール素子 - Google Patents

Description

本発明は、半導体ホール素子に関し、特に垂直及び水平方向の磁界を検知し、かつ、オフセット電圧の除去が可能なホール素子に関する。

ホール素子は、非接触での位置検知や角度検知が可能であることから磁気センサとして用いられる。
まず、ホール素子の磁気検出原理について説明する。物質中に流れる電流に対して垂直な磁界を印加するとその電流と磁界の双方に対して垂直な方向に電界（ホール電圧）が生じる。

図５は理想的なホール効果の原理について説明するための図である。理想的なホール素子を考えたとき、ホール素子磁気感受部１の幅Ｗ、長さＬ、電子移動度μ、電流を流すための電源２の印加電圧Ｖｄｄ、印加磁場をＢとしたとき、電圧計３から出力されるホール電圧ＶＨは
ＶＨ＝μＢ（Ｗ／Ｌ）Ｖｄｄ
とあらわすことができる。印加磁場Ｂに比例する係数が磁気感度となるので、このホール素子の磁気感度Ｋｈは、
Ｋｈ＝μ（Ｗ／Ｌ）Ｖｄｄ
と表される。

このようなホール素子としては、基板（ウェハ）表面に垂直な磁界成分を検出する横型ホール素子と水平な磁界成分を検出する縦型ホール素子が知られている。
垂直方向磁界と水平方向磁界の両方を検出する場合、多くは横型ホール素子と縦型ホール素子を同一基板（ウェハ）上に別々に形成することにより実現する。

一方、実際のホール素子では磁界が印加されていないときでも、出力電圧が生じている。この磁場０のときに出力される電圧をオフセット電圧という。オフセット電圧が生じる原因は、外部から素子に加わる機械的な応力や製造過程でのアライメントずれなどの素子内部の電位分布の不均衡によるものであると考えられている。実際の応用においてはオフセット電圧が０であるとみなすことができるように補償することが必要となる。

オフセット電圧を補償する方法として横型ホール素子の場合を例に説明する。
図６はスピニングカレントによるオフセットキャンセル回路の原理を示す回路図である。ホール素子１０は対称的な形状で、１対の入力端子に制御電流を流し、他の１対の出力端子から出力電圧を得る４端子Ｔ１、Ｔ２、Ｔ３、Ｔ４を有している。ホール素子の一方の一対の端子Ｔ１、Ｔ２が制御電流入力端子となる場合、他方の一対の端子Ｔ３、Ｔ４がホール電圧出力端子となる。このとき、入力端子に電圧Ｖｉｎを印加すると、出力端子には出力電圧Ｖｈ＋Ｖｏｓが発生する。ここでＶｈはホール素子の磁場に比例したホール電圧、Ｖｏｓはオフセット電圧を示している。次に、Ｔ３、Ｔ４を制御電流出力端子、Ｔ１、Ｔ２をホール電圧出力端子として、Ｔ３、Ｔ４間に入力電圧Ｖｉｎを印加すると、出力端子に電圧−Ｖｈ＋Ｖｏｓが発生する。Ｓ１〜Ｓ４はセンサ端子切替手段であり、切替信号発生器１１によりＮ１あるいはＮ２の端子が選択される。

以上の２方向に電流を流したときの出力電圧を減算することによりオフセット電圧Ｖｏｓはキャンセルされ、磁場に比例した出力電圧２Ｖｈを得ることができる。（例えば、特許文献１参照）。

また、縦型ホール素子のオフセット電圧について２方向以上に電流を流したり、複数のホール素子の出力の演算をしたりすることによりオフセット電圧を除去することができる。（例えば、特許文献２参照）

特開平０６−１８６１０３号公報 特開２００７−２１２４３５号公報

基板（ウェハ）表面に垂直磁界成分（Ｚ方向）と水平磁界成分（Ｘ，Ｙ方向）を検出するには、横型ホール素子と縦型ホール素子を同一基板上に作成する必要があるため、チップサイズが大きくなる。また、垂直磁界と水平磁界を別々のホール素子で検出するため、個々のホール素子中心で測定されることになる。このため、異なる位置で検出された磁界成分となるため、正確性が失われる。さらに、水平磁場を検出する縦型ホール素子のオフセット電圧を補償するために、複数の縦型ホール素子を配置する必要があるため、さらにチップサイズが増大してしまい、コストアップにつながる等といった難点がある。

本発明は、スピニングカレントを切り替えるスピニングスイッチによるオフセットキャンセルが可能な水平方向磁界と垂直方向磁界を同時に検出可能な一体化されたホール素子を提供することを目的とする。

上記の課題を解決するため、本発明は以下のような構成とした。
まず、ホール効果を利用して垂直磁界及び水平磁界を検出し、オフセット電圧を低減するように構成されたホール素子において、Ｐ型のシリコンからなるＰ型半導体基板層１００と前記Ｐ型半導体基板層上に設けられた垂直磁界検出Ｎ型不純物領域１１０と、前記垂直磁界検出Ｎ型不純物領域を囲むように配置された８つの水平磁界検出Ｎ型不純物領域１２０、１２１とを有することを特徴とするホール素子とした。

また、前記垂直磁界検出Ｎ型不純物領域１１０は、正方形もしくは十字型の４回回転軸を有する垂直磁界感受部と、その各頂点及び端部に同一形状の表面Ｎ型高濃度不純物領域１３０の垂直磁界検出制御電流入力端子及び垂直磁界ホール電圧出力端子とを有することを特徴とするホール素子とした。

また、前記８つの水平磁界検出Ｎ型不純物領域は、前記垂直磁界検出Ｎ型不純物領域の左右（Ｘ方向）に配置された４つの水平磁界検出Ｎ型不純物領域１２１は、水平磁界成分のうち、Ｘ方向成分を検出し、前記垂直磁界検出Ｎ型不純物領域の上下（Ｙ方向）に配置された４つの水平磁界検出Ｎ型不純物領域１２０は、水平磁界成分のうち、Ｙ方向成分を検出することを特徴とするホール素子とした。

また、前記８つの水平磁界検出Ｎ型不純物領域１２０、１２１は、すべて同一形状であり、垂直磁界検出Ｎ型不純物領域１１０の各頂点及び端部に配置された同一形状の表面Ｎ型高濃度不純物領域１３０に対して、左右（Ｘ）方向軸及び上下（Ｙ）方向軸上に、表面Ｎ型高濃度不純物領域１４０、１４１の水平方向磁界検出制御電流入力端子と、前記表面Ｎ型高濃度不純物領域１４０、１４１の制御電流入力端子の基板方向下部（Ｚ方向）に埋め込みＮ型高濃度不純物領域１７０と、前記表面Ｎ型高濃度不純物領域１４０、１４１の制御電流入力端子と前記埋め込みＮ型高濃度不純物領域１７０に挟まれた水平磁界感受部と前記Ｎ型高濃度不純物領域１４０、１４１の制御電流入力端子を挟んで、上下（Ｙ）方向及び左右（Ｘ）方向に２つの表面Ｎ型高濃度不純物領域１５０の水平磁界ホール電圧出力端子とを有することを特徴とするホール素子とした。

また、垂直磁界検出表面Ｎ型高濃度不純物領域１３０は、水平磁界検出制御電流入力端子の役割も兼ねることを特徴とするホール素子とした。
また、垂直磁界検出制御電流入力端子及び水平磁界ホール電圧出力端子の垂直磁界検出表面Ｎ型高濃度不純物領域１３０は深く形成し、水平磁界検出制御電流入力端子の水平磁界検出表面Ｎ型高濃度不純物領域１４０、１４１は浅く形成し、水平磁界ホール電圧出力端子の表面Ｎ型高濃度不純物領域１５０は前記水平磁界検出制御電流入力端子の表面Ｎ型高濃度不純物領域１４０、１４１よりも深く形成することを特徴とするホール素子とした。

上記手段を用いることにより、基板（ウェハ）の表面に垂直な磁界成分と水平な磁界成分を同時に検出可能でかつ、スピニングカレント等によりオフセット電圧を除去することができる。また、垂直磁界検知用の横型ホール素子と水平磁界成分検知用の縦型ホール素子を別々に配置することなく、一体型となったホール素子により両方の磁界検知が可能かつオフセット電圧除去可能であるため、チップサイズを小さく、コストを抑制することができる。

本発明に係るホール素子の平面図である。 本発明に係る図１のＡ−Ａ断面の縦構造図である。 本発明に係る図１のＢ−Ｂ断面の縦構造図である。 本発明に係る別の実施形態のホール素子の平面図である。 理想的なホール効果の原理について説明するための図である。 スピニングカレントによるオフセット電圧の除去方法を説明するための図である。

以下、図面を参照しながら本発明を実施するための形態について詳細に説明する。
図１は本発明に係る実施形態を表すホール素子の平面図である。図２は本発明に係る実施形態を表す図１のＡ−Ａ断面のホール素子の縦断面構造図である。図３は本発明に係る実施形態を表す図１のＢ−Ｂ断面のホール素子の縦断面構造図である。

まず、ホール素子の形状について説明する。
図１〜３に示すようにホール素子１０はＰ型半導体基板層１００上に正方形の基板（ウェハ）表面に対して垂直磁界成分を検出するＮ型不純物領域１１０と垂直磁界検出Ｎ型不純物領域１１０を囲むように配置された８つの水平磁界検出Ｎ型不純物領域１２０Ａ〜Ｄ、１２１Ａ〜Ｄとを有する。

垂直磁界検出Ｎ型不純物領域１１０は、正方形の垂直磁界感受部と、その各頂点に配置された、垂直磁界検出制御電流入力端子及び垂直磁界ホール電圧出力端子となる同一形状の表面Ｎ型高濃度不純物領域１３０Ａ，１３０Ｂ、１３０Ｃ、１３０Ｄを有している。本図では表面Ｎ型高濃度不純物領域は４箇所である。垂直磁界検出Ｎ型不純物領域１１０は上記形態とすることにより、４回回転軸をもつ対称性を有することになる。

一方、８つの水平磁界検出Ｎ型不純物領域１２０Ａ〜Ｄ、１２１Ａ〜Ｄは、すべて同一形状であり、垂直磁界検出Ｎ型不純物領域１１０の各頂点に配置された同一形状の表面Ｎ型高濃度不純物領域１３０Ａ、１３０Ｂ、１３０Ｃ、１３０Ｄに対して、左右（Ｘ）方向軸上の表面Ｎ型高濃度不純物領域１４１Ａ、１４１Ｂ、１４１Ｃ、１４１Ｄの水平方向（Ｘ方向）磁界検出制御電流入力端子と上下（Ｙ）方向軸上の表面Ｎ型高濃度不純物領域１４０Ａ、１４０Ｂ、１４０Ｃ、１４０Ｄの水平方向（Ｙ方向）磁界検出制御電流入力端子と、前記表面Ｎ型高濃度不純物領域１４０Ａ〜Ｄ、１４１Ａ〜Ｄの基板方向下部（Ｚ方向）となる基板内に配置された埋め込みＮ型高濃度不純物領域１７０（図２および図３を参照）と、前記表面Ｎ型高濃度不純物領域１４０Ａ〜Ｄ、１４１Ａ〜Ｄの制御電流入力端子と前記埋め込みＮ型高濃度不純物領域１７０に挟まれた水平磁界感受部と前記Ｎ型高濃度不純物領域１４０Ａ〜Ｄ、１４１Ａ〜Ｄの制御電流入力端子を挟んで、上下（Ｙ）方向あるいは左右（Ｘ）方向に配置された２つの表面Ｎ型高濃度不純物領域１５０の水平磁界ホール電圧出力端子から構成される。

前記８つの水平磁界検出Ｎ型不純物領域１２０Ａ〜Ｄ、１２１Ａ〜Ｄのうち、前記垂直磁界検出Ｎ型不純物領域１３０Ａ、１３０Ｂ、１３０Ｃ、１３０Ｄの左右（Ｘ方向）に配置された４つの水平磁界検出Ｎ型不純物領域１２１Ａ、１２１Ｂ、１２１Ｃ、１２１Ｄは、水平磁界成分のうち、Ｘ方向成分を検出し、垂直磁界検出Ｎ型不純物領域１３０Ａ、１３０Ｂ、１３０Ｃ、１３０Ｄの上下（Ｙ方向）に配置された４つの水平磁界検出Ｎ型不純物領域１２０Ａ、１２０Ｂ、１２０Ｃ、１２０Ｄは、水平磁界成分のうち、Ｙ方向成分を検出する。

さらに、垂直磁界検出Ｎ型不純物領域１１０及び水平磁界検出Ｎ型不純物領域１２０Ａ、１２０Ｂ、１２０Ｃ、１２０Ｄ、１２１Ａ，１２１Ｂ、１２１Ｃ、１２１Ｄの周囲を囲むように表面Ｐ型高濃度不純物領域１６０、１６１を有する。この表面Ｐ型高濃度不純物領域１６０、１６１は、前記垂直磁界感受部及び水平磁界感受部を区画形成する電位障壁部となる。また、外周の表面Ｐ型高濃度不純物領域１６１は当該ホール素子を他の素子と素子分離する素子分離部である。

次に、ホール素子１０の製造方法について説明する。
まず、Ｐ型半導体基板層１００上に垂直磁界検出Ｎ型不純物領域１１０と、水平磁界検出Ｎ型不純物領域１２０Ａ〜Ｄ、１２１Ａ〜ＤとなるＮ型不純物層を形成する。このＮ型不純物層はエピタキシャル層であることが望ましい。エピタキシャル層を形成する場合、その前に平磁界検出Ｎ型不純物領域１２０Ａ〜Ｄ、１２１Ａ〜Ｄの下層（Ｚ方向）に埋め込みＮ型高濃度不純物領域を形成しておくことが好ましい。ただし、エピタキシャル層の形成ではなく、深いＮウェルにより垂直磁界検出Ｎ型不純物領域１１０と、水平磁界検出Ｎ型不純物領域１２０Ａ〜Ｄ、１２１Ａ〜ＤとなるＮ型不純物領域を形成しても良い。

次に、表面Ｐ型高濃度不純物領域１６０、１６１を形成する。垂直磁界感受部及び水平磁界感受部を区画形成する電位障壁部とするため、深く形成する必要がある。そのため、Ｐウェルもしくは高エネルギーイオン注入により表面Ｐ型高濃度不純物領域１６０、１６１を形成する。

そして、垂直磁界検出Ｎ型不純物領域１１０の垂直磁界検出制御電流入力端子として表面Ｎ型高濃度不純物領域１３０Ａ、１３０Ｂ、１３０Ｃ、１３０Ｄ及び水平磁界検出制御電流入力端子として表面Ｎ型高濃度不純物領域１４０Ａ、１４０Ｂ、１４０Ｃ、１４０Ｄ、１４１Ａ，１４１Ｂ、１４１Ｃ、１４１Ｄ及び水平磁界ホール電圧出力端子として表面Ｎ型高濃度不純物領域１５０を形成する。このとき、垂直磁界検出制御電流入力端子及び水平磁界ホール電圧出力端子の垂直磁界検出表面Ｎ型高濃度不純物領域１３０Ａ、１３０Ｂ、１３０Ｃ、１３０Ｄは深く形成し、水平磁界検出制御電流入力端子の水平磁界検出表面Ｎ型高濃度不純物領域１４０Ａ、１４０Ｂ、１４０Ｃ、１４０Ｄ、１４１Ａ、１４１Ｂ、１４１Ｃ、１４１Ｄは浅く形成し、水平磁界ホール電圧出力端子の表面Ｎ型高濃度不純物領域１５０は水平磁界検出制御電流入力端子の表面Ｎ型高濃度不純物領域よりも深く形成することが望ましい。このため、これらの電極となる表面Ｎ型高濃度不純物領域は、別々の工程で形成する。

以下では、上記形態により垂直磁界及び水平磁界を検知し、オフセットを除去する動作を説明する。
まず、図１のホール素子１０のＮ型高濃度不純物領域の垂直磁界検出制御電流入力端子１３０Ａ及び水平磁界検出制御電流入力端子１４０Ｃ、１４１Ｃにプラス電圧、Ｎ型高濃度不純物領域の垂直磁界検出制御電流入力端子１３０Ｃ及び水平磁界検出制御電流入力端子１４０Ａ、１４１Ａをグランドに接続させる。このとき、垂直磁界検出Ｎ型不純物領域１１０では垂直磁界検出制御電流入力端子１３０Ａから１３０Ｃへ電流が流れる。垂直磁界を受けると垂直磁界検出制御電流入力端子１３０Ｂ、１３０Ｄ間に垂直磁界ホール電圧ＶＨＺＡが発生する。

また、水平磁界検出Ｎ型不純物領域１２１Ａには、垂直磁界検出制御電流入力端子１３０Ａから埋め込みＮ型高濃度不純物領域１７０を介して水平磁界検出制御電流入力端子１４１Ａに電流が流れる。Ｘ方向水平磁界を受けると水平磁界検出Ｎ型不純物領域１２１Ａ内の２つの水平磁界検出ホール電圧出力端子１５０間にＸ方向水平磁界ホール電圧ＶＨＸＡが発生する。

さらに、水平磁界検出Ｎ型不純物領域１２１Ｃには、水平磁界検出制御電流入力端子１４１Ｃから埋め込みＮ型高濃度不純物領域１７０を介して垂直磁界検出制御電流入力端子１３０Ｃに電流が流れる。Ｘ方向水平磁界を受けると水平磁界検出Ｎ型不純物領域１２１Ｃ内の２つの水平磁界検出ホール電圧出力端子１５０間にＶＨＸＡと逆方向のＸ方向水平磁界ホール電圧ＶＨＸＣが発生する。

また、水平磁界検出Ｎ型不純物領域１２０Ａには、垂直磁界検出制御電流入力端子１３０Ａから埋め込みＮ型高濃度不純物領域１７０を介して水平磁界検出制御電流入力端子１４０Ａに電流が流れる。Ｙ方向水平磁界を受けると水平磁界検出Ｎ型不純物領域１２０Ａ内の２つの水平磁界検出ホール電圧出力端子１５０間にＹ方向水平磁界ホール電圧ＶＨＹＡが発生する。

さらに、水平磁界検出Ｎ型不純物領域１２０Ｃには、水平磁界検出制御電流入力端子１４０Ｃから埋め込みＮ型高濃度不純物領域１７０を介して垂直磁界検出制御電流入力端子１３０Ｃに電流が流れる。Ｙ方向水平磁界を受けると水平磁界検出Ｎ型不純物領域１２０Ｃ内の２つの水平磁界検出ホール電圧出力端子１５０間にＶＨＹＡと逆方向のＹ方向水平磁界ホール電圧ＶＨＹＣが発生する。

次に、Ｎ型高濃度不純物領域の垂直磁界検出制御電流入力端子１３０Ｂ及び水平磁界検出制御電流入力端子１４０Ｂ、１４１Ｂにプラス電圧、Ｎ型高濃度不純物領域の垂直磁界検出制御電流入力端子１３０Ｄ及び水平磁界検出制御電流入力端子１４０Ｄ、１４１Ｄをグランドに接続させる。このとき、垂直磁界検出Ｎ型不純物領域１１０では垂直磁界検出制御電流入力端子１３０Ｂから１３０Ｄへ電流が流れる。垂直磁界を受けると垂直磁界検出制御電流入力端子１３０Ａ、１３０Ｃ間に垂直磁界ホール電圧ＶＨＺＢが発生する。

また、水平磁界検出Ｎ型不純物領域１２１Ｂには、垂直磁界検出制御電流入力端子１３０Ｂから埋め込みＮ型高濃度不純物領域１７０を介して水平磁界検出制御電流入力端子１４１Ｂに電流が流れる。Ｘ方向水平磁界を受けると水平磁界検出Ｎ型不純物領域１２１Ｂ内の２つの水平磁界検出ホール電圧出力端子１５０間にＸ方向水平磁界ホール電圧ＶＨＸＢが発生する。

さらに、水平磁界検出Ｎ型不純物領域１２１Ｄには、水平磁界検出制御電流入力端子１４１Ｄから埋め込みＮ型高濃度不純物領域１７０を介して垂直磁界検出制御電流入力端子１３０Ｄに電流が流れる。Ｘ方向水平磁界を受けると水平磁界検出Ｎ型不純物領域１２１Ｄ内の２つの水平磁界検出ホール電圧出力端子１５０間にＶＨＸＢと逆方向のＸ方向水平磁界ホール電圧ＶＨＸＤが発生する。

また、水平磁界検出Ｎ型不純物領域１２０Ｂには、垂直磁界検出制御電流入力端子１３０Ｂから埋め込みＮ型高濃度不純物領域１７０を介して水平磁界検出制御電流入力端子１４０Ｂに電流が流れる。Ｙ方向水平磁界を受けると水平磁界検出Ｎ型不純物領域１２０Ｂ内の２つの水平磁界検出ホール電圧出力端子１５０間にＹ方向水平磁界ホール電圧ＶＨＹＢが発生する。

さらに、水平磁界検出Ｎ型不純物領域１２０Ｄには、水平磁界検出制御電流入力端子１４０Ｄから埋め込みＮ型高濃度不純物領域１７０を介して垂直磁界検出制御電流入力端子１３０Ｄに電流が流れる。Ｙ方向水平磁界を受けると水平磁界検出Ｎ型不純物領域１２０Ｄ内の２つの水平磁界検出ホール電圧出力端子１５０間にＶＨＹＢと逆方向のＹ方向水平磁界ホール電圧ＶＨＹＤが発生する。

以上により垂直磁界による垂直磁界検出ホール電圧ＶＨＺＡとＶＨＺＢが得られる。この垂直磁界検出ホール電圧はオフセット電圧を含んでおり、ホール電圧とオフセット電圧の足し合わせとなり、ＶＨＺＡはＶｈｚ＋Ｖｏｓ、ＶＨＺＢは−Ｖｈｚ＋Ｖｏｓと表すことができる。この２つの出力を減算することにより（ＶＨＺＡ−ＶＨＺＢ）／２＝Ｖｈｚとなり、垂直磁界成分検出ホール電圧のオフセット電圧を除去することが可能となる。つまり、スピニングカレントにより垂直磁界成分検出ホール電圧のオフセット電圧を除去できる。

一方、Ｘ方向水平磁界によるＸ方向水平磁界検出ホール電圧ＶＨＸＡ、ＶＨＸＢ、ＶＨＸＣ及びＶＨＸＤが得られる。この垂直磁界検出ホール電圧はオフセット電圧を含んでおり、ホール電圧とオフセット電圧の足し合わせとなり、ＶＨＸＡはＶｈｘ＋Ｖｏｓ、ＶＨＸＣは−Ｖｈｘ＋Ｖｏｓ，ＶＨＸＢはＶｈｘ＋Ｖｏｓ、ＶＨＸＤは−Ｖｈｘ＋Ｖｏｓと表すことができる。この４つの出力を演算することにより（ＶＨＸＡ−ＶＨＸＣ＋ＶＨＸＢ−ＶＨＸＤ）／４＝Ｖｈｘとなり、Ｘ方向水平磁界成分検出ホール電圧のオフセット電圧を除去することが可能となる。

また、Ｙ方向水平磁界によるＹ方向水平磁界検出ホール電圧ＶＨＹＡ、ＶＨＹＢ、ＶＨＹＣ及びＶＨＹＤが得られる。この垂直磁界検出ホール電圧はオフセット電圧を含んでおり、ホール電圧とオフセット電圧の足し合わせとなり、ＶＨＹＡはＶｈｙ＋Ｖｏｓ、ＶＨＹＣは−Ｖｈｙ＋Ｖｏｓ，ＶＨＹＢはＶｈｙ＋Ｖｏｓ、ＶＨＹＤは−Ｖｈｙ＋Ｖｏｓと表すことができる。この４つの出力を演算することにより（ＶＨＹＡ−ＶＨＹＣ＋ＶＨＹＢ−ＶＨＹＤ）／４＝Ｖｈｙとなり、Ｙ方向水平磁界成分検出ホール電圧のオフセット電圧を除去することが可能となる。

つまり、水平磁界検出Ｎ型不純物領域と垂直磁界検出表面Ｎ型高濃度不純物領域とからなる水平磁界検出部において、Ｘ方向及びＹ方向磁界検出部各々４つの磁界検出ホール電圧の出力演算により水平磁界成分検出ホール電圧のオフセット電圧を除去できる。

以上、垂直磁界検出表面Ｎ型高濃度不純物領域１３０Ａ〜Ｄは、水平磁界検出制御電流入力端子の役割も兼ねることにより、同時に電流をＸ，Ｙ、Ｚ方向磁界を検出できる方向に流し、かつ同じ方向に複数の電流が流れるため、垂直磁界検出のスピニングカレントによる垂直磁界成分検出ホール電圧のオフセット電圧を除去と水平磁界検出部において、Ｘ方向及びＹ方向磁界検出部各々４つの磁界検出ホール電圧の出力演算により水平磁界成分検出ホール電圧のオフセット電圧を除去とを同時に行うことができ、オフセット電圧が除去された垂直磁界検出と水平磁界検出を同時に可能である。

また、電圧印加方法は、先述の実施形態例に限らない。
対向する垂直磁界検出制御電流入力端子に垂直磁界検出制御電圧を印加し、その反対の対向する垂直磁界検出制御電流入力端子で垂直磁界検出ホール電圧を検出する。このとき、垂直磁界検出制御電圧を印加する垂直磁界検出制御電流入力端子周りの水平磁界検出制御電流入力端子に水平磁界検出Ｎ型不純物領域に電流が流れるように垂直磁界検出制御電圧印加電圧と逆の電圧を印加する。これにより水平方向磁界検出ホール電圧出力端子１５０によりＸ方向及びＹ方向磁界検出ホール電圧を検出する。

次に、垂直磁界検出ホール電圧を検出した垂直磁界検出制御電流入力端子と垂直磁界検出制御電圧を印加した垂直磁界検出制御電流入力端子を入れ替え、同様に電圧を印加することにより、垂直磁界検出のスピニングカレントによる垂直磁界成分検出ホール電圧のオフセット電圧の除去と水平磁界検出部において、Ｘ方向及びＹ方向磁界検出部各々４つの磁界検出ホール電圧の出力演算により水平磁界成分検出ホール電圧のオフセット電圧の除去とを同時に行うことも可能である。

図４は本発明に係る他の実施形態を表すホール素子の平面図である。垂直磁界検出Ｎ型不純物領域１１０は図１に示した正方形だけに限らない。図４に示すような十字型の磁気感受部とその４つの端部に表面Ｎ型高濃度不純物領域１３０Ａ、１３０Ｂ、１３０Ｃ、１３０Ｄのホール電流制御電極及びホール電圧出力端子を有するなどの４回回転軸をもつ垂直磁界検出Ｎ型不純物領域であってもよい。

垂直磁界検出Ｎ型不純物濃度領域１１０の形状を十字型（あるいはＸ型といっても良い）としている。十字型（あるいはＸ型）とすることで中心付近のホール電圧を効率的に測定することが可能となる。

１０ ホール素子
１１０ 垂直磁界検出Ｎ型不純物濃度領域
１２０、１２０Ａ、１２０Ｂ、１２０Ｃ、１２０Ｄ 水平（Ｙ方向）磁界検出Ｎ型不純物濃度領域
１２１、１２１Ａ、１２１Ｂ、１２１Ｃ、１２０Ｄ 水平（Ｘ方向）磁界検出Ｎ型不純物濃度領域
１３０、１３０Ａ、１３０Ｂ、１３０Ｃ、１３０Ｄ 垂直磁界検出表面Ｎ型高濃度不純物領域
１４０、１４０Ａ、１４０Ｂ、１４０Ｃ、１４０Ｄ 水平磁界検出（Ｙ方向）表面Ｎ型高濃度不純物領域
１４１、１４１Ａ、１４１Ｂ、１４１Ｃ、１４１Ｄ 水平磁界検出（Ｘ方向）表面Ｎ型高濃度不純物領域
１５０ 水平磁界検出表面Ｎ型高濃度不純物領域
１６０ １６１ 表面Ｐ型高濃度不純物領域
１７０ 埋め込みＮ型高濃度不純物領域
１１Ａ、１１Ｂ、１１Ｃ、１１Ｄ ホール電圧出力端子及び制御電流入力端子
２、１２ 電源
３、１３ 電圧計
１１ 切替信号発生器
Ｓ１、Ｓ２、Ｓ３、Ｓ４ センサ端子切替手段
Ｔ１、Ｔ２、Ｔ３、Ｔ４ 端子
Ｒ１、Ｒ２、Ｒ３、Ｒ４ 抵抗

Claims (9)

1. ホール効果を利用して垂直磁界及び水平磁界を検出し、オフセット電圧を低減するように構成されたホール素子において、
   Ｐ型のシリコンからなるＰ型半導体基板層と
   前記Ｐ型半導体基板層上に設けられた垂直磁界検出Ｎ型不純物領域と、
   前記垂直磁界検出Ｎ型不純物領域を囲むように配置された８つの水平磁界検出Ｎ型不純物領域と、
   を有し、
   前記垂直磁界検出Ｎ型不純物領域は、
   正方形もしくは十字型の４回回転軸を有する垂直磁界感受部と、
   前記垂直磁界感受部の各頂点もしくは端部に配置された、垂直磁界検出制御電流入力端子及び垂直磁界ホール電圧出力端子となる同一形状の第１の表面Ｎ型高濃度不純物領域と、
   を有し、
   前記８つの水平磁界検出Ｎ型不純物領域は、
   前記垂直磁界検出Ｎ型不純物領域の左右（Ｘ方向）に配置された、水平磁界成分のうち、Ｘ方向成分を検出する４つの水平磁界検出Ｎ型不純物領域と、
   前記垂直磁界検出Ｎ型不純物領域の上下（Ｙ方向）に配置された、水平磁界成分のうち、Ｙ方向成分を検出する４つの水平磁界検出Ｎ型不純物領域と、
   を有することを特徴とするホール素子。
2. 前記８つの水平磁界検出Ｎ型不純物領域は、すべて同一形状であり、
   前記第１の表面Ｎ型高濃度不純物領域に対して、左右（Ｘ）方向軸及び上下（Ｙ）方向軸上に配置された、第２の表面Ｎ型高濃度不純物領域である水平方向磁界検出制御電流入力端子と、
   前記水平方向磁界検出制御電流入力端子の基板方向下部（Ｚ方向）となる前記半導体基板層内に配置された埋め込みＮ型高濃度不純物領域と、
   前記水平方向磁界検出制御電流入力端子と前記埋め込みＮ型高濃度不純物領域に挟まれた水平磁界感受部と、
   前記水平方向磁界検出制御電流入力端子を挟んで、上下（Ｙ）方向及び左右（Ｘ）方向に配置された２つの第３の表面Ｎ型高濃度不純物領域である水平磁界ホール電圧出力端子と、
   を有することを特徴とする請求項１に記載のホール素子。
3. 前記第１の表面Ｎ型高濃度不純物領域は、前記水平方向磁界検出制御電流入力端子の役割も兼ねることを特徴とする請求項２に記載のホール素子。
4. 前記第１の表面Ｎ型高濃度不純物領域および前記第３の表面Ｎ型高濃度不純物領域は、前記第２の表面Ｎ型高濃度不純物領域よりも深くまで形成することを特徴とする請求項２または３に記載のホール素子。
5. 前記垂直磁界検出Ｎ型不純物領域及び前記水平磁界検出Ｎ型不純物領域の周囲を囲む表面Ｐ型高濃度不純物領域を有することを特徴とする請求項１乃至４のいずれか１項に記載のホール素子。
6. 前記表面Ｐ型高濃度不純物領域は、前記垂直磁界感受部及び前記水平磁界感受部を区画形成する電位障壁部である請求項５に記載のホール素子。
7. 前記垂直磁界検出Ｎ型不純物領域におけるスピニングカレントにより垂直磁界成分検出ホール電圧のオフセット電圧を除去できることを特徴とする請求項１乃至６のいずれか１項に記載のホール素子。
8. 前記水平磁界検出Ｎ型不純物領域と前記第１の表面Ｎ型高濃度不純物領域とからなる水平磁界検出部において、Ｘ方向及びＹ方向磁界検出部各々４つの磁界検出ホール電圧の出力演算により水平磁界成分検出ホール電圧のオフセット電圧を除去できることを特徴とする請求項１に記載のホール素子。
9. 前記垂直磁界検出Ｎ型不純物領域におけるスピニングカレントによる垂直磁界成分検出ホール電圧のオフセット電圧の除去と
   前記水平磁界検出部における、Ｘ方向及びＹ方向磁界検出部各々４つの磁界検出ホール電圧の出力演算による水平磁界成分検出ホール電圧のオフセット電圧の除去と
   を同時に行うことにより、オフセット電圧が除去された垂直磁界検出と水平磁界検出を同時に行う請求項８に記載のホール素子。