CN101290946B - 减小霍尔集成电路失调电压方法及其装置 - Google Patents

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Abstract

一种减小霍尔集成电路失调电压方法,是将霍尔单元阵列位于芯片中心部分,其他为霍尔单元服务的电路器件置于霍尔单元阵列的周围,并将霍尔单元并联联接,每个霍尔单元周边被重掺杂所形成的隔离带和外延层所包围。所涉及的装置包括一半导体P型基层衬底,以及在半导体P型基层衬底上生长轻掺杂的半导体N型外延层。在半导体N型外延层上还置有被重掺杂的半导体P型隔离带,该隔离带将半导体N型外延层分割成至少三块孤立的霍尔单元,且霍尔单元呈中心对称排列的阵列。本发明可使得霍尔器件受芯片边缘的应力和压力等的影响趋于一致,使得霍尔单元失调电压受霍尔单元周围的其它器件影响更小,并使霍尔单元受制造工艺的偏差影响趋于一致,匹配性更好。

Description

减小霍尔集成电路失调电压方法及其装置
【技术领域】
本发明涉及到半导体集成电路的改进,尤其是霍尔器件。更具体地说,涉及到一种减小集成在集成电路中的霍尔器件失调电压布图设计方法及其装置。
【背景技术】
基于霍尔效应原理工作的霍尔器件主要作为磁传感器所使用。众所周知,采用硅材料制作的霍尔器件的优势在于,它们的制造技术与微电子集成电路技术兼容,可以和各种保障电路(例如调整、补偿和保护等电路)和信号处理电路(例如放大器、施密特触发器、带通滤波器和输出器等电路)等集成在一起构成各种功能电路,实现大批量生产,大幅度降低了生产成本;输出信号可供计算机和各种仪器设备直接使用,非常方便。因此霍尔集成电路作为一个重要的分支获得了很大的发展。在过去20年,已批量生产的霍尔集成电路包括霍尔线性电路、霍尔开关电路、霍尔功率电路、霍尔微功耗电路、霍尔齿轮传感器电路等等,并已在磁场测量、物体运动参量(速度、转速、位置、位移等)的检测、无触点开关、电流传感等各个领域得到了愈来愈广泛的应用。而且,据预测,在今后二十年中,它们仍将在这些应用中起主导作用,因而吸引了许多专家、学者对它们尚存的不足进行了大量的改进研究。在若干改进性研究课题中,控制和减小霍尔器件的失调电压一直引起研究的重点之一。
硅材料的霍尔迁移率较小,产生的霍尔电压也很微弱,因此失调电压是霍尔电路设计中必须尽力减小的参数。失调电压是由于材料的不均匀性、晶体的各向异性、表面状态、制作上的机械误差(例如光刻套准性)以及包封材料的压力和半导体的热不匹配等多种复杂因素引起的。在这方面,人们也进行了大量的研究工作,找到了许多改进方法,使失调电压降低几个数量级,其中霍尔单元的阵列状对称性设计是减小失调电压的行之有效的方法。
早期的霍尔效应单元采用如图1所示的单一的霍尔单元(霍尔片、霍尔板,Hall Plate),这种单一结构易受热量、机械压力的影响,因此输出的霍尔电压会随着温度、大气压力、机械压力的变化而变得不平衡。霍尔效应单元可等效为如图2所示的一四个电阻组成的文氏电阻桥网络。图2中的ΔR代表失调。那么对于电压偏置的情况,则失调电压为: V OFF = ΔR R V .
为了避免如上所述的单一霍尔单元的缺点,在许多设计中已广泛采用如图3所示的对称性四霍尔单元阵列的布图设计。这四个并列的霍尔单元提供了一种“物理平均”的霍尔电压输出。使得失调误差、机械压力等的失配可以互相抵消,在稳定性和失调电压等方面有10倍数量级的改进。但实际上即使采用了如图2的对称性阵列霍尔单元的布图设计,仍然会有一些导致失调电压的因素不可预计和控制。图3中的箭头方向代表电流方向。如图4为采用双极(Bipolar)工艺实现的四霍尔单元阵列和其外围电路(仅给出了一个NPN晶体管)的剖面图。
【发明内容】
本发明所要解决的技术问题是克服上述现有技术中所存在的缺陷,采用简单的设计原理,提供一种霍尔单元图形匹配性、对称性、一致性更好,并受霍尔器件周围的其它器件影响更小的霍尔输出电压失调更小的布图设计方法及其装置。
本发明采用了下列技术方案解决了其技术问题:一种减小霍尔集成电路失调电压方法,其特征在于是将霍尔单元阵列位于芯片的中心部分,其他为霍尔单元服务的电路器件置于霍尔单元阵列的周围,并将霍尔单元阵列中的霍尔单元并联联接,每个霍尔单元的周边被重掺杂所形成的隔离带和外延层所包围。
根据上述的减小霍尔集成电路失调电压方法所涉及的装置,包括一半导体P型基层衬底,以及在半导体P型基层衬底上生长轻掺杂的半导体N型外延层。在半导体N型外延层上还置有被重掺杂的半导体P型隔离带,该隔离带将半导体N型外延层分割成至少三块孤立的霍尔单元,且霍尔单元呈中心对称排列的阵列,各霍尔单元之间并联联接。
本发明的特点是通过使霍尔单元阵列的位于芯片的中心部分,其它为霍尔单元服务的电路器件(如霍尔电压放大器)位于霍尔单元的周围的布图方式,从而使得霍尔器件受芯片边缘的应力和压力等的影响趋于一致。
本发明的第二个特点是霍尔器件由四个完全一样的并联联接单元组成,每个霍尔单元的四周被重掺杂隔离带和较宽的外延层(虚拟外延岛dummy isolation-land)所包围。这主要有两方面的好处,一是霍尔单元和周围的其它器件隔离开来,使得霍尔单元失调电压受霍尔单元周围的其它器件影响更小,这种影响也包括霍尔单元之间的互相影响;另一个好处是使霍尔单元受制造工艺的偏差的影响趋于一致,匹配性更好。
本发明所述的方法及其装置,使得制备出来的霍尔单元图形匹配性、对称性、一致性更好,霍尔输出电压失调更小。
【附图说明】
图1是现有技术中的霍尔单元结构示意图;
图2是图1中霍尔效应单元的等效电路图;
图3是现有技术中另一种对称性四霍尔单元阵列的结构示意图;
图4为采用双极(Bipolar)工艺实现的四霍尔单元阵列和其外围电路(仅给出了一个NPN晶体管)的剖面图;
图5是本发明第一实施例的霍尔单元阵列的结构示意图;
图6是图5中A-A向剖视放大图;
图7是图5中是霍尔单元的连接方式示意图;
图8是本发明第二实施例的霍尔单元阵列的结构及其连接方式示意图;
图9是本发明第三实施例的的霍尔单元阵列的结构及其连接方式示意图;
图10是本发明第四实施例的霍尔单元阵列的结构及其连接方式示意图。
图中各序号分别表示为:
1-半导体P型基层衬底          2-轻掺杂的半导体N型外延层
3-被重掺杂的半导体P型隔离带  4-霍尔单元
5-其他电路器件。             6-霍尔单元上的接线孔
7-霍尔单元周边的缺口
【具体实施方式】
以下结合实施例以及附图对本发明作进一步的描述。
参照图5、图6和图7,本发明所述的一种减小霍尔集成电路失调电压方法是将霍尔单元阵列位于芯片的中心部分,其他为霍尔单元服务的电路器件置于霍尔单元阵列的周围,并将霍尔单元阵列中的霍尔单元并联联接,每个霍尔单元的周边被重掺杂所形成的隔离带和外延层所包围。
上述的减小霍尔集成电路失调电压方法所涉及的装置,包括一半导体P型基层衬底1,以及在半导体P型基层衬底1上生长轻掺杂的半导体N型外延层2。在半导体N型外延层2上还置有被重掺杂的半导体P型隔离带3,该隔离带3将半导体N型外延层2分割成至少三块孤立的霍尔单元4,且霍尔单元4呈中心对称排列的阵列,各霍尔单元4之间并联联接。另外,所述的霍尔单元4的周边还被外延层2所包围。
本发明所述的霍尔单元4的周边置有其他为霍尔单元4服务的电路器件5。
本发明所述的霍尔单元4形状为平面几何形状,具体可以是矩形或平行四边形或三角形或扇形或圆形。
第一实施例
图6给出了图5的沿A-A向的剖面图。图中数字相同的代表相同的区域。在半导体P型基层衬底1生长轻掺杂的N型外延层2,该外延层2被重掺杂的P型隔离带3间隔为一个个孤立的外延岛即霍尔单元4。四个完全一样且并联联接的霍尔单元4形成霍尔敏感器件且位于芯片的中部(图5)。
第二实施例
图8给出了第二实施例霍尔单元4的布图设计方法和连接方式,与第一实施例相比,其中霍尔单元4设置旋转了45度角,图中没有画出较宽的外延层2以及隔离带3。
第三实施例
图9给出了第三实施例霍尔单元4的布图设计方法和连接方式,和第二实施例相比,仅由三个霍尔单元4组成,并且霍尔单元4呈平行四边形中心对称均衡设置,图中没有画出较宽的外延层2以及隔离带3。
第四实施例
图10给出了第四实施例霍尔单元4的布图设计方法和连接方式,和第一实施例相比,每个霍尔单元4的周边上挖掉了半圆形缺口7,这样,可使霍尔单元4的其性能更趋于均衡。图中没有画出较宽的外延层2以及隔离带3。

Claims (7)

1.一种减小霍尔集成电路失调电压方法,其特征在于,将霍尔单元阵列位于芯片的中心部分,其他为霍尔单元服务的电路器件置于霍尔单元阵列的周围,并将霍尔单元阵列中的霍尔单元并联联接,每个霍尔单元的周边被重掺杂所形成的隔离带和外延层所包围。
2.一种装置,使用如权利要求1所述的减小霍尔集成电路失调电压方法,该装置包括一半导体P型基层衬底,以及在半导体P型基层衬底上生长轻掺杂的半导体N型外延层,其特征在于:在半导体N型外延层上还置有被重掺杂的半导体P型隔离带,该隔离带将半导体N型外延层分割成至少三块孤立的霍尔单元,且霍尔单元呈中心对称排列的阵列,各霍尔单元之间并联联接。
3.根据权利要求2所述的装置,其特征在于,所述的霍尔单元的周边还被外延层所包围。
4.根据权利要求2所述的装置,其特征在于,所述的霍尔单元的周边置有其他为霍尔单元服务的电路器件。
5.根据权利要求2所述的装置,其特征在于,所述的霍尔单元形状为平面几何形状。
6.根据权利要求5所述的装置,其特征在于,所述的霍尔单元为矩形或平行四边形或三角形或扇形或圆形。
7.根据权利要求2所述的装置,其特征在于,所述的霍尔单元的周边还置有能使其性能趋于均衡的缺口。
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