JPS63102257A - ヘテロ接合バイポ−ラ半導体装置の製造方法 - Google Patents
ヘテロ接合バイポ−ラ半導体装置の製造方法Info
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- JPS63102257A JPS63102257A JP24731486A JP24731486A JPS63102257A JP S63102257 A JPS63102257 A JP S63102257A JP 24731486 A JP24731486 A JP 24731486A JP 24731486 A JP24731486 A JP 24731486A JP S63102257 A JPS63102257 A JP S63102257A
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Classifications
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
- H01L29/365—Planar doping, e.g. atomic-plane doping, delta-doping
-
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- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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- H01L29/737—Hetero-junction transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は、ヘテロ接合バイポーラ半導体装置の製造方法
に於いて、基板上にｎ型ＡｌＧａＡｓからなるエミッタ
層を高温で形成し、それから、プレーナ・ドーピング法
にてｐ型ＧａＡｓからなるベース層を形成することに依
り、良質のエミッタ層及び高不純物濃度のベース層を得
られるようにしたものである。
に於いて、基板上にｎ型ＡｌＧａＡｓからなるエミッタ
層を高温で形成し、それから、プレーナ・ドーピング法
にてｐ型ＧａＡｓからなるベース層を形成することに依
り、良質のエミッタ層及び高不純物濃度のベース層を得
られるようにしたものである。
本発明は、特性良好なベース層を持つＡｆＧａＡ ３
／ Ｇ ａ Ａ ｓ系へテロ接合バイポーラ半導体装置
を製造することができる方法に関する。
／ Ｇ ａ Ａ ｓ系へテロ接合バイポーラ半導体装置
を製造することができる方法に関する。
第２図は従来のＡ Ｉ Ｇ ａ Ａ ｓ ／ Ｇ ａ
Ａ ｓ系へテロ接合バイポーラ・トランジスタ（ｈｅｔ
ｅｒ。
Ａ ｓ系へテロ接合バイポーラ・トランジスタ（ｈｅｔ
ｅｒ。
ｊｕｎｃｔｉｏｎ ｂｉｐｏｌａｒ ｔｒａｎｓｉ
ｓｔｏｒ：ＨＢＴ）の要部切断側面図を表している。
ｓｔｏｒ：ＨＢＴ）の要部切断側面図を表している。
図に於いて、２１は半絶縁性のＧａＡｓ基板、２２はｎ
”型ＧａＡｓコレクタ・コンタクト層、２３はｎ型Ｇａ
Ａｓコレクタ層、２４はｐ型ＧａＡｓベース層、２５は
ｎ＋型Ａｊ’ＧａＡｓ！ミンタ層、２６はｎ＋型ＧａＡ
ｓエミッタ・コンタクト層、２７は二酸化シリコン（Ｓ
ｉＯｚ）からなる絶縁膜、２８はエミッタ電極、２９は
ベース電極、３０はコレクタ電極をそれぞれ示している
。
”型ＧａＡｓコレクタ・コンタクト層、２３はｎ型Ｇａ
Ａｓコレクタ層、２４はｐ型ＧａＡｓベース層、２５は
ｎ＋型Ａｊ’ＧａＡｓ！ミンタ層、２６はｎ＋型ＧａＡ
ｓエミッタ・コンタクト層、２７は二酸化シリコン（Ｓ
ｉＯｚ）からなる絶縁膜、２８はエミッタ電極、２９は
ベース電極、３０はコレクタ電極をそれぞれ示している
。
図から判るように、このＨＢＴでは、エミッタが表面側
に在る、所謂、エミッタ・アップ形式を採っている。ま
た、ベース層２４はＢｅを均一にドーピングすることで
ｐ型にしである。
に在る、所謂、エミッタ・アップ形式を採っている。ま
た、ベース層２４はＢｅを均一にドーピングすることで
ｐ型にしである。
前記したようなヘテロ接合バイポーラ半導体装置に於い
ては、特にベース層の良否が、特性のかなりの部分を支
配する。
ては、特にベース層の良否が、特性のかなりの部分を支
配する。
好ましいベース層である条件の一つとして、そこに於け
る不純物濃度を高くして、ベース抵抗を引き下げること
が挙げられ、それが実現できれば高速化が可能になる。
る不純物濃度を高くして、ベース抵抗を引き下げること
が挙げられ、それが実現できれば高速化が可能になる。
前記従来例に於いて、ベース層２４にはＢｅを均一にド
ーピングしているが、それでは高い不純物濃度を得るこ
とができず、ベース抵抗の低減は困難である。
ーピングしているが、それでは高い不純物濃度を得るこ
とができず、ベース抵抗の低減は困難である。
近年、不純物を含有したｍ−ｖ族化合物半導体層を形成
する場合、■族元素の分子線放射を停止して■族元素及
び不純物の分子線を放射する操作を繰り返して実施し、
掻めて薄い半導体膜と不純物膜とを交互に成長させ、実
質的に高濃度のドーピングが施された半導体層を得るプ
レーナ・ドーピング法と呼ばれる技術が開発されている
ので、この技術を通用すれば、高不純物濃度のベース層
を形成することができる筈である。
する場合、■族元素の分子線放射を停止して■族元素及
び不純物の分子線を放射する操作を繰り返して実施し、
掻めて薄い半導体膜と不純物膜とを交互に成長させ、実
質的に高濃度のドーピングが施された半導体層を得るプ
レーナ・ドーピング法と呼ばれる技術が開発されている
ので、この技術を通用すれば、高不純物濃度のベース層
を形成することができる筈である。
ところが、第２図に関して説明したＨＢＴに於いては、
Ａｌ１ＧａＡｓからなるエミッタ層２５を形成する際、
良質のものを得るには、例えば、温度６５０（”Ｃ）〜
７００（”Ｃ）程度として分子線エピタキシャル成長（
ｍｏｌｅｃｕｌａｒ ｂｅａｍ ｅｐｉｔａｘｙ：
ＭＢＥ）法を適用して成長させるようにしている為、折
角、不純物濃度を制御して形成したベース層２４に於け
るＢｅが再分布し、また、不純物濃度もＩ Ｘ １０Ｉ
９（ａｍ−’）程度しか得られない。
Ａｌ１ＧａＡｓからなるエミッタ層２５を形成する際、
良質のものを得るには、例えば、温度６５０（”Ｃ）〜
７００（”Ｃ）程度として分子線エピタキシャル成長（
ｍｏｌｅｃｕｌａｒ ｂｅａｍ ｅｐｉｔａｘｙ：
ＭＢＥ）法を適用して成長させるようにしている為、折
角、不純物濃度を制御して形成したベース層２４に於け
るＢｅが再分布し、また、不純物濃度もＩ Ｘ １０Ｉ
９（ａｍ−’）程度しか得られない。
本発明は、良質のＡＩｔ Ｇ ａ Ａ ｓからなるエミ
ッタ層の形成と、プレーナ・ドーピング法に依る高不純
物濃度のベース層の形成とを両立させるヘテロ接合バイ
ポーラ半導体装置の製造方法を提供しようとするもので
ある。
ッタ層の形成と、プレーナ・ドーピング法に依る高不純
物濃度のベース層の形成とを両立させるヘテロ接合バイ
ポーラ半導体装置の製造方法を提供しようとするもので
ある。
本発明に依るヘテロ接合バイポーラ半導体装置の製造方
法では、基板（例えば半絶縁性ＧａＡｓ基板ｌ）上にｎ
型ＡｆｆｉＧａＡｓからなるエミッタ層（例えばｎ型Ａ
Ｉ！ＧａＡｓエミッタ層３）を形成する工程と、次いで
、その上に不純物をＢｅとするプレーナ・ドーピング法
にてｐ型ＧａＡｓベース層（例えばｐ型ＧａＡｓベース
層４）を形成する工程とが含まれている。
法では、基板（例えば半絶縁性ＧａＡｓ基板ｌ）上にｎ
型ＡｆｆｉＧａＡｓからなるエミッタ層（例えばｎ型Ａ
Ｉ！ＧａＡｓエミッタ層３）を形成する工程と、次いで
、その上に不純物をＢｅとするプレーナ・ドーピング法
にてｐ型ＧａＡｓベース層（例えばｐ型ＧａＡｓベース
層４）を形成する工程とが含まれている。
前記手段を採ることに依り、エミッタ層を構成するｎ型
ＡｌＧａＡｓの成長は充分に高い温度で行うことができ
るから良質のものが得られ、しかも、ベース層を構成す
るｐ型ＧａＡｓは充分に高い濃度のものが得られ、その
再分布などは発生せず、ベース抵抗は極めて低くなるの
で、ノン・アロイのベース電極を形成することができ、
この種の半導体装置を更に高速化するのに大変有効であ
る。
ＡｌＧａＡｓの成長は充分に高い温度で行うことができ
るから良質のものが得られ、しかも、ベース層を構成す
るｐ型ＧａＡｓは充分に高い濃度のものが得られ、その
再分布などは発生せず、ベース抵抗は極めて低くなるの
で、ノン・アロイのベース電極を形成することができ、
この種の半導体装置を更に高速化するのに大変有効であ
る。
第１図は本発明一実施例に依り製造されたＡ！Ｇ ａ
Ａ ｓ ／ Ｇ ａ Ａ ｓ系へテロ接合バイポーラ・
トランジスタの要部切断側面図であり、以下、この図を
参照しつつ製造工程を説明する。
Ａ ｓ ／ Ｇ ａ Ａ ｓ系へテロ接合バイポーラ・
トランジスタの要部切断側面図であり、以下、この図を
参照しつつ製造工程を説明する。
（ＩＩＭＢＦ、法を通用することに依り、半絶縁性のＧ
ａＡｓ基板１上にｎ＋型ＧａＡｓエミッタ・コンタクト
層２、ｎ型ＡＪＧａＡｓエミッタ層３を成長させる。
ａＡｓ基板１上にｎ＋型ＧａＡｓエミッタ・コンタクト
層２、ｎ型ＡＪＧａＡｓエミッタ層３を成長させる。
この場合に於ける各部分の主要データを例示すると次の
通りである。尚、成長温度は６８０（’Ｃ）である。
通りである。尚、成長温度は６８０（’Ｃ）である。
（ａｌ エミッタ・コンタクト層２について厚さ：３
０００ （人〕 不純物濃度：３Ｘ１０１８（ロー３〕 （ト）） エミッタ層３について 厚さ：２０００ （人〕 不純物濃度： ｌ Ｘ Ｉ Ｑ１０（ａｍ−３）（２１
ＭＢＥ装置内に於いて、マスクレス・イオン注入技術を
適用することに依り、アイソレーション領域３Ａを形成
してエミッタ層３の寸法を所要のものにする。
０００ （人〕 不純物濃度：３Ｘ１０１８（ロー３〕 （ト）） エミッタ層３について 厚さ：２０００ （人〕 不純物濃度： ｌ Ｘ Ｉ Ｑ１０（ａｍ−３）（２１
ＭＢＥ装置内に於いて、マスクレス・イオン注入技術を
適用することに依り、アイソレーション領域３Ａを形成
してエミッタ層３の寸法を所要のものにする。
アイソレーションｅＭＭ３Ａに関する主要デー夕を例示
すると次の通りである。
すると次の通りである。
注入イオン：酸素
注入エネルギニア０（ＫｅＶ）
ドーズＭ ： ５ Ｘ １０１２（ｃｍ−”）（３）
プレーナ・ドーピング法を適用することに依り、ｐ型
ＧａＡｓベース層４を成長させる。
プレーナ・ドーピング法を適用することに依り、ｐ型
ＧａＡｓベース層４を成長させる。
この場合に於けるベース層４に関する主要データは次の
通りである。尚、成長温度は５２０（’Ｃ）である。
通りである。尚、成長温度は５２０（’Ｃ）である。
不純物：Ｂｅ
面濃度： ４ Ｘ １０１３（ｃｍ−”）回数：４０〔
人〕おきに２０ 〔回〕 厚さ：８００（人〕 尚、これに依り、ベース層４に於ける不純物濃度はｌ
Ｘ Ｉ Ｑ２０（ａｍ−３）が得られる。
人〕おきに２０ 〔回〕 厚さ：８００（人〕 尚、これに依り、ベース層４に於ける不純物濃度はｌ
Ｘ Ｉ Ｑ２０（ａｍ−３）が得られる。
（４）引き続きＭＢＥ法を適用することに依り、ｎ型Ｇ
ａＡｓコレクタ層５、ｎ＋型ＧａＡｓ：＋レクタ・コン
タクト層６を成長させる。
ａＡｓコレクタ層５、ｎ＋型ＧａＡｓ：＋レクタ・コン
タクト層６を成長させる。
この場合に於ける各部分の主要データを例示すると次の
通りである。尚、成長温度は５２０（’Ｃ）である。
通りである。尚、成長温度は５２０（’Ｃ）である。
ｔａ＋ コレクタ層５について
厚さ：３ｏｏｏ （人〕
不純物濃度＝ ３ Ｘ １０Ｉ６（ｃＩｍ−’）（ｂ）
コレクタ・コンタクト層６について厚さ：５ｏｏｏ
（人〕 不純物濃度： ３ Ｘ Ｉ Ｑ” （ａｍ−’）（５
）通常のフォト・リソグラフィ技術に於けるレジスト・
プロセス及び反応性イオン・エツチング（ｒｅａｃｔｉ
ｖｅ ｔｏｎ ｅｔｃｈｉｎｇ：ＲＩＥ）法を適用
することに依り、ベース電極コンタクト領域とエミッタ
電極コンタクト層域を表出させる為及び素子間分離を行
う為の階段状メサ・エツチングを行う。
コレクタ・コンタクト層６について厚さ：５ｏｏｏ
（人〕 不純物濃度： ３ Ｘ Ｉ Ｑ” （ａｍ−’）（５
）通常のフォト・リソグラフィ技術に於けるレジスト・
プロセス及び反応性イオン・エツチング（ｒｅａｃｔｉ
ｖｅ ｔｏｎ ｅｔｃｈｉｎｇ：ＲＩＥ）法を適用
することに依り、ベース電極コンタクト領域とエミッタ
電極コンタクト層域を表出させる為及び素子間分離を行
う為の階段状メサ・エツチングを行う。
（６）プラズマ化学気相堆積（ｐｌａｓｍａ ｃｈｅ
ｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ
： ｐ ｌａ ｓｍａ ＣＶＤ）法を適用することに
依り、二酸化シリコン（ＳｉＯｚ）膜７を成長させる。
ｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ
： ｐ ｌａ ｓｍａ ＣＶＤ）法を適用することに
依り、二酸化シリコン（ＳｉＯｚ）膜７を成長させる。
尚、その厚さは、例えば３０００〔人〕程度として良い
。
。
（７）通常のフォト・リソグラフィ技術に於けるレジス
ト・プロセス及びＲＩＥ法を適用することに依り、５ｉ
０２膜７のエツチングを行い、エミッタ電極コンタクト
用窓及びコレクタ電橋コンタクト用窓の形成、真空蒸着
、リフト・オフ、合金化熱処理を行ってコレクタ電極８
及びエミッタ電極１０を形成する。
ト・プロセス及びＲＩＥ法を適用することに依り、５ｉ
０２膜７のエツチングを行い、エミッタ電極コンタクト
用窓及びコレクタ電橋コンタクト用窓の形成、真空蒸着
、リフト・オフ、合金化熱処理を行ってコレクタ電極８
及びエミッタ電極１０を形成する。
この場合に於ける電極８及び１０に関する主要データを
例示すると次の通りである。
例示すると次の通りである。
材料：Ａｕ−Ｇｅ／Ａｕ
厚さ：２００（人）／２０００Ｃ人〕
熱処理温度：４５０（’ｃ）
熱処理時間：２〔分〕
（８）通常のフォト・リソグラフィ技術に於けるレジス
ト・プロセス及びＲＩＥ法を通用することに依り、５ｉ
０２膜７のエツチングを行い、ベース電極コレクタ用窓
の形成、真空蒸着、リフト・オフを行ってベース電極９
を形成する。
ト・プロセス及びＲＩＥ法を通用することに依り、５ｉ
０２膜７のエツチングを行い、ベース電極コレクタ用窓
の形成、真空蒸着、リフト・オフを行ってベース電極９
を形成する。
この場合に於ける電極９に関する主要データを例示する
と次の通りである。
と次の通りである。
材料：Ａｕ
厚さ：２０００ 〔人〕
尚、合金化は行わない。
このようにして完成されたＨＢＴは、所謂、コレクタ・
アップ形式となり、Ａ６ＧａＡｓからなるエミッタＮ３
は前記したように６８０（’Ｃ）の高温の下に形成され
ているので極めて良質であり、また、ベース層４に於け
る不純物濃度は前記したようにＩ Ｘ １０” （ａｍ
−３）であって従来技術に依るものと比較すると１桁程
度も高濃度になっている。
アップ形式となり、Ａ６ＧａＡｓからなるエミッタＮ３
は前記したように６８０（’Ｃ）の高温の下に形成され
ているので極めて良質であり、また、ベース層４に於け
る不純物濃度は前記したようにＩ Ｘ １０” （ａｍ
−３）であって従来技術に依るものと比較すると１桁程
度も高濃度になっている。
本発明に依るペテロ接合バイポーラ半導体装置の製造方
法では、基板上にｎ型Ａｌ１ＧａＡＳからなるエミッタ
層を高温で形成し、それから、プレーナ・ドーピング法
にてｐ型Ｇ ａ Ａ Ｓからなるベース層を形成するよ
うにしている。
法では、基板上にｎ型Ａｌ１ＧａＡＳからなるエミッタ
層を高温で形成し、それから、プレーナ・ドーピング法
にてｐ型Ｇ ａ Ａ Ｓからなるベース層を形成するよ
うにしている。
前記構成を採ることに依り、エミッタ層を構成するｎ型
Ａ Ｉ Ｇ ａ Ａ ｓの成長は充分に高い温度で行う
ことができるから良質のものが得られ、しかも、ベース
層を構成するｐ型ＧａＡｓは充分に高い濃度のものが得
られ、その再分布などは発生せず、ベース抵抗は極めて
低くなるので、ノン・アロイのベース電極を形成するこ
とができ、この種の半導体装置を更に高速化するのに大
変有効である。
Ａ Ｉ Ｇ ａ Ａ ｓの成長は充分に高い温度で行う
ことができるから良質のものが得られ、しかも、ベース
層を構成するｐ型ＧａＡｓは充分に高い濃度のものが得
られ、その再分布などは発生せず、ベース抵抗は極めて
低くなるので、ノン・アロイのベース電極を形成するこ
とができ、この種の半導体装置を更に高速化するのに大
変有効である。
第１図は本発明一実施例に依って作成されたＨＢＴの要
部切断側面図、第２図は従来技術に依って作成されたＨ
ＢＴの要部切断側面図をそれぞれ表している。 図に於いて、１は半絶縁性ＧａＡｓ基板、２はｎ＋型Ｇ
ａＡｓエミッタ・コンタクト層、３はｎ型ＡＡＧａＡｓ
エミンタ層、３Ａはアイソレーション領域、４はｐ型Ｇ
ａＡｓベース層、５はｎ型ＧａＡｓコレクタ層、６はｎ
＋型ＧａＡｓコレクタ・コンタクト層、７はＳ ｉ Ｏ
２膜、８はコレクタ電極、９はベース電極、１０はエミ
フタ電掻をそれぞれ示している。 実施例の要部切断側面図 第１図
部切断側面図、第２図は従来技術に依って作成されたＨ
ＢＴの要部切断側面図をそれぞれ表している。 図に於いて、１は半絶縁性ＧａＡｓ基板、２はｎ＋型Ｇ
ａＡｓエミッタ・コンタクト層、３はｎ型ＡＡＧａＡｓ
エミンタ層、３Ａはアイソレーション領域、４はｐ型Ｇ
ａＡｓベース層、５はｎ型ＧａＡｓコレクタ層、６はｎ
＋型ＧａＡｓコレクタ・コンタクト層、７はＳ ｉ Ｏ
２膜、８はコレクタ電極、９はベース電極、１０はエミ
フタ電掻をそれぞれ示している。 実施例の要部切断側面図 第１図
Claims (1)
- 【特許請求の範囲】 基板上にｎ型ＡｌＧａＡｓからなるエミッタ層を形成す
る工程と、 次いで、その上に不純物をＢｅとするプレーナ・ドーピ
ング法にてｐ型ＧａＡｓベース層を形成する工程と が含まれてなることを特徴とするヘテロ接合バイポーラ
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24731486A JPS63102257A (ja) | 1986-10-20 | 1986-10-20 | ヘテロ接合バイポ−ラ半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24731486A JPS63102257A (ja) | 1986-10-20 | 1986-10-20 | ヘテロ接合バイポ−ラ半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63102257A true JPS63102257A (ja) | 1988-05-07 |
Family
ID=17161553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24731486A Pending JPS63102257A (ja) | 1986-10-20 | 1986-10-20 | ヘテロ接合バイポ−ラ半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63102257A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02168629A (ja) * | 1988-12-21 | 1990-06-28 | Mitsubishi Electric Corp | ヘテロ接合バイポーラトランジスタ |
| US4957875A (en) * | 1988-08-01 | 1990-09-18 | International Business Machines Corporation | Vertical bipolar transistor |
| US5434091A (en) * | 1992-10-30 | 1995-07-18 | Texas Instruments Incorporated | Method for making collector up bipolar transistors having reducing junction capacitance and increasing current gain |
-
1986
- 1986-10-20 JP JP24731486A patent/JPS63102257A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4957875A (en) * | 1988-08-01 | 1990-09-18 | International Business Machines Corporation | Vertical bipolar transistor |
| JPH02168629A (ja) * | 1988-12-21 | 1990-06-28 | Mitsubishi Electric Corp | ヘテロ接合バイポーラトランジスタ |
| US5434091A (en) * | 1992-10-30 | 1995-07-18 | Texas Instruments Incorporated | Method for making collector up bipolar transistors having reducing junction capacitance and increasing current gain |
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