DE69009572T2 - Klemmschaltung für ein Digitalsignal. - Google Patents

Description

• Diese Erfindung betrifft eine Digitalsignal-Klemmschaltung.
• Die Erfindung wird in der Umgebung der digitalen Videosignal-Verarbeitung beschrieben, obwohl sie viel breitere Anwendungsmöglichkeiten besitzt.
• Signale wie zum Beispiel Fernsehsignale haben eine Helligkeitskomponente, die auf einen Gleichsignalwert (DC-Wert) bezogen werden muß, um ihren Informationsgehalt zu extrahieren. Das Ausstrahlen eines solchen Signals neigt jedoch dazu, den Gleichsignalwert zu eliminieren oder zu verlieren. Um einen Gleichsignal-Bezugswert für die Helligkeitskomponente wiederherzustellen sind Fernsehempfänger mit Klemm-Schaltkreisen ausgerüstet. Typischerweise werden diese Klemm-Schaltungen während des Horizontal-Synchronimpulses aktiviert und legen auf die Amplitude dieses Impulses ansprechend den Gleichsignalpegel für den Rest des Signals fest. Diese Vorgehensweise erwies sich als ganz zufriedenstellend für die meisten Anwendungen der Videosignal-Verarbeitung.
• Es ist für den Fachmann auf dem Gebiet der Videosignal-Verarbeitung ohne weiteres ersichtlich, daß die Amplituden der Horizontal-Synchronimpulse von Kanal zu Kanal variieren können. Eine Folge dieser Variation ist, daß sich der Absolutwert des geklemmten Gleichsignalpegels von Kanal zu Kanal ändert.
• Die Variation von Kanal zu Kanal hat in Standardempfängern normalerweise kleine Folgen. In Bild-im-Bild-Empfängern jedoch, die gleichzeitig Bilder aus zwei Kanälen in individuellen Bereichen des Darstellungsschirms darstellen, kann ein Unterschied in der Helligkeit der beiden Bilder für gewisse Betrachter störend sein. Demzufolge ist es wünschenswert, in der Lage zu sein, den Gleichsignalpegel zumindest eines der Signale auf einen bestimmten Wert klemmen zu können. Die GB-A-1,583,927 offenbart ein System zum digitalen Klemmen von pulscode-modulierten Videosignalen mit einem Signal-Eingang zum Aufnehmen eines Digital-Signals und einer Kombinierschaltung mit einem ersten Eingang, der an den Signal-Eingang gekoppelt ist, einem zweiten Eingang und einem Ausgang zum Bereitstellen eines geklemmten Signals, welches Signal- Abtastwerte mit einem Polaritäts-Bit beinhaltet.
• Die Erfindung wird in den Patentansprüchen spezifiziert, zu deren Beachtung aufgefordert wird.
• In einem Ausführungsbeispiel der Erfindung wird der DC-Pegel auf dem Austast- Pegel des Helligkeitssignals geklemmt. Der Austast-Pegel des Helligkeitssignals geht dem aktiven Abschnitt eines Standard-Fernsehsignals unmittelbar voraus und wird auf verhältnismäßig einfache Weise abgetastet. Das Ausführungsbeispiel beinhaltet eine Digital-Klemmschaltung, enthaltend einen Aufwärts/Abwärts-Zähler, einen Addierer und Schaltungen zum Freigeben des Aufwärts/Abwärts-Zählers während eines vorbestimmten Intervalls eines zu klemmenden Digital-Signals. Der Addierer besitzt einen ersten Eingangsport, der zum Aufnehmen des zu klemmenden Signals gekoppelt ist, und einen zweiten Eingangsport, der mit einem von dem Zähler ausgegeben Zählstand gekoppelt ist. Während der Intervalle, in denen der Zähler freigegeben ist, ist dieser so konditioniert, daß er mit dem Polaritäts-Bit des durch den Addierer bereitgestellten Summensignals aufwärts oder abwärts zählt. In einem Ausführungsbeispiel wird die Zählrichtung so gewählt, daß die Ausgabe des Addierers in Richtung Null gesteuert wird. Schließlich wird die Ausgabe des Zählers, die dem Addierer zugeführt wird, gleich dem Negativen des Werts, der durch das Signal während des Intervalls, während dem der Zähler freigegeben ist, dargestellt wird. Dieser Wert wird dem Addierer während des verbleibenden Signals zugeführt, wodurch der Gleichsignalwert des Signals festgelegt wird.
• Fig. 1 ist eine Signalform-Zeichnung eines Abschnitts eines Videosignals, die zum Beschreiben der Erfindung nützlich ist.
• Fig. 2 ist ein Blockschaltbild eines Beispiels einer Digital-Klemmschaltung, die die Erfindung realisiert.
• Die in Fig. 1 gezeigte obere Signalform veranschaulicht ein Horizontal-Intervall eines typischen Basisband-Composit-Videosignals. Das Signal beinhaltet eine Horizontal-Synchronisationskomponente, einen Austast-Pegel, eine Burst- Komponente und eine Videoinformations-Komponente, die einer Zeile des dargestellten Bildes entspricht. In der NTSC-Norm wird der Austast-Pegel auf Null IRE-Einheiten festgesetzt; die Spitze der Horizontal-Synchronisationskomponente wird auf minus 40 IRE-Einheiten festgesetzt; die Burst-Komponente schwingt zwischen plus und minus 20 IRE-Einheiten; und die Spitze der Informations- Komponente ist auf 100 IRE-Einheiten begrenzt. Der Austast-Pegel kann in dem Horizontal-Intervall zwischen der Burst-Komponente und der Informations- Komponente des Videosignals erfaßt werden.
• Farbfernsehempfänger beinhalten Schaltkreise zum Erzeugen eines Burst- Torsignals BG, welches während des Burst-Intervalls auftritt und beim Erfassen des Burst-Signals verwendet wird. Ein Abtastsignal EN, welches während des Austast-Intervalls auftritt, kann auf einfache Weise von einem verzögerten Burst- Torsignal BGD abgeleitet werden, wie nachstehend erörtert werden wird.
• In Empfängern, die Vorrichtungen zur Digitalsignal-Verarbeitung beinhalten, wird das empfangene Analog-Videosignal typischerweise in das Basisband demoduliert und an den Synchron-Spitzenwert geklemmt. Dieses Signal wird dem Analog-Eingangsanschluß eines Analog-Digital-Wandlers ADC zugeführt. Der ADC wandelt das Signal ansprechend auf ein Systemtakt-Signal Fc in Pulscode- modulierte PCM-Abtastwerte (zum Beispiel Binär-Abtastwerte), die mit einer Abtastrate auftreten, die gleich der Frequenz des Taktsignals Fc ist.
• In der nachfolgenden Erörterung wird angenommen, daß das Analog-Videosignal in 8-Bit-Zweierkomplement-PCM-Abtastwerte konvertiert wird. In diesem Fall erstreckt sich der Bereich von Abtastwerten von minus 128 bis einschließlich plus 127 (dezimal); der negative Grenzwert von -128 Einheiten entspricht minus 40 IRE oder Synchron-Spitze; Der positive Grenzwert von +128 Einheiten entspricht 100 IRE; und Null entspricht 30 IRE. Der Austast-Pegel entspricht bei einem unverfälschten Signal einem Wert von näherungsweise minus 55 Einheiten. Der Austast-Pegel wird jedoch für Synchron-Spitzen größer oder kleiner als minus 40 IRE gleichermaßen durch eine negative PCM-Zahl dargestellt.
• Diese Bedingungen im Gedächtnis behaltend, wende man sich der Fig. 2 zu. In Fig. 2 stellen die breiten Pfeile Mehrbit-Parallel-Busse dar. Eine - einem Schrägstrich durch einen Bus benachbarte - Zahl gibt die Anzahl der parallelen Verbindungen in dem Bus an.
• Ein Analog-Videosignal wird an einen ADC 36 gekoppelt, der das Signal in 8-Bit- Zweierkomplement-PCM-Abtastwerte konvertiert, wie vorstehend beschrieben. Diese Abtastwerte werden einem Tiefpaß-Filter 34 zugeführt, welches die Burst- Komponente abschwächt, so daß sich der Austast-Pegel von dem Horizontal- Synchronisationsimpuls bis zu dem Beginn der Videoinformations-Komponente erstreckt. Ausgangs-Abtastwerte aus dem Tiefpass-Filter werden an Element 32 gekoppelt, welches den Abtastwerten durch Kopieren (Wiederholen) des Vorzeichen-Bits ein zusätzliches Bit hinzufügt. Das heißt, die Eingabe in Element 32 sind 8-Bit-Abtastwerte, bei denen das höchstwertige Bit das Vorzeichen-Bit ist.
• Die Ausgabe des Elements 32 sind 9-Bit-Abtastwerte, bei denen die zwei höchstwertigen Bits dem Vorzeichen-Bit der Eingangs-Abtastwerte entsprechen. Die Ausgangs-Abtastwerte des Elementes 32 werden an einen Eingangsport eines 9-Bit-Addierers 28 gekoppelt. (Angemerkt sei, daß die 8-Bit-Abtastwerte aus dem Filter 34 auf 9 Bits erweitert werden und daß ein 9-Bit-Addierer in dieser Anordnung verwendet wird, um zu vermeiden, daß die Summe aus dem Addierer durch die Kapazität des Addierers begrenzt wird, das heißt, um Faltenbildung der Zeilen auszuschließen.)
• Die Ausgangs-Abtastwerte, die vom Addierer 28 bereitgestellt werden, werden an den Daten-Eingangsport eines D-Latches 30 gekoppelt. Das Latch 30 verzögert - ansprechend auf den Systemtakt Fc - die Abtastwerte aus dem Addierer 28 um eine Abtastperiode. Die Ausgangs-Abtastwerte OUT des Latches 38 repräsentieren das geklemmte Video-Ausgangssignal.
• Ein Wert mit einer dem Austast-Pegel gleichen Amplitude, jedoch von entgegengesetzter Polarität, wird an einen zweiten Eingangsport des Addierers 28 gekoppelt. Dieser Wert wird durch einen n+m+1-Bit Aufwärts/Abwärts-Zähler 18 erzeugt. Die Aufwärts/Abwärts-Steuerung des Zählers 18 spricht auf das höchstwertige oder Vorzeichen-Bit des Ausgangs-Signals OUT an. Falls das Ausgangs-Signal negativ (positiv) ist, wird der Zähler so konditioniert, daß er aufwärts (abwärts) zählt. Das dem Aufwärts/Abwärts-Steuereingang des Zählers zugeführte Vorzeichen-Bit wird dem Ausgang des Latches 30 entnommen, um sicherzustellen, daß es für die Abtastperiode stabil ist. Es sei angenommen, daß der Zähler bei jeder Zeilen-Zeit zum Zählen für eine Abtastperiode während des Austast-Intervalls freigegeben ist. Falls während einer Sequenz von Horizontal- Zeilenintervallen das Ausgangs-Signal während des Austast-Intervalls negativ ist, wobei es kennzeichnet, daß der für den Addierer durch den Zähler bereitgestellte Wert von kleinerer Amplitude ist als der Austast-Wert, der dem anderen Eingangsport des Addierers 28 zugeführt wird, so wird der Zähler so konditioniert werden, daß er bei jedem Zeilen-Intervall um eine Einheit inkrementiert, bis das Ausgangs-Signal positiv ist. Falls demgegenüber das Ausgangs-Signal während des Austast-Intervalls positiv ist, wird der Zähler so konditioniert werden, daß er bei jedem Zeilen-Intervall um eine Einheit dekrementiert. Wenn die Amplitude des durch den Zähler bereitgestellten Werts einmal der Amplitude des Austast-Pegels gleich ist, wird der Zähler konzeptionell bei aufeinanderfolgenden Horizontal- Zeilen alternierend um eine Einheit inkrementieren und dekrementieren.
• Da der Zähler nur zum inkrementieren/dekrementieren während des Austast- Intervalls freigegeben wird, ändert sich der Wert, der dem Addierer 28 vom Zähler 18 bereitgestellt wird, während des verbleibenden Horizontal-Intervalls nicht. Falls der durch den Zähler 18 bereitgestellte Wert gleich A ist und der Wert der durch das Element 32 bereitgestellten Abtastwerte S ist, wird der Wert der Ausgangs- Abtastwerte gleich S + A.
• Der Zähler 18 wird als n+m+1-Bit Zähler angegeben. Die Zahl, die durch n+m+1 (worin n und m ganze Zahlen sind) repräsentiert wird, kann gleich der Zahl von Bits pro Abtastwert, bereitgestellt durch den ADC 36, sein. Dies ist jedoch aus zwei Gründen unerwünscht. Erstens wird der Zählstand empfindlich gegen Rauschen, das mit dem Austast-Signal verbunden ist, und der Zähler kann fehlerhafte Werte für den Addierer 28 bereitstellen. Zweitens wird der Zählwert von Horizontal-Zeile zu Horizontal-Zeile um eine Einheit aufwärts und abwärts alternieren. Um beide dieser Zustände auszuschließen, ist für den Zähler eine Überschuß-Bitkapazität gegenüber den durch den ADC bereitgestellten Bits vorgesehen. Die geringerwertigen Bits des Zählers werden abgeschnitten, und lediglich die höherwertigen Bits aus dem Zähler werden dem Addierer zugeführt. Dieses Abschneiden bewirkt ein Teilen des Zählstandes, das als Folge dazu tendiert, eine Tiefpass-Funktion für die gemessenen Werte zu bewirken. Da der Zähler um eine Einheit inkrementiert/dekrementiert, und da K Bits des Zählers abgeschnitten werden, kann sich der Ausgangswert, der dem Addierer zugeführt wird, nur alle 2K-1 Zeilen-Intervalle ändern in Abhängigkeit von der Richtung von Signal-Änderungen. Während dieser 2K-1 Zeilen-Intervalle, falls der Austast- Pegel nur während wenigen dieser Intervalle durch Rauschen verunreinigt ist, kann sich der Ausgangs-Zählstand überhaupt nicht ändern, da während aufeinanderfolgender Zeilen der Zähler die Möglichkeit hat, selbst zu korrigieren.
• In Fig. 2 werden die geringerwertigen Zähler-Ausgangsbits 0 bis n abgeschnitten und nur die höherwertigen Bits n+1 bis n+m an den Addierer gekoppelt. Die Zahl m von höherwertigeren Bits muß zumindest groß genug sein, um den Wert des zu klemmenden Signalpegels zu repräsentieren. In dem durch Fig. 1 veranschaulichten Beispiel muß die Zahl m von Bits zumindest 6 sein, um die Amplitude 55 des Austast-Pegels zu repräsentieren. Mit den m höchstwertigen Bits aus dem Zähler 18 werden R nullwertige Bits mit den höchstwertigen Bitstellen verkettet. Die Zahl R wird so gewählt, daß die Summe m+R von Bits gleich der durch das Element 32 bereitgestellten Zahl von Abtast-Bits ist, die gleich der Eingangs-Bitkapazität des Addierers ist. (Den R Bits werden Nullwerte zugewiesen, da angenommen wurde, daß das System mit Abtastwerten im Zweierkomplement arbeitet, und da angenommen wird, daß der Zähler vorzeichenlose Amplitudenwerte bereitstellt.)
• Ein weiteres Merkmal der Klemm-Anordnung nach Fig. 2 ist, daß die Austastpegel- oder Klemmpegel-Messung unter Verwendung der verkürzten Ausgabe des Zählers durchgeführt wird, jedoch ein gerundeter Wert aus dem Zähler zu dem verbleibenden Signal addiert wird. Diese Eigenschaft ist über eine UND-Schaltung 26 implementiert. Das höchstwertige Bit (n) der abgeschnittenen, dem Addierer nicht zugeführten Bits wird an einen Eingangs-Anschluß der UND- Schaltung 26 gekoppelt. Ein zweifach verzögertes und invertiertes Burst-Torsignal BGDD, gebildet in D-Latches 12, 13 und 15, wird an einen zweiten Eingangs- Anschluß der UND-Schaltung 26 gekoppelt. Das verzögerte und invertierte Burst- Torsignal ermöglicht der UND-Schaltung 26, das n-te abgeschnittene Bit während der aktiven Video-Intervalle durchzulassen, und sperrt die UND-Schaltung während des Meßabschnitts des Austast-Intervalls. Das Ausgangs-Signal der UND-Schaltung 26 wird an den Übertrags-Eingangsanschluß (CI) des Addierers 28 gekoppelt. Dies addiert eine halbe Einheit (wenn vorhanden) zu der für den Addierer bereitgestellten Zähler-Ausgabe, um eine Rundung zu bewirken und um die Klemmpegel-Genauigkeit zu verbessern.
• Das Freigabesignal für den Zähler wird durch die D-Latches 12 und 14 und die UND-Schaltung 16 gebildet. Ein Burst-Torsignal, wie das in Fig. 1 veranschaulichte Signal BG, wird dem Daten-Eingangsanschluß 10 des Latches 12 zugeführt, in dem es um eine Taktperiode verzögert wird. Der Q-Ausgang des Latches 12 wird an den Daten-Eingang des Latches 14 gekoppelt, in dem er eine zweite Taktperiode verzögert wird. Das invertierte Ausgangsignal Q (invertiert) des Latches 12 und das Ausgangsignal Q des Latches 14 werden jeweiligen Eingangs-Anschlüssen der UND-Schaltung 16 zugeführt, die ein Freigabesignal EN erzeugt, welches eine Taktperiode breit ist, wie in Fig. 1 dargestellt. Das Taktsignal Fc, welches die Latche 12 und 14 steuert, wird ferner an den Takt- Eingang des Zählers 18 gekoppelt. Das Taktsignal konditioniert den Zähler so, daß dieser um eine Einheit inkrementiert/dekrementiert, wenn das Freigabesignal hochpegelig ist. Es sei angemerkt daß, falls erwünscht, der Freigabe-Impuls mehrere Impulse breit gemacht werden kann, wodurch dem Zähler ermöglicht wird, mehrere aufeinanderfolgende Messungen während eines bestimmten Austast-Intervalls durchzuführen.
• In der vorangehenden Diskussion war angenommen worden, daß die Zähler- Ausgangswerte direkt an den Addierer 28 und die UND-Schaltung 26 gekoppelt werden. Das beschriebene System ist mit diesen Verbindungen betriebsfähig, weil die Zählstände immer positiv und die Austast-Pegel immer negativ sind. In einem mehr verallgemeinerten System jedoch, bei dem der Eingangssignal-Klemmwert ebenfalls positiv ist, müssen die Zählstände in ihrer Polarität invertiert oder komplementiert werden. Dies kann erzielt werden durch Aufnehmen einer Komplementier-Schaltung 24 in die Zähler-Ausgangssignalpfade. In diesem Fall muß das Vorzeichen-Bit, das an den Aufwärts/Abwärts-Steueranschluß gekoppelt ist, ebenfalls invertiert werden. In einer alternativen Anordnung können die höherwertigeren R Bits, die mit den Zähler-Bits verkettet sind, gezwungen werden, den Wert Eins statt Null zu haben, was negative Ausgangswerte erzeugt. In einer weiteren Alternative kann eine Subtrahier-Schaltung die Addier-Schaltung 28 ersetzen. Da in dem allgemeinen Fall der Addierer 28 entweder als Addier- Schaltung oder als Subrahier-Schaltung ausgeführt werden kann, wird in den Patentansprüchen der allgemeine Begriff "Kombinier-Schaltung" verwendet werden, um dieses Element zu beschreiben.
• Was den Zähler 18 anbelangt ist schließlich wünschenswert, daß dieser so ausgelegt wird, daß sein Ausgangs-Zählstand nicht umspringt, wenn er einmal seinen Maximal- oder Minimal-Zählstand erreicht hat. Das heißt, wenn sein Zählstand durch sämtlich Einsen (sämtlich Nullen) dargestellt wird, so wird ein weiterer Inkrement-Befehl (Dekrement-Befehl) keinen Zählstand erzeugen, der sämtlich aus Nullen (sämtlich aus Einsen) besteht, sondern wird den Ausgangs- Wert aus lauter Einsen (lauter Nullen) beibehalten.

Claims (4)

1. Digital-Klemmschaltung, enthaltend:

- einen Signal-Eingangsport zum Zuführen eines Digital-Signals mit periodisch wiederkehrenden Referenz-Intervallen;

- eine Kombinierschaltung (28) mit einem ersten Eingangsport, der mit dem Signal-Eingangsport gekoppelt ist, mit einem zweiten Eingangsport und mit einem Ausgangsport zum Bereitstellen eines geklemmten (clamped) Ausgangs-Signals, das Signal-Abtastwerte mit einem Polaritäts-Bit enthält;

gekennzeichnet durch

- einen Aufwärts/Abwärts-Zähler (18) mit einem Aufwärts/Abwärts- Steuereingang, der zum Erhalt des Polaritäts-Bits gekoppelt ist, und mit einem Zählstand-Ausgangsport;

- ein Mittel (20) zum Koppeln des Zählstand-Ausgangsports mit dem zweiten Eingangsport der Kombinierschaltung; und

einMittel (16) zur Freigabe des Aufwärts/Abwärts-Zählers um nur einmal während jedem der vorbestimmten Referenz-Intervalle des Eingangs- Signals zu incrementieren/decrementieren.

2. Digital-Klemmschaltung nach Anspruch 1, dadurch gekennzeichnet, daß der Aufwärts/Abwärts-Zähler (18) so aufgebaut ist, daß er Zählstände bis zu einem Zählstand 2n+m bereitstellt, welche Zählstände durch Bits 0, 1, 2,...,n, n+1, ...,n+m repräsentiert sind (n und m sind ganze Zahlen größer als Null), wobei Bit 0 das geringstwertigste Bit und Bit m+n das höchstwertigste Bit ist, und daß das Mittel (20) zum Koppeln des Zählstand-Ausgangsports an die Kombinierschaltung (28) nur die die Zählstände repräsentierenden m signifikanteren Bits an die Kombinierschaltung (28) koppelt.

3. Digital-Klemmschaltung nach Anspruch 2, weiter dadurch gekennzeichnet, daß die Kombinierschaltung (28) weiter einen Übertrags-Eingangsanschluß beinhaltet und daß die Digital-Klemmschaltung weiter beinhaltet:

- eine Torschaltung (26) zum Koppeln des n-ten Bits des Zählstandes an den Übertrags-Eingangsanschluß, wobei die Torschaltung konditioniert wird, während Signal-Intervallen - mit Ausnahme der vorbestimmten Referenz- Intervalle - durch das n-te Bit des Zählstandes repäsentierte Werte durchzulassen.

4. Digital-Klemmschaltung nach Anspruch 1, weiter dadurch gekennzeichnet, daß das Kopplungsmittel (20) Mittel beinhaltet, um der Kombinierschaltung (28) während der vorbestimmten Referenz-Intervalle verkürzte (abgeschnittene) Zählstände zur Verfügung zu stellen und um - während Intervallen mit Ausnahme der vorbestimmten Referenz-Intervalle - verkürzte und gerundete Zählstände zur Verfügung zu stellen.