DE3419640C2 - - Google Patents
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Description
Die Erfindung betrifft eine digitale Signalverarbeitungsein
richtung mit den im Oberbegriff des Anspruchs 1 angegebenen
Merkmalen. Sie eignet sich insbesondere für einen Fernseh
empfänger zur Verarbeitung digitaler Fernsehsignale, wobei
digitale Signalpegel nach dem sogenannten Dither- oder Zitter
verfahren mit niedrigwertigen Digitalsignalen modifiziert
werden.
Es ist bekannt, bei Einrichtungen mit einem Analog-Digital-
Wandler (ADC) zur Umwandlung analoger Signale in digitale
Signale den analogen Signalen eine analoge Störung mit niedri
ger Amplitude beizufügen, um die scheinbare Quantisierungs
auflösung des ADC über die Auflösung hinaus zu steigern, die
durch die Anzahl der möglichen von dem ADC erzeugten digita
len Signale gegeben ist. Die Signale niedriger Amplitude wer
den im allgemeinen als Dither- oder Zittererzeugungssignale
bezeichnet, die zugehörige Technik als Zittererzeugung. Aus
den US-PSen 43 52 123 und 43 34 237 sind Beispiele derartiger
analoger Zittererzeugungsanordnungen bekannt, bei denen die
dem Zitterverfahren zugrundeliegenden Signale kohärent sind,
so daß der Zittervorgang geordnet ist, d. h. die digitalen
Signale können so verarbeitet werden, daß die scheinbare Ver
besserung der Quantisierungsauflösung erhalten bleibt. Andere
Anordnungen verwenden zur Erzeugung des Zittervorgangs zufalls
verteilte Rauschsignale niedriger Amplitude, hierdurch werden
eher die Auswirkungen der begrenzten Quantisierungsauflösung
maskiert, als das die Aufrechterhaltung der scheinbaren Ver
besserung der Quantisierungsauflösung gewährleistet.
Der Erfindung liegt die Aufgabe zugrunde, eine digitale
Signalverarbeitungsschaltung zu schaffen, die den Informa
tionsgehalt der in einem geordneten Zitterverfahren erzeug
ten digitalen Signale (Zittersignale) selbst dann erhält,
wenn die Signalverarbeitungseinrichtung zu wenige Bits der
Digitalsignale verarbeitet, und die außerdem in der Lage ist,
den Informationsgehalt von digitalen Signalen, die nicht mit
einem Zitterverfahren erzeugt sind, aufrechtzuerhalten, wenn
zu wenige Bits der Signale digital verarbeitet werden.
Diese Aufgabe wird durch die im Kennzeichenteil des An
spruchs 1 angegebenen Merkmale gelöst. Weiterbildungen der
Erfindung sind in den Unteransprüchen gekennzeichnet.
Gemäß der Erfindung werden zur Durchführung des Zitterverfah
rens in Abhängigkeit von dem niedrigstwertigen Bit der digi
talen Signale Bitsignale erzeugt und diese werden mit den
digitalen Signalen zur Erzeugung der digitalen Zittersignale
kombiniert. Ferner werden aufeinanderfolgende Proben der
digitalen Zittersignale, die von einer Verarbeitungsvorrich
tung verarbeitet werden, zur Erzeugung digitaler Ausgangs
signale kombiniert.
Im folgenden werden Ausführungsformen der vorliegenden
Erfindung unter Bezugnahme auf die Zeichnungen näher
erläutert.
Es zeigen:
Fig. 1 ein Blockschaltbild einer Einrichtung entsprechend
einer Ausführungsform der vorliegenden Erfindung;
Fig. 2, 4, 5, 6 und 7 Schaltbilder, zum Teil als Block
schaltbild, Ausführungsformen einzelner Teile der
Einrichtung nach Fig. 1, und
Fig. 3 eine Tabelle beispielhafter digitaler Signalwerte,
die die Betriebsweise der Einrichtung nach Fig. 1
illustrieren.
Die Signalwege für Analogsignale oder für Einzelbit-Digi
talsignale sind in den Zeichnungen durch Linien, die mit
Pfeilen versehen sind, dargestellt, und Signalwege für
Parallel-Mehrfachbit-Digitalsignale durch mit Pfeilen und
Querstrichen versehenen Linien, wobei die Anzahl der Bits
durch eine Zahl oder eine Erläuterung an dem Querstrich
angegeben wird.
In Fig. 1 ist eine digitale Signalverarbeitungseinrich
tung für einen Farbfernsehempfänger gezeigt, bei der die
vorliegende Erfindung vorteilhaft Anwendung findet.
Analoge FBAS-Signale werden einem 7-Bit-Ana
log-Digital-Wandler (ADC) 10 zugeführt, der 7-Bit-Digi
talsignale erzeugt, deren Werte die Größe der analogen
FBAS-Signalproben darstellen. Dem ADC 10 wird ein
Tastsignal (nicht gezeigt), dessen Frequenz
vorzugsweise das Vierfache der Farbhilfsträgerfrequenz
fSC ist und das vorzugsweise mit dem Farbsynchronimpuls-
Phasenstar gekoppelt ist, zugeführt, um digitale FBAS
oder Videosignale DV mit der Frequenz 4fSC zu erzeugen.
Der ADC 10 empfängt außerdem ein Signal aus einer
Zittersignalquelle 12 mit der halben Zeilenfrequenz fH,
um ein analoges Zittern mit einer Amplitude, die
näherungsweise dem halben Wert des niedrigstwertigen oder
-stelligen Bit (LSB) des digitalen Videosignals DV
entspricht, zu erzeugen. Die Zittersignalquelle 12 neigt
zwar die scheinbare Quantisierungsauflösung des ADC 10 zu
erhöhen, sie ist aber für die vorliegende Erfindung nicht
notwendig.
Die digitalen 7-Bit-Videosignale DV werden einem Digital
signalprozessor 14 zugeführt, der beispielsweise die
digitalen Signalkomponenten Leuchtdichte Y und Farbart C
trennt. Der Prozessor 14 umfaßt beispielsweise einen
digitalen 1H-Kammfilter oder digitale Bandpaß- und
Tiefpaßfilter zur Abtrennung der digitalen Leuchtdichte-
und Farbartsignalkomponenten Y bzw. C, einen Farbart-
Bandpaß-Filter und eine automatische Farbartsteuerung zur
Normierung der Signalstärke des Farbträgers. Bei der
Signalverarbeitung können viele zusätzliche Bits erzeugt
werden (beispielsweise 13-Bit-Signale), das Ausgangssig
nal des Prozessors 14 ist dennoch auf 7 Bits beschränkt.
Da der digitale Farbartprozessor 30 so ausgelegt ist, daß
er zumindest zum Teil nur 6-Bit-Digitalsignale verarbei
tet, wird der digitale Signalprozessor 14 an den
digitalen Farbartprozessor 30 über eine digitale Zitter
erzeugungsschaltung 20 gekoppelt. Die digitale Zitterer
zeugungsschaltung 20 spricht auf die Bitkonstellation
oder den Zustand der Bits der digitalen Farbart-Signal
komponente C an, um wahlweise dem digitalen Ausgangssig
nal eine Zitterkomponente hinzuzufügen oder nicht hinzu
zufügen.
In Fig. 2 ist eine Ausführungsform der digitalen
Zittererzeugungsschaltung 20 gezeigt, der von dem digita
len Signalprozessor 14 7-Bit-Signale (siebenstellige
Binärsignale) zugeführt sind und die an den digitalen
Farbartprozessor 30 wahlweise "gezitterte" sechsstellige
digitale Binärsignale zuführt. Die Betriebsweise der
digitalen Zittererzeugungsschaltung 20 ist ähnlich der
einer Abschneide- oder Rundungsschaltung, die 7-Bit-Sig
nale in 6-Bit-Signale umwandelt. Die sechs höchstwertigen
oder höchststelligen Bits (MSB) der 7-Bit-Eingangssignale
werden einem digitalen Addierer 28 zugeführt. Ihr nie
drigstwertiges Bit wird einem Eingang eines UND-Gatters
24 und einer Verzögerungsschaltung 22 zugeführt. Die
Verzögerungsschaltung 22 ist beispielsweise ein digitaler
1-Bit-Speicher oder ein einstufiges 1-Bit-Schieberegi
ster, das das niedrigstwertige Bit so lange verzögert,
bis die nächstfolgende Probe des niedrigstwertigen Bits
(LSB) zur Verfügung steht.
Wenn sich das Bit der niedrigsten Stelle (LSB) im
logischen Nullzustand befindet, dann erzeugt das UND-Gat
ter 24 ein nullwertiges Ausgangssignalbit DB, das nach
Addition zu den sechs höchstwertigen Bits (MSB) im
Addierer 28 dazu führt, daß das 6-Bit-Zitterausgangssig
nal den sechs MSB der augenblicklichen Eingangssignalpro
be entspricht. Das ist aus den Beispielen in den ersten
beiden Zeilen in der Tabelle der Fig. 3 ersichtlich, in
der der Einfachheit halber nur 4-Bit-Digitalsignale
dargestellt sind. Da die Folge der vier Eingangssignal-
Probenwerte in jeder Zeile nullwertige LSB′s aufweisen,
sind die Bits DB der Signalfolge des UND-Gatters
ebenfalls null, so daß die "gezitterten" Zittersignale
genau die Folge der drei MSB der Eingangssignalproben
sind.
Wenn das LSB zweimal hintereinander den logischen Wert
"1" hat, erzeugt das UND-Gatter 24 aufgrund des Zusammen
treffens der logischen Zustände "1" der verzögerten und
unverzögerten LSB-Proben ein Signalbit DB mit dem
logischen Wert "1", das zu den sechs MSB der augenblick
lichen Eingangssignalprobe im Addierer 28 hinzuaddiert
wird. Das Signalbit DB wird von der Verzögerungsschaltung
26 verzögert, die genau so wie die Verzögerungsschaltung
22 aufgebaut ist. Bei der nächsten Eingangssignalprobe
verhindert die Negation (dargestellt durch einen Kreis am
Eingang des UND-Gatters 24) des verzögerten Signalbits DB,
daß das UND-Gatter 24 wieder eine Koinzidenz feststellt,
weshalb das Signalbit DB wieder den Wert "0" annimmt.
Wenn das niedrigstwertige Bit der Eingangssignale den
logischen Wert "1" aufweist, wechselt also das Signalbit
DB zwischen "1" und "0" in aufeinanderfolgenden Proben,
und vom Addierer 28 wird daher abwechselnd eine "1" zu
den sechs höchstwertigen Bits der aufeinanderfolgenden
Proben der digitalen Eingangssignale addiert oder nicht.
Das ist aus den beiden letzten Zeilen der Tabelle in Fig.
3 ersichtlich, die eine Folge von alternierenden Werten
für das Signalbit DB und für die Zittersignale zeigt.
Die von der Schaltung 20 erzeugten 6-Bit-Zittersignale
werden einem digitalen Prozessor 30 zugeführt und von
diesem verarbeitet, der Prozessor 30 ist beispielsweise
ein digitaler Farbartprozessor eines Fernsehgerätes. Der
digitale Farbartprozessor 30 übt beispielsweise folgende
Funktionen aus:
Einstellung der Farbsättigung und des Farbtons, Demodu
lation der (R-Y)- und (B-Y)-Farbartsignalkomponenten und
Filterung der (R-Y)- und (B-Y)-Signale. Außerdem kann der
digitale Farbartprozessor 30 die Funktionen ausüben, die
oben in Verbindung mit dem digitalen Signalprozessor 14
beschrieben sind, z. B. Bandpaß-Filterung der Farbartsig
nale sowie die automatische Farbartsteuerung zur Normali
sierung der Signalstärke des Farbträgers.
Die von dem digitalen Farbartprozessor 30 erzeugten
digitalen (R-Y)-6-Bit-Farbartsignale werden einer digita
len "Entzitter"- oder Zitterkompensationsschaltung 40
zugeführt, die durch Kombination aufeinanderfolgender
6-Bit-Proben der verarbeiteten (R-Y)-Signale die digita
len (R-Y)-7-Bit-Signale wiederherstellt. Die in Fig. 4
gezeigte Mittelwertschaltung ist eine vorteilhafte Anord
nung für eine derartige Zitterkompensationsschaltung 40.
Die digitalen 6-Bit-Eingangssignale werden einem digita
len 6-Bit-Addierer 44 und einer Verzögerungsschaltung 42
zugeführt, die ein 6-Bit-Parallel-Speicher oder einstu
figes 6-Bit-Parallelschieberegister ist. Der Addierer 44
summiert die verzögerten Eingangssignale und unverzöger
ten Eingangssignale, die beides 6-Bit-Signale sind, zu
einem neuen 7-Bit-Digitalsignal. Die äußerst rechte
Spalte der Tabelle in Fig. 3 zeigt beispielhaft, daß die
von der Schaltung 40 erzeugten Wertefolgen der neuen
wiederhergestellten Signale, aus denen die Zitterkompo
nenten entfernt sind, d. h. die Signale, die durch
Addition aufeinanderfolgender Signalproben der Zittersig
nale gewonnen sind, genaue Abbildungen der Wertefolgen
der Eingangssignale sind, die in der äußerst linken
Spalte der Tabelle gegeben sind. In diesem Beispiel wird
zur Veranschaulichung angenommen, daß die Werte der
Zittersignale vor der Verarbeitung die gleichen sind als
die Werte der verarbeiteten Zittersignale, was mit der
tatsächlichen Praxis nicht übereinstimmen muß.
Die von der Schaltung 40 erzeugten wiederhergestellten
(R-Y)-7-Bit-Digitalsignale werden von einem 7-Bit-Digi
tal-Analog-Wandler (DAC) 50 in analoge Farbdifferenzsig
nale (R-Y)′ umgewandelt. Die verarbeiteten (B-Y)-Signale,
die von dem digitalen Farbartprozessor 30 erzeugt sind,
werden von einer zweiten digitalen Zitteraus
gleichsschaltung (nicht gezeigt), die ähnlich wie der
Schaltung 40 ist, von Zitterkomponenten befreit und von
einem zweiten DAC (nicht gezeigt), der ähnlich dem DAC 50
ist, in analoge (B-Y)-Signale umgewandelt.
Ein Beispiel für einen digitalen Farbartprozessor
30, der verarbeitete digitale Zittersignale erzeugt, welche
dieselben Werte wie die unverarbeiteten digitalen Zitter
signale haben, ist die Anordnung 30′, die in Fig. 5
gezeigt ist. Die Multiplexsteuersignale MX treten mit einer Frequenz
auf, die das Doppelte der Datenrate der an
einer Anschlußklemme 31 zugeführten
digitalen Zittersignale ist. In Reaktion auf die Steuersignale MX
leitet ein Multiplexsteuerschalter 51 abwechselnd die
drei höchstwertigen Bits und die drei niedrigstwertigen
Bits als Zeitvielfach-Bits 3 MPX zur Übertragung über
einen Signalweg 34 an diesen weiter. Ein Demultiplexsteu
erschalter S2 spricht entsprechend auf die Steuersignale
MX an und führt abwechselnd die Zeitvielfach-Bits 3 MPX
getrennten Leitungen für die drei höchstwertigen (3 MSB)
und drei niedrigstwertigen (3 LSB) Bits zu. In einem digitalen
Speicher 36 werden die 3 MSB und 3 LSB zwischengespeichert, um
das ursprüngliche digitale 6-Bit-Zittersignal wieder
herzustellen und an einen Ausgangssignalweg 38 abzugeben.
In Fig. 6 ist eine digitale Zittererzeugungsschaltung 20′
gezeigt, die eine andere Ausführungsform der Zittererzeu
gungsschaltung 20 ist. Wenn das niedrigstwertige Bit der
digitalen 7-Bit-Eingangssignale den Wert "0" annimmt, wird
ein UND-Gatter 24′ gesperrt und ein digitaler Addierer 28
erzeugt 6-Bits der digitalen Eingangssignale als digitale
Zittersignale. Wenn deren niedrigstwertiges Bit (LSB)
eine logische "1" ist, wird das UND-Gatter 24′ aktiviert,
um das gleichzeitige Auftreten dieses niedrigstwertigen
Bits (LSB) und des Taktsignals fD/2 festzustellen, wobei
das Taktsignal eine Frequenz gleich der halben Frequenz
aufweist, mit der die digitalen Eingangssignale empfangen
werden. Daher nehmen für alternierende Proben der
digitalen Eingangssignale Bitsignale DB′ abwechselnd die
Werte "0" und "1" an und werden von einem Addierer 28 zu
diesen hinzuaddiert, um die digitalen 6-Bit-Zittersignale
zu erzeugen. Die Schaltung 20′ rundet oder verkürzt
daher die 7-Bit-Signale zu 6-Bit-Signalen.
Weitere Ausführungsformen und Weiterbildungen werden
von der Erfindung umfaßt:
beispielsweise können die digitalen Zitterer
zeugungsschaltungen 20 oder 20′ durch eine andere in Fig.
7 gezeigte Zittererzeugungsschaltung 20′′ ersetzt werden,
in der die Funktion der UND-Gatter 24 oder 24′ durch
einen digitalen 7-Bit-Addierer 28′ ausgeübt wird. Alter
nierende Signale FD/2 die das Bitgewicht der niedrigst
wertigen Bits der digitalen Eingangssignale haben, werden
unabhängig von den Bedingungen zu den digitalen Eingangs-
Signalen mittels eines Addierers 28′ hinzuaddiert, von
dem nur die sechs höchstwertigen Bits MSB als digitale
Ausgangszittersignale abgegeben werden. Hat das nie
drigstwertige Bit LSB den Wert "0", bleiben die sechs
höchstwertigen Bits MSB durch die Addition der fD/2 Sig
nale unverändert. Befindet sich das niedrigstwertige Bit
LSB im "1"-Zustand, dann alterniert der Wert der
digitalen Zittersignale entsprechend dem Wert des fD/2-
Signales. Daher ist die Zittererzeugung bei der
Zittererzeugungsschaltung 20′′ die gleiche wie bei den
vorhin beschriebenen Schaltungen.
Weiterhin können beispielsweise die digitalen Zitterer
zeugungsschaltungen 20, 20′ und 20′′, die hier beschrieben
oder Kürzung von digitalen N-Bit-Signalen in digitale
(N-1)-Bit-Signale verwendet werden. Der Vorteil der
vorliegenden Erfindung bei einer solchen Verwendung liegt
darin, daß die Information, die von dem abgetrennten Bit
getragen wird, nicht notwendigerweise verloren geht, wenn
die Wiederherstellung der ursprünglichen Signale in der
hier beschriebenen Weise erfolgt.
Die hier beschriebene Einrichtung, soweit sie den ADC 10, die
Zittererzeugungsquelle 12, den digitalen Signalprozessor
14 und den digitalen Farbartprozessor 30 und den
Digital-Analog-Wandler 50 umfaßt, entspricht bei
spielsweise der integrierten Digitalsignalverarbeitungs
schaltung für Fernsehempfänger, die von ITT
Semiconductors, Intermetall, Freiburg, West-Deutschland
erhältlich ist und in einer ITT-Broschüre mit dem Titel
"VLSI Digital TV System DIGIT 2000′′ vom August 1982
beschrieben ist. Die Stellenzahl der hier beschriebenen
digitalen Signale entspricht der in dieser integrierten
Schaltung. Außerdem wird in der eingangs bereits erwähnten
US-PS 43 52 123 ein
mit dem Zitterverfahren arbeitender ADC sowie eine
digitale Leuchtdichte- und Farbart-Signalverarbeitungs
einrichtung beschrieben.
Wie bereits erläutert wurde, bewirkt die erfindungsgemäße Einrichtung,
daß die in dem einen gelöschten Bit enthaltene Informa
tion erhalten bleibt, so daß eine genaue Wieder
herstellung der ursprünglichen digitalen Signale möglich
ist. Sie läßt sich in ähnlicher Weise
anwenden, wenn mehr als das niedrigstwertige Bit
gelöscht wird. Werden beispielsweise zwei Bits gelöscht,
dann wird das geordnete digitale
Zitterverfahren auf die restlichen höchstwertigen Bits
angewendet und liefert vier aufeinanderfolgende Signalproben,
die mit Zitterkomponenten versehen sind und die gelöschten
Bitwerte als geordnete Viertelwerte darstellen. In diesem
Fall wird eine Folge von vier aufeinanderfolgenden Proben
gemittelt, um die ursprünglichen Datensignale wiederher
zustellen.
Claims (12)
1. Digitale Signalverarbeitungseinrichtung mit einer
Quelle digitaler Signale (C) mit N (z. B. 7) Bits, wobei N
eine positive ganze Zahl ist, und einer Einrichtung (20)
zur Erzeugung digitaler, durch Zittern modifizierter
Signale ("Zittersignale") mit N-M Bits, wobei M (z. B. 1)
eine positive ganze Zahl kleiner als N ist, dadurch
gekennzeichnet, daß an die Quelle eine Vorrichtung (22,
24, 26; 24′), gekoppelt ist, die auf einen ersten Zustand
der Bits der M niedrigsten Stellen mit der Erzeugung von
Zittererzeugungssignalen (DB), nur eines Zustandes von
alternierenden Zuständen reagiert und auf einen anderen
Zustand der Bits der M niedrigsten Stellen der digitalen
Signale mit der Erzeugung von Zittererzeugungssignalen,
die für aufeinanderfolgende Proben der digitalen Signale
(C) aufeinanderfolgende Zustände aufweisen, reagiert, und
daß eine Vorrichtung (28), an die Quelle und die Zitterer
zeugungssignalquelle gekoppelt ist, um die Zittererzeu
gungssignale und die N-M höchstwertigen Bits der digita
len Signale unter Ausschluß der M niedrigstwertigen Bits
der digitalen Signale so zu kombinieren, daß digitale
Zittersignale mit N-M Bits erzeugt werden.
2. Einrichtung nach Anspruch 1, dadurch gekennzeichnet,
daß die Zittererzeugungssignalquelle (22, 24, 26) Verzö
gerungsvorrichtungen (22) zur Verzögerung des niedrigst
wertigen Bits (LSB) der digitalen Signale (C) und eine
Fühlvorrichtung (24) zur Erzeugung der Zittererzeugungs
signale (DB) in Reaktion auf das gleichzeitige Auftreten
oder Nichtauftreten des niedrigstwertigen Bits und des
verzögerten niedrigstwertigen Bits enthält.
3. Einrichtung nach Anspruch 2, dadurch gekennzeichnet,
daß die Fühlvorrichtung (24) ein UND-Gatter (24) mit
einem ersten und einem zweiten Eingang umfaßt, denen das
niedrigstwertige Bit (LSB) bzw. das verzögerte niedrigst
wertige Bit zugeführt werden.
4. Einrichtung nach Anspruch 2, dadurch gekennzeichnet,
daß die Zittererzeugungssignalquelle ferner eine Verzö
gerungsvorrichtung (26) zur Verzögerung der Zittererzeu
gungssignale (DB) umfaßt und daß die Fühlvorrichtung (24)
Zittererzeugungssignale in Reaktion auf eine Koinzidenz
bzw. Nichtkoinzidenz des niedrigstwertigen Bits (LSB) des
verzögerten niedrigstwertigen Bits und der verzögerten
Bitsignale erzeugt.
5. Einrichtung nach Anspruch 1, dadurch gekennzeichnet,
daß die Kombinationsvorrichtung (28) einen digitalen
Addierer (28) umfaßt, der der Addition der Zittererzeu
gungssignale (DB) und der Bits (6MSB) der digitalen
Signale (C) mit Ausnahme dessen niedrigstwertigen Bits
(LSB) dient.
6. Einrichtung nach Anspruch 1, dadurch gekennzeichnet,
daß die Zittererzeugungssignalquelle (24′) eine Signal
quelle (fD/2), die für alternierende Proben der digitalen
Signale alternierende Zustände aufweist, und ein UND-Gat
ter (24′) umfaßt, das einen ersten Eingang, dem die
Signale mit alternierenden Zuständen zugeführt sind,
einen zweiten Eingang, dem das niedrigstwertige Bit (LSB)
der digitalen Signale (C) zugeführt ist, und einen
Ausgang aufweist, an dem die Zittererzeugungssignale (DB)
abgegeben werden.
7. Einrichtung nach Anspruch 1, gekennzeichnet durch
eine mit der Zitter-Einrichtung (20) gekoppelte Vorrichtung
(30), um die digitalen Zittersignale, die weniger als N
Bits aufweisen und ihrem einen Eingang zugeführt sind,
digital zu verarbeiten, um verarbeitete Digitalsignale
(R-Y) an einem Ausgang der Vorrichtung (30) abzugeben;
und eine Vorrichtung (40), die an die Verarbeitungsvorrich
tung (30) gekoppelt ist, um aufeinanderfolgende Proben
der verarbeiteten digitalen Signale zur Erzeugung
digitaler Ausgangssignale zu kombinieren.
8. Einrichtung nach Anspruch 7, dadurch gekennzeichnet,
daß die Vorrichtung (40) zur Kombination der verarbeite
ten digitalen Signale eine Verzögerungsvorrichtung (42)
zur Verzögerung der verarbeiteten digitalen Signale und
eine zweite Kombinationsvorrichtung (44) zur Kombination
der verarbeiteten digitalen Signale und der verzögerten
verarbeiteten digitalen Signale umfaßt, um die digitalen
Ausgangssignale zu erzeugen.
9. Einrichtung nach Anspruch 8, dadurch gekennzeichnet,
daß die zweite Kombinationsvorrichtung (44) einen digita
len Addierer (44) umfaßt, um die verarbeiteten digitalen
Signale und die verzögerten verarbeiteten digitalen
Signale zur Erzeugung der digitalen Ausgangssignale zu
addieren.
10. Einrichtung nach Anspruch 4, dadurch gekennzeichnet,
daß die Fühlvorrichtung (24) ein UND-Gatter mit
einem ersten, zweiten und dritten Eingang umfaßt, um auf
das niedrigstwertige Bit (LSB), das verzögerte niedrigst
wertige Bit bzw. die verzögerten Zittererzeugungssignale
(DB) anzusprechen.
11. Einrichtung nach Anspruch 1, dadurch gekennzeichnet,
daß die Zittererzeugungssignalquelle eine Signalquelle
(FD/2), die aufeinanderfolgende Zustände für aufeinander
folgende Proben der digitalen Signale aufweist, und ein
UND-Gatter (24′) umfaßt, das einen ersten Eingang, der so
gekoppelt ist, daß die Signale mit aufeinanderfolgenden
Zuständen zugeführt werden, einen zweiten Eingang, dem
das niedrigstwertige Bit (LSB) der digitalen Signale (C)
zugeführt wird, und einen Ausgang aufweist, an dem die
Zittererzeugungssignale abgegeben werden.
12. Einrichtung nach Anspruch 7, dadurch gekennzeichnet,
daß die digitale Verarbeitungsvorrichtung eine Multi
plexvorrichtung (S1) für die aufeinanderfolgende Erzeu
gung entsprechender Gruppen von Bits der digitalen
Signale und eine Demultiplexvorrichtung (S2) zur Wieder
herstellung der digitalen Signale aus den entsprechenden
Gruppen der Bits der digitalen Signale umfaßt.
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