JPS63176069A

JPS63176069A - デジタルクランプ回路

Info

Publication number: JPS63176069A
Application number: JP62007848A
Authority: JP
Inventors: Toshiyuki Namioka; 利幸浪岡; Kazuhiko Yamauchi; 和彦山内
Original assignee: Toshiba Corp; Toshiba Audio Video Engineering Co Ltd
Current assignee: Toshiba Corp; Toshiba AVE Co Ltd
Priority date: 1987-01-16
Filing date: 1987-01-16
Publication date: 1988-07-20

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は、デジタルテレビジョン受像機に使用され、
ビデオ信号のペデスタルレベルを目標値にクランプする
デジタルクランプ回路の改良に関する。

（従来の技術）首記の如き、デジタルクランプ回路は、従来より第６図
に示すように構成されている。すなわち、入力端子１１
に供給されたアナログビデオ信号ＡＶＳは、加算回路１
２を介してＡ／Ｄ　（アナログ／デジタル）変換回路１
３に供給され、例えば８ビットのデジタルビデオ信号Ｄ
ＶＳに変換されて、ペデスタル誤差演算回路１４に供給
される。

このペデスタル誤差演算回路１４は、上記デジタルビデ
オ信号ＤＶＳ中のバンクポーチのペデスタルレベルと、
外部設定された目標となるペデスタルレベルＰＬとをレ
ベル比較し、そのレベル差成分に対応する演算信号を出
力する。そして、この演算信号は、ペデスタル誤差積分
回路１５で積分された後、ループフィルタ回路１６を介
してＤ／Ａ（デジタル／アナログ）変換回路１７でアナ
ログ信号に変換され、加算回路１２にフィードバックさ
れることにより、デジタルビデオ信号ＤｖＳのペデスタ
ルレベルが目標とするペデスタルレベルにクランプされ
るようになる。

ここで、第７図は、上記ペデスタル誤差演算回路１４，
ペデスタル誤差積分回路１５及びループフィルタ回路１
６の構成を示している。すなわち、入力端子１８に供給
された８ビツトのデジタルビデオ信号ＤＶＳは、リミッ
ト回路１９によって、ダイナミックレンジのセンターか
ら上のレベルがクリップされ、７ビツトのデジタルデー
タＬＤＶＳに変換される。このデジタルデータＬＤＶＳ
は、リミット回路１９の反転側出力端から得るようにし
ている。

そして、上記デジタルデータＬＤＶＳは、加算回路２０
によって、目標とするペデスタルレベルＰＬ（デジタル
ビデオ信号ＤＶＳではそのダイナミックレンジの１／４
、デジタルデータＬＤＶＳではそのダイナミックレンジ
の１／２に設定される）と加算されて、ペデスタル誤差
に対応した７ピツトの演算信号が得られる。

この演算信号は、１０ビツトの加算回路２１と１０ビツ
トのラッチ回路２２とよりなるペデスタル誤差積分回路
１５に供給され、積分される。この場合、ペデスタル誤
差積分回路１５は、ラッチ回路２２が色副搬送波周波数
ｆｓｃの２倍の周波数を有するクロックに同期してラッ
チ動作を行なうようにしているので、１Ｈにつき演算信
号を８回積分することになり、４バ一スト分の積分を行
なうものである。

そして、ペデスタル誤差積分回路１５から出力されるペ
デスタル誤差信号は、ループフィルタ回路１６に供給さ
れる。このループフィルタ回路１６は、１６ビツトの加
算回路２３と１６ビツトのラッチ回路２４とで構成され
る一次の積分回路であって、フィードバックループに時
定数を持たせてクランプ制御用信号を発生している。そ
して、このクランプ制御用信号が、出力端子２５及びＤ
／Ａ変換回路１７を介して、加算回路１２でアナログビ
デオ信号ＡＶＳと加算され、ペデスタルレベルがｉｌｌ
　ｉｌｌされるようになる。

しかしながら、上記のような従来のデジタルクランプ回
路では、ペデスタル誤差積分回路１５で１０ビツトの加
算回路２１及びラッチ回路２２を用い、ループフィルタ
回路１６で１６ビツトの加算回路２３及びラッチ回路２
４を用いているので、回路規模が大きくなり経済的に不
利になるとともに、特に集積回路（ＩＣ）化に適さなく
なるというという問題を有している。

また、従来より、ペデスタル誤差積分回路１５とループ
フィルタ回路１６とを、同じ加算回路とラッチ回路とを
用いて共用させることも考えられているが、ビット数が
多いため、スピードの点で非常に困難となっている。

（発明が解決しようとする問題点）以上のように、従来のデジタルクランプ回路では、構成
が複雑で大形化し経済的に不利であるとともに、特に集
積回路化に適さないという問題を有している。

そこで、この発明は上記事情を考慮してなされたもので
、小形でしかも動作の信頼性が高く、特に集積回路化に
適する極めて良好なデジタルクランプ回路を提供するこ
とを目的とする。

［発明の構成］（問題点を解決するための手段）すなわち、この発明に係るデジタルクランプ回路は、デ
ジタルビデオ信号を所定のペデスタルレベルを中央値と
するｎ（ｎは正の整数）ビットに制限し、このｎビット
のデータと、該データのうち最上位ビットを除く（ｎ−
１）ビットのデータとを加算して積分する。

そして、上記加算されたｎビットのデータのうち最上位
ビットのデータに基づいて、アップダウンカウンタを動
作状態及び非動作状態に制御し、上記ビット制限された
ｎビットのデータのうち最上位ビットのデータに基づい
て、アップダウンカウンタをアップ及びダウンカウント
動作状態に制御して、このアップダウンカウンタの出力
カウント値に応じてデジタルビデオ信号の直流レベルを
ｌＩＪｗＪするようにしている。

（作用）上記のような構成によれば、ビット制限されたｎビット
のデータのうち、最上位ビットを除く（ｎ−１）ビット
のデータに対して積分処理を行ない、最上位ビットのデ
ータに対してはループフィルタとしての動作も行なうア
ップダウンカウンタを制御して、クランプｔＩＩＪＩｌ
ｌｌ用の信号を得るようにしているので、小形でしかも
動作の信頼性が高く、特に集積回路化に適するようにな
る。

（実施例）以下、この発明の一実施例について図面を参照して詳細
に説明する。第１図において、入力端子２６に供給され
た８ビツトのデジタルビデオ信号ＤｖＳは、リミット回
路２７に供給される。このリミット回路２７は、入力さ
れたデジタルビデオ信号ＤＶＳを所定のペデスタルレベ
ルを中央値とする７ビツトにビットＩ１１限する。

そして、上記７ビツトのデータは、積分回路２８で積分
され、その積分出力のうちの最上位ビット（ＭＳＢ）が
アップダウンカウンタ２９に供給される。また、上記リ
ミット回路２７から出力される７ビツトのデータのうち
の最上位ビットが、アップダウンカウンタ２９に供給さ
れる。

ここで、上記アップダウンカウンタ２９は、積分回路２
８のＭＳＢ出力がＨ（ハイ）レベルで、リミット回路２
７のＭＳＢ出力がＨレベルのときアップカウント動作を
行ない、リミット回路２７のＭＳＢ出力がＬ　（０−）
レベルのときダウンカウント動作を行なうとともに、積
分回路２８のＭＳＢ出力がＬレベルのときカウント動作
を停止するように制御されることにより、ループフィル
タとしての助動を行なうものである。

そして、上記アップダウンカウンタ２９の１０ビツトの
出力データが、クランプ制御用データとして、出力端子
３０から出力される。

ここで、第２図は、上記リミット回路２７．積分回路２
８及びアップダウンカウンタ２９の詳細な構成を示して
いる。すなわち、８ビツトのデジタルビデオ信号ＤＶＳ
は、ラッチ回路３１により、色副搬送波周波数ｆｓｃの
４倍の周波数を有するクロックＦＳに同期してラッチさ
れる。

そして、このラッチ回路３１にラッチされた８ビツトの
デジタルビデオ信号ＤＶＳは、その最上位ビット（ＭＳ
Ｂ）のデータが７つのノア回路３２ａ〜３２ｇの各一方
の入力端に供給され、ＭＳＢを除く介７ビツトのデータ
が各ノア回路３２ａ〜３２（ｌの他方の入力端にそれぞ
れ供給されることにより、７ビツトにビット制限される
。

すなわち、ラッチ回路３１から出力される８ビツトのデ
ジタルビデオ信号が、［１００００００１よりも大きいデータでは、ノア回路３２ａ〜３２ｇの出
力は、［０００００００］となり、また、ラッチ回路３１の出力が、［０００００
００］の場合、ノア回路３２ａ〜３２ｇの出力は、［１１１１
１１１］となる。さらに、ラッチ回路３１の出力が、［０１００
０００］より大きなデータでは、ノア回路３２ａ〜３２ｇの出力
のうちＭＳＢは［０１となり、ラッチ回路３１の出力が
、［０１０００００］より小さいデータでは、ノア回路３２ａ〜３２ｇの出力
のＭＳＢは［１］となる。

そして、このことは、ラッチ回路３１から出力される８
ビツトのデジタルビデオ信号ＤＶＳを、目標とするレベ
ル、つまり、［０１０００００］を中央値とする７ビツトに制限したことになる。

ここで、上記ノア回路３２ａ〜３２（ｌから出力された
７ビツトのデータは、ラッチ回路３３により、色副搬送
波周波数ｆｓｃの２倍の周波数を有するクロックＦ２５
ｃに同期してラッチされる。そして、このラッチ回路３
３から出力される７ビツトのデータは、前記積分回路２
８を構成する加算回路３４の一方の入力端Ａ７〜Ａ１に
供給される。

この加算回路３４は、その一方の入力端Ａ７〜Ａ１に供
給されたデータと、他方の入力端８７〜Ｂ１に供給され
たデータとを加算して、出力端Ｃ７〜Ｃ１から出力する
ものである。そして、上記加算回路３４から出力された
７ビツトのデータは、ラッチ回路３５により、第３図（
ａ）示すように１Ｈに同期するクロックＦ１に基づいて
ラッチされる。ここで、上記ラッチ回路３５の７ビツト
の出力のうち、ＭＳＢを除く下位６ビツトのデータが、
加算回路３４の他方の入力端Ｂ６〜Ｂ１供給され、加算
回路３４の他方の入力端８７〜Ｂ１のうちＭＳＢ　　Ｂ
７は、Ｈレベルに固定されている。

そして、上記ラッチ回路３５の７ビツトの出力のうちＭ
ＳＢは、前記アップダウンカウンタ２９の動作側（社）
入力端ＥＮに供給される。また、上記リミット回路２７
を構成するラッチ回路３３の７ビツトの出力のうちＭＳ
Ｂのデータは、上記クロックＦ　２ｓｃに同期してラッ
チ動作を行なうＤタイプフリップフロラフ回路（以下Ｄ
−ＦＦ回路という）３６を介して、前記アップダウンカ
ウンタ２９のアップ／ダウンｔｌＩＪｉ［ｌ入力端Ｕ／
Ｄに供給される。

ここで、上記アップダウンカウンタ２９は、第３図（ｂ
）に示すように、そのクロック入力端ＧＫに供給される
、ＩＨに同期するクロックＦ２をアップカウントまたは
ダウンカウントして、１０ビツトのクランプ制御用の信
号を発生するものである。

ここにおいて、今、ラッチ回路３５のＭＳＢを除く出力
が、［００００００］であるとすると、加算回路３４は、入力端Ａ７〜Ａ１に
供給されたデータと、入力端８７〜Ｂ１に供給された［１００００００］とを加算することになる。そして、このことは、取りも
直さず、第６因で説明したペデスタル誤差演算処理を行
なうことに外ならないものである。

さらに、ラッチ回路３５のＭＳＢを除く出力データは、
第６因で説明したペデスタル誤差積分を行なっているこ
とになる。すなわち、ここでは、ペデスタル誤差演算処
理と、下位６ビツトのペデスタル誤差積分処理とを、同
時に行なっている。

ここで、上記ラッチ回路から出力されるＭＳＢのデータ
がＨレベルのとき、アップダウンカウンタ２９がカウン
ト動作を行なうようになる。この場合、ラッチ回路３３
のＭＳＢをラッチするＤ−ＦＦ回路３６の出力がＨレベ
ルのとき、アップカウントが行なわれ、Ｄ−ＦＦ回路３
６の出力がＬレベルのとき、ダウンカウントが行なわれ
る。

すなわち、ラッチ回路３５のＭＳＢは、桁上がりまたは
桁下がりを表わす情報であり、その極性をラッチ回路３
３のＭＳＢから得るようにしている。

このため、上位ビットのペデスタル誤差演算処理を行な
うことができる。そして、アップダウンカウンタ２９は
、ループフィルタとして動作するので、ここにクランプ
制御用の信号を得ることができる。

なお、リミット回路２７を構成するラッチ回路３１゜３
３は、各ビットの位相合わせに用いられ、Ｄ−ＦＦ回路
３６は、ラッチ回路３５のＭＳＢデータとの位相合わせ
に用いられている。

ここで、ラッチ回路３５の下位６ビツトの出力、ラッチ
回路３５のＭＳＢの出力及びラッチ回路３３のＭＳＢの
出力の関係を、第４図（ａ）〜（Ｃ）に示している。す
なわち、ラッチ回路３６の下位６ビツトの値をアナログ
的に示すと、オーバーフローまたはアンダーフローした
ときに、ラッチ回路３５のＭＳＢがＨレベルとなる。ま
た、ラッチ回路３３のＭＳＢがＨレベルのときラッチ回
路３５の出力は増加され、ラッチ回路３３のＭＳＢがＬ
レベルのときラッチ回路３５の出力は減少される。

また、第５図は、それぞれの信号のダイナミックレンジ
を示すものである。すなわち、図中Ａは入力されるデジ
タルビデオ信号ＤＶＳのダイナミックレンジを示し、Ｂ
はデジタルビデオ信号ＤＶＳをリミット回路２７で反転
リミットした信号のダイナミックレンジを示し、Ｃはペ
デスタル誤差演算を行なうためにＮ　００００００］を加算した信号のダイナミックレンジを示している。こ
の［１００００００］は前に説明したように、ペデスタルレベルの目標値が［０１００００００１になっているためである。

また、第５図中（Ｄ）は、ラッチ回路３５のＭＳＢを除
いたデータのダイナミックレンジを示し、ＥはＣとＤと
を加算したときのダイナミックレンジを示している。こ
こで、Ｅで必要なことは第４図からも明らかなように、
加算した値がＦまたはＨの領域にはいった場合、ラッチ
回路３５のＭＳＢは［１］になり、加算した値がＧの領
域にはいった場合、ラッチ回路３５のＭＳＢは［０］に
なるということである。

したがって、上記実施例のような構成によれば７ビツト
の加算回路３４．ラッチ回路３５及び１０ビツトのアッ
プダウンカウンタ２９で、ペデスタル誤差ａＩ算機能、
ペデスタル誤差積分機能及びループフィルタ機能を実現
することができ、構成が簡易になり集積回路化に適する
ようになる。

なお、この発明は上記実施例に限定されるものではなく
、この外その要旨を逸脱しない範囲で種々変形して実施
することができる。

［発明の効果］したがって、以上詳述したようにこの発明によれば、小
形でしかも動作の信頼性が高く、特に集積回路化に適す
る極めて良好なデジタルクランプ回路を提供することが
できる。

【図面の簡単な説明】

第１図はこの発明に係るデジタルクランプ回路の一実施
例を示すブロック構成図、第２図は同実施例を詳細に示
すブロック構成図、第３図は第２図に示すラッチ回路及
びアップダウンカウンタに供給するクロックを示すタイ
ミング図、第４図、　　及び第５図はそれぞれ同実施例
の動作を説明するための因、第６図は従来のデジタルク
ランプ回路を示すブロック構成図、第７図は同従来のデ
ジタルクランプ回路の各部の詳細を示すブロック構成図
である。１１・・・入力端子、１２・・・加算回路、１３・・・
Ａ／Ｄ変換回路、１４・・・ペデスタル誤差演算回路、
１５・・・ペデスタル誤差積分回路、１６・・・ループ
フィルタ回路、１７・・・Ｄ／Ａ変換回路、１８・・・
入力端子、１９・・・リミット回路、２０．２１・・・
加算回路、２２・・・ラッチ回路、２３・・・加算回路
、２４・・・ラッチ回路、２５・・・出力端子、２６・
・・入力端子、２７・・・リミット回路、２８・・・積
分回路、２９・・・アップダウンカウンタ、３０・・・
出力端子、３１・・・ラッチ回路、３２８〜３２ｇ・・
・ノア回路、３３・・・ラッチ回路、３４・・・加算回
路、３５・・・ラッチ回路、３６・・・Ｄ−ＦＦ回路。出願人代理人　弁理士　鈴江武彦第３図第４図

Claims

【特許請求の範囲】

アナログビデオ信号をデジタルビデオ信号に変換するア
ナログ−デジタル変換手段と、このアナログ−デジタル
変換手段から出力されるデジタルビデオ信号を所定のペ
デスタルレベルを中央値とするｎ（ｎは正の整数）ビッ
トに制限するリミット手段と、このリミット手段から出
力されるｎビットのデータが一方の入力端に供給される
加算手段と、この加算手段から出力されるｎビットのデ
ータをラッチし該データのうち最上位ビットを除く（ｎ
−１）ビットのデータを前記加算手段の他方の入力端に
供給するラッチ手段と、前記加算手段の他方の入力端の
最上位ビットに一定の論理レベルを供給する供給手段と
、前記ラッチ手段にラッチされたｎビットのデータのう
ち最上位ビットのデータに基づいて動作状態及び非動作
状態に制御され前記リミット手段から出力されるｎビッ
トのデータのうち最上位ビットのデータに基づいてアッ
プカウント動作状態及びダウンカウント動作状態に制御
されるアップダウンカウント手段とを具備し、前記アッ
プダウンカウント手段の出力カウント値に応じて前記デ
ジタルビデオ信号の直流レベルを制御するように構成し
てなることを特徴とするデジタルクランプ回路。