JPH03247042A - 標本化クロックの周波数情報生成回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は標本化クロックの周波数情報を生成回路および
再生回路、特にアナログ信号を標本化してディジタル伝
送する際に、標本化クロックの周波数を受信側に伝える
ための標本化クロックの周波数情報を生成回路および受
信側で標本化クロックを再生するための再生回路に関す
る。

〔従来の技術〕

アナログ信号を標本化してディジタル伝送する場合、送
信側の標本化クロックと受信側の標本化クロックの周波
数を一致させる必要があり、標本化クロックと伝送路ク
ロックが非同期の場合には、スタッフィングを行なった
り周波数情報を伝送して受信側で送信側と同じ周波数の
標本化クロックを再生している。

周波数情報というのは、標本化クロックの周波数を、送
・受で周波数が一致している伝送路クロックを時間基準
にして測定した結果を表示するデータである。受信側で
は、この周波数情報の値を用いて標本化クロックを再生
する。

まず従来の標本化クロックの周波数情報生成回路を第３
図に例示する。第３図において、端子１から入力された
標本化クロックは計数器４で計数される。端子２から入
力された伝送路クロックは分周器５で分周されて標本化
クロックに比べて十分長い周期のクロックに変換される
。この分周器５の出力信号により計数器４を周期的にリ
セットすると共に、リセット直前の計数器４の計数値を
レジスタ６に取り込み、これを標本化クロックの周波数
情報として端子３から出力する。

次に従来の標本化クロックの再生回路を第４図に例示す
る。第４図において、端子１１からは送信側から伝送さ
れてきた周波数情報が入力される。この周波数情報と周
波数情報生成回路２０く第３図と同一構成）のレジスタ
６から出力される受信側の再生クロックに対する周波数
情報との差分を減算器１２で演算する。減算器１２から
出力される差分値を積分器１３で積分し、ディジタル・
アナログ変換器（Ｄ／Ａ）１４でアナログ信号に変換し
た信号により、標本化クロックを再生する電圧制御発振
器１５の発振周波数を制御する。電圧制御発振器１５か
ら出力された標本化クロックは計数器４で計数される９
端子２からは伝送路クロックが入力され、これを分周器
５で分周した信号により計数器４をリセットすると共に
、リセット直前の計数器４の計数値をレジスタ６に取り
込み、これを受信側の再生クロックに対する周波数情報
として減算器１２に出力する。

〔発明が解決しようとする課題〕

上述した従来の標本化クロック周波数情報生成回路では
、標本化クロックを一定周期で計数するたび毎に計数器
をリセットしているため、リセットパルスと計数器の計
数クロックの立上がりとが重なると、そのクロックが計
数されず、実際の標本化クロックよりわずかに低い周波
数が周波数情報として出力されるという欠点がある。従
って、この周波数情報生成回路を使用した従来の標本化
クロックの再生回路では、所要の再生クロック周波数よ
りわずかに低い周波数が出力されるという欠点がある。

〔課題を解決するための手段〕

本発明の第１の発明の周波数情報生成回路は、標本化ク
ロックを計数する計数器と、伝送路クロックを分周する
分周器と、前記分周器の出力信号により前記計数器の出
力信号を取り込む第１のレジスタと、前記分周器の出力
信号により前記第１のレジスタの出力信号を取り込む第
２のレジスタと、前記第１および第２のレジスタの出力
値の差演算の結果を周波数情報として出力する減算器と
を備えている。

本発明の第２の発明の再生回路は、送信側から伝送され
てくる周波数情報と受信側で再生された標本化クロック
に対する周波数情報の差を演算する第１の減算器と、前
記第１の減算器の出力結果を積分する積分器と、前記積
分器の出力信号をディジタル・アナログ変換するディジ
タル・アナログ変換器と、前記ディジタル・アナログ変
換器の出力電圧によって発振周波数を制御して標本化ク
ロックを再生する電圧制御発振器と、前記電圧制御発振
器から出力される標本化クロックを計数する計数器と、
伝送路クロックを分周する分周器と、前記分周器の出力
信号によって前記計数器の出力信号を取り込む第１のレ
ジスタと、前記分周器の出力信号によって前記第１のレ
ジスタの出力信号を取り込む第２のレジスタと、前記第
１および第２のレジスタの出力値の差演算の結果を前記
周波数情報として第１の減算器に出力する第２の減算器
とを備えている。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の第１の発明の一実施例を示すブロック
図である。第１図において、端子１は標本化クロックが
入力される端子では計数器４に接続され、計数器４の出
力はレジスタ６に入力され、レジスタ６の出力はレジス
タ７に入力されている。端子２は伝送路クロックが入力
される端子で、分周器５に接続され、分周器５の出力は
レジスタ６およびレジスタ７のクロック端子に接続され
ている。減算器８の２つの入力端子のうち一方はレジス
タ６の出力に、もう一方はレジスタ７の出力に接続され
、減算器８の出力は端子３に接続されて、ここから周波
数情報が出力される。

本実施例の動作につき、ＮＴＳＣカラーテレビジョン信
号を副搬送波の４倍である１４．３ＭＨｚで標本化し、
１３９．２６４ＭＨｚで伝送する場合を例にして説明す
る。

端子２から入力された１３９．２６４ＭＨｚの伝送路ク
ロックは、分周器５で５０１３５０４分周されて約２７
．８Ｈｚとなる。この分周比をあまり大きくすると周波
数情報の生成間隔が長くなって受信側で標本化クロック
を再生する時の引込み時間が長くなるし、逆にあまり小
さくすると周波数情報の変動（周波数情報の絶対値に対
する変動幅の割合）が大きくなり、受信側で標本化クロ
ックを再生する時の安定性か悪くなる。計数器４での標
本化クロ・ンクの計数結果を、分周器５から出力される
２７．８Ｈｚのクロッつてレジスタ６とレジスタ７とに
読み込み、減算器８でレジスタ７の値からレジスタ６の
値を引算すると、１／２７．８　（秒）の周期で計数し
た標本化クロックの計数値が得られ、これを周波数情報
として出力する。この場合、値としては約５．２Ｘ１０
５となり、２進法で表すと１９ビツト必要だが、例えば
標本化クロックの変動範囲が±２００ｐｐｍ、伝送路ク
ロックの変動範囲が±２０ｐｐｍとすると、周波数情報
の値としては±１１４しか変動しないので、周波数情報
として１９ビツトをすべて伝送する必要はなく、下位８
ビツトを伝送すれば良い。従って、計数器４、レジスタ
６および７はおのおの８ビツトの精度があれば良い。

第２図は本発明の第２の発明の一実施例を示すブロック
図である。第２図において、端子１は送信側から伝送さ
れてきた周波数情報が入力される端子で減算器１２の２
つの入力端のうち一方の入力端に接続されている。減算
器１２のもう一方の入力端には周波数情報生成回路１０
（第１図の同一構成）の減算器８の出力端が接続されて
いる。

減算器１２の出力は積分器１３およびＤ／Ａ　１４を介
して電圧制御発振器１５の制御端子に接続されている。

電圧制御発振器１５の出力は端子１に接続されて、ここ
から受信側の再生クロックが出力されると共に、計数器
４のクロック入力端に接続されている。計数器４の出力
はレジスタ６を介してレジスタ７および減算器８の２つ
の入力端のうち一方の入力端に接続され、レジスタ６の
出力が減算器８のもう一方の入力端に接続されている。

端子２は伝送路クロックが入力される端子で、分周器５
に接続され、分周器５の出力はレジスタ６およびレジス
タ７のクロック入力端に接続されている。

第１の発明の実施例と同じＮＴＳＣカラーテレビジョン
信号の標本化の場合、計数器４で計数される再生クロッ
クの計数値を、分周器５から出力される２７．８Ｈｚの
クロックでレジスタ６とレジスタ７とに読む込み、減算
器８で引算すると、１／２７．８　（秒）の周期で計数
した再生クロックの計数値が得られる。これを再生クロ
ックに対する周波数情報とし、この周波数情報と端子１
から大針される送信側の周波数情報との差分を減算器１
２で演算し、差分身号を積分器１３で積分してＤ／Ａ１
４でアナログ信号へ変換して、その出力信号によって減
算器１２からの差分信号が０となるように電圧制御発振
器１５の発振周波数を制御する。この動作により、送信
側の標本化クロックと同一周波数のクロックを再生でき
る。

周波数情報の値としては、この場合的５．２×１０５と
なり、２進法で表すと１９ビツト必要だが、例えば標本
化クロックの変動範囲が±２００ｐｐｍ、伝送路クロッ
クの変動範囲が±２０ｐｐｍとすると、周波数情報の値
としては±１１４しか変動しないので、周波数情報とし
て１９ビツトは必要なく、下位８ビツトであれば良い。

従って、計数器４、レジスタ６および７はおのおの８ビ
ツトの精度があれば良いことになる。この場合、標本化
クロックと伝送路クロックとが中心周波数の時の周波数
情報の値が８ビツトで表せる最大数である２５６の１／
２の１２８近くになるようにしておけば、制御範囲内の
周波数変動に対して減算器１２での演算を正しく行なわ
せることができる。

〔発明の効果〕

以上説明したように本発明は、再生クロックを計数する
際に計数周期毎に計数器をリセットしないで周波数情報
を生成することにより、従来の回路では取り除くことが
できなかった計数器リセットのタイミング重なりに起因
する周波数情報の誤差を無くすことができる。

【図面の簡単な説明】

第１図および第２図は本発明の一実施例を示すブロック
図、第３図および第４図は従来の回路を例示するブロッ
ク図である。 １〜３．１１・・・入力端子、４・・・計数器、５・・
・分周器、６，７・・・レジスタ、８．１２・・・減算
器、１０．２０・・・周波数情報生成回路、１３・・・
積分器、１４・・・ディジタル・アナログ変換器（Ｄ／
Ａ）、１５・・・電圧制御発振器。

Claims (1)

1. 【特許請求の範囲】 １、標本化クロックを計数する計数器と、伝送路クロッ
   クを分周する分周器と、前記分周器の出力信号により前
   記計数器の出力信号を取り込む第１のレジスタと、前記
   分周器の出力信号により前記第１のレジスタの出力信号
   を取り込む第２のレジスタと、前記第１および第２のレ
   ジスタの出力値の差演算の結果を周波数情報として出力
   する減算器とを備えていることを特徴とする標本化クロ
   ックの周波数情報生成回路。 ２、送信側から伝送されてくる周波数情報と受信側で再
   生された標本化クロックに対する周波数情報の差を演算
   する第１の減算器と、前記第１の減算器の出力結果を積
   分する積分器と、前記積分器の出力信号をディジタル・
   アナログ変換するディジタル・アナログ変換器と、前記
   ディジタル・アナログ変換器の出力電圧によって発振周
   波数を制御して標本化クロックを再生する電圧制御発振
   器と、前記電圧制御発振器から出力される標本化クロッ
   クを計数する計数器と、伝送路クロックを分周する分周
   器と、前記分周器の出力信号によつて前記計数器の出力
   信号を取り込む第１のレジスタと、前記分周器の出力信
   号によって前記第１のレジスタの出力信号を取り込む第
   ２のレジスタと、前記第１および第２のレジスタの出力
   値の差演算の結果を前記周波数情報として第１の減算器
   に出力する第２の減算器とを備えていることを特徴とす
   る標本化クロックの再生回路。