JPH0851555A - ディジタル垂直同期信号分離回路 - Google Patents

Abstract

(57)【要約】 【目的】 複合同期信号から安定度の高い垂直同期信号
を得る。 【構成】 フリップフロップ回路２とアップダウンカウ
ンタ３からなるディジタル積分回路１００とディジタル
のコンパレータ４ａとを含んで構成される。ディジタル
積分回路１００は複合同期信号ＳＹＮＣを入力とし、入
力を積分してアップダウンカウンタ３のカウント値とし
て出力する。コンパレータ４ａは上記カウント値と予め
定められたディジタル量のしきい値を比較し、その比較
結果に応じて垂直同期信号ＶＤが出力される。 【効果】 回路に対する外部環境の影響を減少させ、安
定度の高い垂直同期信号を出力する垂直同期信号分離回
路を得られる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、映像信号機器に用いら
れ、複合同期信号から垂直同期信号を分離するためのデ
ィジタル垂直同期信号分離回路に関する。

【０００２】

【従来の技術】一般に、複合同期信号から垂直同期信号
を分離する回路は２つの動作ステップからなる。すなわ
ち、最初のステップで複合同期信号をアナログの積分回
路を通して積分波形信号に変換し、次のステップでその
積分波形信号の電圧と予め設定されたしきい値電圧との
大小関係をコンパレータ（比較回路）で比較し、その比
較結果を垂直同期信号として出力する。

【０００３】図１３に従来の垂直同期信号分離回路の具
体的構成の一例を示す。なお当該具体例はＣＱ出版発行
の「基礎からの映像信号処理」に記載されているアナロ
グ構成による垂直同期信号分離回路を引用したものであ
る。

【０００４】まず構成について説明する。７ａ、７ｂ、
７ｃは抵抗器、８はコンデンサ、９はコンパレータ、Ｓ
ＹＮＣは複合同期信号、ＶＤは出力垂直同期信号であ
る。複合同期信号ＳＹＮＣは抵抗器７ａの一端に入力さ
れている。抵抗器７ａの他端にはコンデンサ８の一端お
よびコンパレータ９の正入力端子が接続されている。コ
ンデンサ８の他端はグランドに接続されている。抵抗器
７ａとコンデンサ８でアナログの積分回路を構成してい
る。抵抗器７ｂは一端に電源が接続され、他端に抵抗器
７ｃの一端およびコンパレータ９の負入力端子が接続さ
れている。抵抗器７ｃの他端はグランドに接続されてい
る。抵抗器７ｂと抵抗器７ｃで分圧回路を構成してい
る。コンパレータ９の出力端子から複合同期信号ＶＤが
出力される。

【０００５】次に図１３の回路の動作について説明す
る。複合同期信号ＳＹＮＣは垂直同期期間と呼ばれる期
間を有している。垂直同期期間の正のパルスは垂直同期
期間以外の期間の正のパルスと比較して狭い特徴があ
る。その波形上の特徴を利用し垂直同期期間を垂直同期
信号として複合同期信号からとりだすのが図１３の回路
の主とする動作である。

【０００６】抵抗器７ａおよびコンデンサ８で構成され
るアナログの積分回路は複合同期信号ＳＹＮＣを積分波
形に変換してコンパレータ９の正入力端子に出力する。
抵抗器７ｂ、７ｃで構成される分圧回路は電源電圧をし
きい値電圧に変換してコンパレータ９の負入力端子に出
力する。コンパレータ９は正入力端子の電圧と負入力端
子の電圧の大小関係を比較し、正入力端子の電圧が負入
力端子の電圧より高ければ”Ｈ”を、正入力端子の電圧
が負入力端子の電圧より低ければ”Ｌ”を出力する事に
よって複合同期信号ＳＹＮＣの波形から垂直同期期間を
判断し垂直同期信号ＶＤとして出力している。

【０００７】これを詳細に図１４を使って説明する。ま
ず複合同期信号ＳＹＮＣが連続して幅の広い正のパルス
である状態から幅の狭い正のパルスの状態へ移る過渡状
態の場合（図１４中ｔ０からｔ１の期間）について説明
する。上述した積分回路がこの場合の過渡状態にあるパ
ルスを積分変換すると積分波形の電圧は時間が経つにつ
れて減少する。その積分波形はコンパレータ９によって
上述したしきい値電圧と比較される。この場合積分波形
がしきい値電圧より高い電圧であれば依然としてコンパ
レータ９で比較された結果”Ｈ”が垂直同期信号ＶＤと
して出力されるが、積分波形がしきい値電圧より低い電
圧になるとコンパレータ９で比較された結果”Ｌ”が垂
直同期信号ＶＤとして出力される。

【０００８】次に複合同期信号ＳＹＮＣが連続して幅の
狭い正のパルスである状態の場合（図１４中ｔ１からｔ
２の期間）についての動作について説明する。上述した
積分回路がこの場合の幅の狭い正のパルスを積分波形に
変換すると上述したしきい値電圧と比較して電圧の低い
積分波形に変換される。その積分波形はコンパレータ９
によって上述したしきい値電圧と比較される。この場合
積分波形の電圧はしきい値電圧より低い電圧なのでコン
パレータ９で比較された結果”Ｌ”が垂直同期信号ＶＤ
として出力される。

【０００９】次に複合同期信号ＳＹＮＣが連続して幅の
狭い正のパルスである状態から幅の広い正のパルスの状
態へ移る過渡状態の場合（図１４中ｔ２からｔ３の期
間）について説明する。上述した積分回路がこの場合の
過渡状態にあるパルスを積分変換すると積分波形の電圧
は時間が経つにつれて増加する。その積分波形はコンパ
レータ９によって上述したしきい値電圧と比較される。
この場合積分波形がしきい値電圧より低い電圧であれば
依然としてコンパレータ９で比較された結果”Ｌ”が垂
直同期信号ＶＤとして出力されるが、積分波形がしきい
値電圧より高い電圧になるとコンパレータ９で比較され
た結果”Ｈ”が垂直同期信号ＶＤとして出力される。

【００１０】次に複合同期信号が連続して幅の広い正の
パルスである状態の場合（図１４中ｔ０以前あるいはｔ
３からｔ４の期間）についての動作について説明する。
上述した積分回路がこの場合の幅の広い正のパルスを積
分波形に変換すると上述したしきい値電圧と比較して高
い電圧の積分波形に変換される。その積分波形はコンパ
レータ９によって上述したしきい値電圧と比較される。
この場合積分波形の電圧はしきい値電圧より高い電圧な
のでコンパレータ９で比較された結果”Ｈ”が垂直同期
信号ＶＤとして出力される。

【００１１】

【発明が解決しようとする課題】上述に示すような従来
技術の垂直同期信号分離回路には欠点が３つある。

【００１２】第１に、積分回路はアナログ回路で構成さ
れている。積分回路を構成している各素子は温度係数を
有しており周囲の温度によってその各素子の電気的特性
値が変化する。また一般に実際に製造された各素子は設
計値と比べて誤差を含んでおり、従って実際の各素子の
電気的特性値はばらついていると考えるのが普通であ
る。そのような周囲温度の変動、個別素子のばらつき、
等による外部環境の影響により時定数が変化する。その
時定数を一定に保つ為には、正確な時定数の調整が必要
となる欠点がある。

【００１３】第２に、コンパレータのしきい値電圧はア
ナログ量（電圧）で与えている。上述の従来例では電源
電圧の変動、周囲温度の変動、個別素子のばらつき、等
による外部環境の影響によりしきい値電圧が変動する。
しきい値電圧が変動すれば、積分波形とのコンパレータ
による比較結果も変動する。その結果、複合同期信号Ｓ
ＹＮＣと垂直同期信号ＶＤとの位相のばらつきが生じや
すくなり、安定した垂直同期信号が得られにくい欠点が
ある。

【００１４】第３に、電源電圧の変動、周囲温度の変
動、個別素子のばらつき、等による外部環境の影響によ
り積分波形に歪みが発生する場合がある。積分波形に歪
みが発生すれば、しきい値電圧とのコンパレータによる
比較結果が変動する。その結果、複合同期信号ＳＹＮＣ
と垂直同期信号ＶＤとの位相のばらつきが生じやすくな
り、安定した垂直同期信号が得られにくい欠点がある。

【００１５】この発明は上記の問題点を解決するために
なされたものであり、外部環境の影響を減少し、安定し
た垂直同期信号を出力することのできる垂直同期信号分
離回路を得ることを目的とする。

【００１６】

【課題を解決するための手段】本発明の請求項１に係る
課題解決手段は、複合同期信号を受け、前記複合同期信
号をディジタル積分により変換したディジタル積分値を
出力するディジタル積分手段と、前記ディジタル値と予
め定められたディジタルしきい値とを受け、前記ディジ
タル積分値と前記ディジタルしきい値との比較に基づい
て垂直同期信号を生成する垂直同期信号生成手段とを備
える。

【００１７】本発明の請求項２に係る課題解決手段にお
いて、前記ディジタル積分手段は、前記複合同期信号を
受け、前記複合同期信号をラッチしてラッチ信号を出力
するラッチ手段と、前記ラッチ信号を受け、前記ラッチ
信号に基づいてカウントアップあるいはカウントダウン
して、そのカウント値を前記ディジタル積分値として出
力するカウンタ手段とを備える。

【００１８】本発明の請求項３に係る課題解決手段にお
いて、前記垂直同期信号生成手段は、前記ディジタル積
分値と前記ディジタルしきい値とを受け、前記ディジタ
ル積分値と前記ディジタルしきい値とを比較してその比
較結果出力信号を出力する比較手段と、前記比較結果出
力信号を受け、前記比較結果出力信号を波形整形して前
記垂直同期信号を出力する波形整形手段とを備える。

【００１９】本発明の請求項４に係る課題解決手段にお
いて、前記垂直同期信号生成手段は、前記ディジタル積
分値と第１のディジタルしきい値とを受け、前記ディジ
タル積分値と前記第１のディジタルしきい値とを比較し
てその比較結果を第１の比較結果出力信号として出力す
る第１の比較手段と、前記ディジタル積分値と第２のデ
ィジタルしきい値とを受け、前記ディジタル積分値と前
記第２のディジタルしきい値とを比較してその比較結果
を第２の比較結果出力信号として出力する第２の比較手
段と、前記第１の比較結果出力信号と前記第２の比較結
果出力信号とを受け、前記第１の比較結果出力信号と前
記第２の比較結果出力信号とに基づいて前記垂直同期信
号を生成する信号生成手段とを備える。

【００２０】

【作用】本発明請求項１に係るディジタル垂直同期信号
分離回路では、ディジタル積分手段により複合同期信号
をディジタル積分しディジタル積分値に変換する。そし
て垂直同期信号生成手段によりそのディジタル積分値と
ディジタルしきい値を比較し、その比較結果に基づいて
垂直同期信号を出力する。すなわちディジタル積分手段
および垂直同期信号生成手段は、複合同期信号をディジ
タル的に処理して垂直同期信号を導出する。

【００２１】本発明請求項２に係るディジタル垂直同期
信号分離回路では、ラッチ手段は複合同期信号を入力し
てラッチし、そのラッチ信号に基づいてアップダウンカ
ウンタがアップまたはダウンする。

【００２２】本発明請求項３に係るディジタル垂直同期
信号分離回路では、比較手段はディジタル積分値と予め
定められたディジタルしきい値とを比較し比較結果を出
力する。波形整形手段はその比較結果出力信号を波形整
形して垂直同期信号として出力する。

【００２３】本発明請求項４に係るディジタル垂直同期
信号分離回路では、第１の比較手段はディジタル積分値
と予め定められた第１のしきい値とを比較し第１の比較
結果出力信号を出力する。また第２の比較手段はディジ
タル積分値と予め定められた第２のしきい値とを比較し
第２の比較結果出力信号を出力する。そして信号生成手
段は、第１および第２の比較結果出力信号に基づいて垂
直同期信号を生成する。第１、第２のしきい値を異なら
せることにより、複合同期信号から垂直同期信号の生成
にヒステリシス特性を持たせることが可能となる。

【００２４】

【実施例】

｛第１の実施例｝ ＜構成＞図１は本発明の第１の実施例を示す図である。
図１の１００はディジタル積分回路、１０１は垂直同期
信号生成回路である。また１ａ、１ｂ、１ｃはインバー
タ回路、２はＤフリップフロップ回路（以下Ｄ−ＦＦと
称す）、３は８ビットアップ／ダウンカウンタ、４ａは
コンパレータ、５ａ、５ｂはＯＲ回路、６はＪＫフリッ
プフロップ回路（以下ＪＫ−ＦＦと称す）である。８ビ
ットアップ／ダウンカウンタ３中のＤ（７：０）は８ビ
ットデータ入力端子、Ｕ／Ｄはアップダウン制御入力端
子、ＬＤはロード入力端子、ＴＣはキャリー／ボロー出
力端子、Ｔはクロック入力端子、Ｑ（７：０）は８ビッ
トデータ出力端子である。コンパレータ４ａ中のＰ
（７：０）は８ビット比較データ入力端子、Ｑ（７：
０）は８ビットしきい値データ入力端子、Ｅはイネーブ
ル入力端子、ＰＥＱは比較結果出力端子である。８ビッ
トアップ／ダウンカウンタ３のアップダウン制御入力端
子Ｕ／Ｄおよびロード入力端子ＬＤ、コンパレータ４ａ
のイネーブル入力端子Ｅ、ＪＫ−ＦＦ６の入力端子Ｊお
よび入力端子Ｋは負論理入力である。

【００２５】複合同期信号ＳＹＮＣはインバータ１ａの
入力端子に入力されている。インバータ１ａの出力端子
にはＤ−ＦＦ２の入力端子Ｄが接続されている。Ｄ−Ｆ
Ｆ２の正転出力端子Ｑは、８ビットアップ／ダウンカウ
ンタ３のアップダウン制御入力端子Ｕ／Ｄと、ＯＲ回路
５ａの一方入力端子と、インバータ１ｃの入力端子とに
接続され、反転出力端子ＱＣは８ビットアップ／ダウン
カウンタ３の８ビットデータ入力端子Ｄ（７：０）の８
ビットすべてのビットに接続されている。８ビットアッ
プ／ダウンカウンタ３は、ロード入力端子ＬＤにインバ
ータ１ｂの出力端子が接続され、キャリー／ボロー出力
端子ＴＣにインバータ１ｂの入力端子が接続され、８ビ
ットデータ出力端子Ｑ（７：０）の８ビットの各ビット
にコンパレータ４ａの比較入力端子Ｐ（７：０）の８ビ
ットの各ビットが接続されている。インバータ１ａ、Ｄ
−ＦＦ２によりラッチ手段、８ビットアップ／ダウンカ
ウンタ３、インバータ１ｂによりカウンタ手段、これら
両者によりディジタル積分回路１００を構成している。

【００２６】コンパレータ４ａは、しきい値データ入力
端子Ｑ（７：０）に予め定められた８ビットのしきい値
データ８０（１６進）が入力され、イネーブル入力端子
Ｅにグランドが接続され、比較結果出力端子ＰＥＱにＯ
Ｒ回路５ａの他方入力端子およびＯＲ回５ｂの一方入力
端子が接続されている。ＪＫ−ＦＦ６は入力端子ＪにＯ
Ｒ回路５ａの出力端子が接続され、入力端子ＫにＯＲ回
路５ｂの出力端子が接続され、正転出力端子Ｑからの信
号を垂直同期信号ＶＤとして出力している。インバータ
１ｃの出力端子はＯＲ回路５ｂの他方入力端子に接続さ
れている。コンパレータ４ａで比較手段、インバータ１
ｃ、ＯＲ回路５ａ、ＯＲ回路５ｂ、ＪＫーＦＦ６で波形
整形手段、これら両者で垂直同期信号生成回路１０１を
構成している。

【００２７】＜動作＞まず全体的な動作について説明す
る。ディジタル積分回路１００は、複合同期信号ＳＹＮ
Ｃを受け、この複合同期信号ＳＹＮＣをディジタル積分
により変換したディジタル積分値を出力する。垂直同期
信号生成回路１０１は、ディジタル積分回路１００から
のディジタル積分値と予め定められたディジタルしきい
値とを受け、ディジタル積分値とディジタルしきい値と
の比較に基づいて垂直同期信号ＶＤを生成する。

【００２８】次にディジタル積分回路１００の動作につ
いて、８ビットアップ／ダウンカウンタ３の動作を中心
に説明する。アップダウン制御入力端子Ｕ／Ｄに”Ｌ”
が入力されると、８ビットアップ／ダウンカウンタ３は
カウントアップしていく。逆に”Ｈ”が入力されるとカ
ウントダウンしていく。複合同期信号ＳＹＮＣはインバ
ータ１ａを介してＤ−ＦＦ２の入力端子Ｄに入力されて
おり、Ｄ−ＦＦ２の正転出力端子Ｑは８ビットアップ／
ダウンカウンタ３のアップダウン制御入力端子Ｕ／Ｄに
つながっているので、８ビットアップ／ダウンカウンタ
３は複合同期信号ＳＹＮＣが”Ｈ”の場合カウントアッ
プし、”Ｌ”の場合カウントダウンする。またカウント
アップの場合はＤ−ＦＦ２の反転出力端子ＱＣに”Ｈ”
が出力されているので８ビットアップ／ダウンカウンタ
３の８ビットデータ入力端子Ｄ（７：０）にＦＦ（１６
進）が入力され、逆にカウントダウンの場合８ビットデ
ータ入力端子Ｄ（７：０）に０が入力される。カウント
値は８ビットデータ出力端子Ｑ（７：０）から出力され
る。カウントアップのときで且つ８ビットデータ出力端
子Ｑ（７：０）が全て”Ｈ”（カウント値がＦＦ（１６
進））になったとき、またはカウントダウンのときで且
つ８ビットデータ出力端子Ｑ（７：０）が全て”Ｌ”
（カウント値が０）になったとき、キャリー／ボロー出
力端子ＴＣは”Ｈ”を出力し、それ以外の場合は”Ｌ”
を出力する。ロード入力端子ＬＤに”Ｌ”が入力される
と８ビットアップ／ダウンカウンタ３は８ビットデータ
入力端子Ｄ（７：０）の値をロードする。キャリー／ボ
ロー出力端子ＴＣはインバータ１ｂを介してロード入力
端子ＬＤに入力されているので、キャリー／ボロー出力
端子ＴＣが”Ｈ”のとき８ビットアップ／ダウンカウン
タ３は８ビットデータ入力端子Ｄ（７：０）の値をロー
ドする。従って複合同期信号ＳＹＮＣが”Ｈ”の場合、
８ビットアップ／ダウンカウンタ３はカウントアップし
ていき、カウント値がＦＦ（１６進）になれば、８ビッ
トデータ入力端子Ｄ（７：０）の値であるＦＦ（１６
進）をロードするのでカウント値はＦＦの状態を保持す
る。また複合同期信号ＳＹＮＣが”Ｌ”の場合、８ビッ
トアップ／ダウンカウンタ３はカウントダウンしてい
き、カウント値が０になれば、８ビットデータ入力端子
Ｄ（７：０）の値である０をロードするのでカウント値
は０の状態を保持する。以上の動作により、ディジタル
積分回路１００は８ビットアップ／ダウンカウンタ３の
８ビットデータ出力端子Ｑ（７：０）に図２のカウンタ
出力に示すような積分波形信号を出力する。

【００２９】次に垂直同期信号生成回路１０１の動作に
ついて説明する。コンパレータ４ａは比較データ入力端
子Ｐ（７：０）としきい値データ入力端子Ｑ（７：０）
の値が等しいとき、比較結果出力端子ＰＥＱに”Ｌ”を
出力し、異なるとき、”Ｈ”を出力する。イネーブル入
力端子Ｅに”Ｌ”が入力されるとコンパレータ４ａは比
較動作を実行し、”Ｈ”が入力されると比較動作を実行
しない。この実施例の場合イネーブル入力端子Ｅはグラ
ンドに接続されているので常に比較動作が実行される。
比較データ入力端子Ｐ（７：０）に与えられる８ビット
アップ／ダウンカウンタ３のカウント値としきい値デー
タ入力端子Ｑ（７：０）に与えられる予め定められたし
きい値（この場合８０（１６進））が等しいくない場合
はコンパレータ４ａの比較結果出力端子ＰＥＱに”Ｈ”
が出力されるので、ＯＲ回路５ａおよび５ｂの出力から
はともに”Ｈ”が出力される。ＪＫ−ＦＦ６の入力端子
ＪおよびＫに”Ｈ”が入力されると、ＪＫ−ＦＦ６の正
転出力端子ＱはＪＫ−ＦＦ６の動作により、クロックが
入力される前の正転出力端子Ｑ（垂直同期信号ＶＤ）の
値が保持される。よって８ビットアップ／ダウンカウン
タ３のカウント値（ディジタル積分値）としきい値が等
しくなければ垂直同期信号ＶＤは従前の値を保持する。
カウント値としきい値が等しい場合はコンパレータ４ａ
の比較結果出力端子ＰＥＱに”Ｌ”が出力され、ＯＲ回
路５ａの出力端子にはＤ−ＦＦ２の正転出力端子Ｑの値
が出力され、ＯＲ回路５ｂの出力端子にはＤ−ＦＦ２の
正転出力端子Ｑの反転した値が出力され、これらがそれ
ぞれＪＫ−ＦＦ６の入力端子ＪおよびＫに入力される。
よってコンパレータ４ａの比較結果出力端子ＰＥＱが”
Ｌ”のとき（しきい値と８ビットアップ／ダウンカウン
タ３のカウント値が等しいとき）、Ｄ−ＦＦ２の正転出
力端子Ｑが”Ｈ”のとき（カウントダウンのとき）ＪＫ
−ＦＦ６の動作は、ＪＫ−ＦＦ６の正転出力端子Ｑを”
Ｌ”にセットし、Ｄ−ＦＦ２の正転出力端子Ｑが”Ｌ”
のとき（カウントアップのとき）ＪＫ−ＦＦ６の動作
は、ＪＫ−ＦＦ６の正転出力端子Ｑを”Ｈ”にセットす
る。以上の動作により垂直同期信号生成回路１０１はＪ
Ｋ−ＦＦ６の正転出力端子Ｑに図２のＶＤに示すような
垂直同期信号ＶＤを出力する。

【００３０】次にさらに詳細な動作について図２、図３
および図４を用いて説明する。なお図３、図４は２段併
記されたタイミング波形図を一点鎖線部分で左右に切り
分けた各々の図である。図３、図４中の５ａ（ｏｕｔ）
はＯＲ回路５ａの出力端子の信号、５ｂ（ｏｕｔ）はＯ
Ｒ回路５ｂの出力端子の信号を意味する。

【００３１】まず複合同期信号ＳＹＮＣが連続して幅の
広い正のパルスである状態から幅の狭い正のパルスの状
態へ移る過渡状態の場合（図２、図３および図４中ｔ０
からｔ１の期間）について説明する。複合同期信号ＳＹ
ＮＣが”Ｈ”から”Ｌ”になると８ビットアップ／ダウ
ンカウンタ３はカウントダウンをはじめる。そのカウン
ト値はコンパレータ４ａによって上述したしきい値デー
タ（この実施例では８０（１６進））と比較される。こ
の場合カウント値がしきい値データと異なればコンパレ
ータ４ａは比較結果出力端子ＰＥＱに”Ｈ”を出力し、
ＯＲ回路５ａおよび５ｂの出力端子に”Ｈ”が出力され
るので、ＪＫ−ＦＦ６は垂直同期信号ＶＤの従前の値”
Ｈ”を保持する。さらに８ビットアップ／ダウンカウン
タ３がカウントダウンするとカウント値としきい値デー
タの値が等しくなる。その時コンパレータ４ａは比較結
果出力端子ＰＥＱに”Ｌ”を出力し、ＯＲ回路５ａの出
力端子に”Ｈ”、ＯＲ回路５ｂの出力端子に”Ｌ”が出
力されるので、ＪＫ−ＦＦ６はリセット動作をして”
Ｌ”を垂直同期信号ＶＤとして出力する。さらに８ビッ
トアップ／ダウンカウンタ３がカウントダウンすると、
しきい値データとカウント値が再び異なるので、コンパ
レータ４ａの比較結果出力端子ＰＥＱからは”Ｈ”が出
力される。するとＯＲ回路５ａおよび５ｂの出力端子
に”Ｈ”が出力されるので、ＪＫ−ＦＦ６は垂直同期信
号ＶＤの従前の値”Ｌ”を保持する。よって図２、図３
および図４に示すようにｔ０からｔ１の部分はカウント
値が８０（１６進）より低くなったとき図２、図３およ
び図４に示すタイミングで垂直同期信号ＶＤは”Ｌ”に
なる。

【００３２】次に複合同期信号ＳＹＮＣが連続して幅の
狭い正のパルスである状態の場合（図２、図３および図
４中ｔ１からｔ２の期間）についての動作について説明
する。上述したディジタル積分回路１００がこの場合の
幅の狭い正のパルスを積分波形に変換すると、上述した
しきい値データと比較して低いカウント値に変換され
る。そのカウント値はコンパレータ４ａによって上述し
たしきい値データと比較される。この場合カウント値は
しきい値データと異なるので比較結果出力端子ＰＥＱ
に”Ｈ”が出力される。するとＯＲ回路５ａおよび５ｂ
の出力端子には”Ｈ”が出力されるので、ＪＫ−ＦＦ６
は垂直同期信号ＶＤの従前の値”Ｌ”を保持する。よっ
て図２、図３および図４に示すようにｔ１からｔ２の部
分は垂直同期信号ＶＤは”Ｌ”を保持する。

【００３３】次に複合同期信号ＳＹＮＣが連続して幅の
狭い正のパルスである状態から幅の広い正のパルスの状
態へ移る過渡状態の場合（図２、図３および図４中ｔ２
からｔ３の期間）について説明する。複合同期信号ＳＹ
ＮＣが”Ｌ”から”Ｈ”になると８ビットアップ／ダウ
ンカウンタ３はカウントアップをはじめる。そのカウン
ト値はコンパレータ４ａによって上述したしきい値デー
タと比較される。この場合カウント値がしきい値データ
と異なればコンパレータ４ａは比較結果出力端子ＰＥＱ
に”Ｈ”を出力し、ＯＲ回路５ａおよび５ｂの出力端子
からも”Ｈ”が出力されるので、ＪＫ−ＦＦ６は垂直同
期信号ＶＤの従前の値”Ｌ”を保持する。さらに８ビッ
トアップ／ダウンカウンタ３がカウントアップするとカ
ウント値としきい値データの値が等しくなる。その時比
較結果出力端子ＰＥＱに”Ｌ”を出力し、これに応答し
てＯＲ回路５ａの出力端子に”Ｈ”、ＯＲ回路５ｂの出
力端子に”Ｌ”が出力されるので、ＪＫ−ＦＦ６はセッ
ト動作をして”Ｈ”を垂直同期信号ＶＤとして出力す
る。さらに８ビットアップ／ダウンカウンタ３がカウン
トアップすると、しきい値データとカウント値が再び異
なるので、比較結果出力端子ＰＥＱからは”Ｈ”が出力
される。するとＯＲ回路５ａおよび５ｂの出力端子に”
Ｈ”が出力されるので、ＪＫ−ＦＦ６は垂直同期信号Ｖ
Ｄの従前の値”Ｈ”を保持する。よって図２、図３およ
び図４に示すようにｔ２からｔ３の部分はカウント値が
８０（１６進）より高くなったとき図２、図３および図
４に示すタイミングで垂直同期信号ＶＤは”Ｈ”にな
る。

【００３４】次に複合同期信号ＳＹＮＣが連続して幅の
広い正のパルスである状態の場合（図２、図３および図
４中ｔ３からｔ４の期間）について説明する。上述した
ディジタル積分回路１００がこの場合の幅の広い正のパ
ルスを積分波形に変換すると上述したしきい値データ８
０（１６進）と比較して高いカウント値に変換される。
そのカウント値はコンパレータ４ａによって上述したし
きい値データ８０（１６進）と比較される。この場合カ
ウント値はしきい値データと異なるので比較結果出力端
子ＰＥＱに”Ｈ”が出力される。するとＯＲ回路５ａお
よび５ｂの出力端子には”Ｈ”が出力されるので、ＪＫ
−ＦＦ６は垂直同期信号ＶＤの従前の値”Ｈ”を保持す
る。よって図２、図３および図４に示すように、ｔ３か
らｔ４の部分は垂直同期信号ＶＤは”Ｈ”を保持する。

【００３５】上述に示すような実施例１のディジタル垂
直同期信号分離回路には利点が３つある。

【００３６】第１に、ディジタル積分回路１００はディ
ジタル回路で構成されているので周囲温度の変動、個別
素子のばらつき、等による外部環境の影響を受ける事が
少なく時定数が一定する。

【００３７】第２に、コンパレータ４ａのしきい値電圧
はディジタル量で与えている。このため電源電圧の変
動、周囲温度の変動、個別素子のばらつき、等による外
部環境によりしきい値電圧が変動しない。その結果、複
合同期信号ＳＹＮＣと垂直同期信号ＶＤとの位相のばら
つきが生じず、安定した垂直同期信号ＶＤが得られる利
点がある。

【００３８】第３に、この実施例によるディジタル構成
の垂直同期信号分離回路では、Ｄ−ＦＦ２、８ビットア
ップ／ダウンカウンタ３、ＪＫ−ＦＦ６のクロック入力
端子Ｔにクロック信号ＣＬＫを与えることにより同期制
御をしているので、電源電圧の変動、周囲温度の変動、
個別素子のばらつき、等による外部環境を受けにくく積
分波形に歪みが発生せず複合同期信号ＳＹＮＣと垂直同
期信号ＶＤとの位相のばらつきがなくなり、安定した垂
直同期信号ＶＤが得られる利点がある。

【００３９】｛第２の実施例｝ ＜構成＞図５は本発明の第２の実施例を示す図である。
図５中の１０２はディジタル積分回路、１０３は垂直同
期信号生成回路である。ディジタル積分回路１０２の構
成は上述した実施例１のディジタル積分回路１００と同
じであるので、説明は省略する。垂直同期信号生成回路
１０３において、６はＪＫフリップフロップ回路（以下
ＪＫ−ＦＦと称す）、４ａ、４ｂはコンパレータであ
る。コンパレータ４ａおよび４ｂ中のＰ（７：０）は比
較データ入力端子、Ｑ（７：０）はしきい値データ入力
端子、Ｅはイネーブル入力端子、ＰＥＱは比較結果出力
端子である。コンパレータ４ａ、４ｂのイネーブル入力
端子Ｅ、ＪＫ−ＦＦ６の入力端子Ｊおよび入力端子Ｋは
負論理入力である。

【００４０】コンパレータ４ａは比較入力端子Ｐ（７：
０）の８ビットの各ビットに８ビットアップ／ダウンカ
ウンタ３の８ビットデータ出力端子Ｑ（７：０）の８ビ
ットの各ビットが接続され、しきい値データ入力端子Ｑ
（７：０）に予め定められた８ビットのしきい値データ
Ｃ０（１６進）が入力され、イネーブル入力端子ＥにＤ
−ＦＦ２の正転出力端子Ｑが接続され、比較結果出力端
子ＰＥＱにＪＫ−ＦＦ６のＪ入力端子が接続されてい
る。コンパレータ４ｂは比較入力端子Ｐ（７：０）の８
ビットの各ビットに８ビットアップ／ダウンカウンタ３
の８ビットデータ出力端子Ｑ（７：０）の８ビットの各
ビットが接続され、しきい値データ入力端子Ｑ（７：
０）に予め定められ８ビットのしきい値データ４０（１
６進）が入力され、イネーブル入力端子ＥにＤ−ＦＦ２
の反転出力端子ＱＣが接続され、比較結果出力端子ＰＥ
ＱにＪＫ−ＦＦ６のＫ入力端子が接続されている。ＪＫ
−ＦＦ６は正転出力端子Ｑに垂直同期信号ＶＤを出力す
る。コンパレータ４ａ、コンパレータ４ｂおよびＪＫー
ＦＦ６でシュミットコンパレータを構成している。また
コンパレータ４ａは第１の比較手段、コンパレータ４ｂ
は第２の比較手段、ＪＫ−ＦＦ６は信号生成手段として
働く。

【００４１】＜動作＞インバータ１ａ、Ｄ−ＦＦ２、８
ビットアップ／ダウンカウンタ３、インバータ１ｂより
構成されるディジタル積分回路１０２の動作については
実施例１と同様であり、８ビットアップ／ダウンカウン
タ３の８ビットデータ出力端子Ｑ（７：０）に複合同期
信号ＳＹＮＣをディジタル積分した積分波形信号が出力
される。このディジタル積分値は垂直同期信号生成回路
１０３において予め定められたディジタルしきい値と比
較され、垂直同期信号生成回路１０３はその比較結果に
基づいて垂直同期信号ＶＤを生成する。この実施例で
は、垂直同期信号生成回路１０３の比較動作にヒステリ
シス特性が付与されており、以下その動作について説明
する。

【００４２】コンパレータ４ａのイネーブル入力端子Ｅ
はＤ−ＦＦ２の正転出力端子Ｑに接続され、コンパレー
タ４ｂのイネーブル入力端子ＥはＤ−ＦＦ２の反転出力
端子ＱＣに接続されているので、複合同期信号ＳＹＮＣ
が”Ｈ”なって８ビットアップ／ダウンカウンタ３がカ
ウントアップするモードでは、Ｄ−ＦＦ２の正転出力端
子Ｑは”Ｌ”、反転入力端子ＱＣは”Ｈ”となり、コン
パレータ４ａが動作し、コンパレータ４ｂは動作せず、
このときコンパレータ４ｂの比較結果出力端子ＰＥＱ
に”Ｈ”が出力される。逆に複合同期信号ＳＹＮＣが”
Ｌ”になって８ビットアップ／ダウンカウンタ３がカウ
ントダウンするモードでは、コンパレータ４ａは動作せ
ず、このときコンパレータ４ａの比較結果出力端子ＰＥ
Ｑに”Ｈ”が出力され、一方、コンパレータ４ｂが動作
する。従ってカ８ビットアップ／ダウンカウンタ３がカ
ウントアップしている場合はカウント値はコンパレータ
４ａに入力されているしきい値データＣ０（１６進）と
比較され、コンパレータ４ｂの比較結果出力端子ＰＥＱ
は”Ｈ”に固定される。一方、８ビットアップ／ダウン
カウンタ３がカウントダウンしている場合はカウント値
はコンパレータ４ｂに入力されているしきい値データ４
０（１６進）と比較され、コンパレータ４ａの比較結果
出力端子ＰＥＱは”Ｈ”に固定される。カウントアップ
の場合、８ビットアップ／ダウンカウンタ３のカウント
値としきい値データＣ０（１６進）が等しければコンパ
レータ４ａの比較結果出力端子ＰＥＱに”Ｌ”が出力さ
れ、このときコンパレータ４ｂの比較結果出力端子ＰＥ
Ｑには”Ｈ”が出力されているので、ＪＫ−ＦＦ６は垂
直同期信号ＶＤを”Ｈ”にセットする。カウントダウン
の場合、８ビットアップ／ダウンカウンタ３のカウント
値としきい値データ４０（１６進）が等しければコンパ
レータ４ｂの比較結果出力端子ＰＥＱに”Ｌ”が出力さ
れ、このときコンパレータ４ａの比較結果出力端子ＰＥ
Ｑには”Ｈ”が出力されているので、ＪＫ−ＦＦ６は垂
直同期信号ＶＤを”Ｌ”にセットする。８ビットアップ
／ダウンカウンタ３のカウント値がしきい値データ４０
（１６進）およびしきい値データＣ０（１６進）のどち
らにも等しくなければコンパレータ４ａの比較結果出力
端子ＰＥＱおよびコンパレータ４ｂの比較結果出力端子
ＰＥＱにはともに”Ｈ”が出力されているので、ＪＫ−
ＦＦ６は垂直同期信号ＶＤの従前の値を保持する。

【００４３】次にさらに詳細な動作について図６、図７
および図８を用いて説明する。なお図７、図８は２段併
記されたタイミング波形図を一点鎖線部分で左右に切り
分けた各々の図である。図７および図８中のＰＥＱ
（Ｊ）はコンパレータ４ａの比較結果出力端子ＰＥＱ、
ＰＥＱ（Ｋ）はコンパレータ４ｂの比較結果出力端子Ｐ
ＥＱを意味する。

【００４４】まず複合同期信号ＳＹＮＣが連続して幅の
広い正のパルスである状態から幅の狭い正のパルスの状
態へ移る過渡状態の場合（図６、図７および図８中ｔ０
からｔ１の期間）について説明する。複合同期信号ＳＹ
ＮＣが”Ｈ”から”Ｌ”になると８ビットアップ／ダウ
ンカウンタ３はカウントダウンをはじめる。そのカウン
ト値はコンパレータ４ｂによってしきい値データ４０
（１６進）と比較される。一方コンパレータ４ａはＤ−
ＦＦ２の正転出力端子Ｑの値”Ｈ”がイネーブル入力端
子Ｅに入力されるので、比較動作は実行されず比較結果
出力端子ＰＥＱ（Ｊ）に”Ｈ”が出力される。カウント
値がしきい値データ４０（１６進）と異なればコンパレ
ータ４ｂの比較結果出力端子ＰＥＱ（Ｋ）に”Ｈ”が出
力される。さらに８ビットアップ／ダウンカウンタ３が
カウントダウンするとカウント値としきい値データ４０
（１６進）の値が等しくなる。その時コンパレータ４ｂ
の比較結果出力端子ＰＥＱ（Ｋ）に”Ｌ”が出力される
ので、ＪＫ−ＦＦ６はリセット動作をして”Ｌ”を垂直
同期信号ＶＤとして出力する。さらに８ビットアップ／
ダウンカウンタ３がカウントダウンすると、しきい値デ
ータとカウント値が再び異なるので、コンパレータ４ｂ
の比較結果出力端子ＰＥＱ（Ｋ）からは”Ｈ”が出力さ
れる。よってＪＫ−ＦＦ６は垂直同期信号ＶＤの従前の
値”Ｌ”を保持する。よって図６、図７および図８に示
すようにｔ０からｔ１の部分はカウント値が４０（１６
進）より低くなったとき図６、図７および図８に示すタ
イミングで垂直同期信号ＶＤは”Ｌ”になる。

【００４５】次に複合同期信号ＳＹＮＣが連続して幅の
狭い正のパルスである状態の場合（図６、図７および図
８中ｔ１からｔ２の期間）について説明する。上述した
ディジタル積分回路１０２がこの場合の幅の狭い正のパ
ルスを積分波形に変換するとしきい値データＣ０（１６
進）と比較して低いカウント値に変換される。複合同期
信号ＳＹＮＣが”Ｈ”になる事によってＤ−ＦＦ２の正
転出力端子Ｑが”Ｌ”になり８ビットアップ／ダウンカ
ウンタ３がカウントアップすると、この場合のカウント
値はコンパレータ４ａのしきい値データＣ０（１６進）
と比較される。この場合カウント値はしきい値データＣ
０（１６進）よりも常に小さく等しくならないので、結
果としてコンパレータ４ａ、４ｂの比較結果出力端子Ｐ
ＥＱ（Ｋ）およびＰＥＱ（Ｊ）に”Ｈ”が出力される。
よってＪＫ−ＦＦ６は垂直同期信号の従前の値”Ｌ”を
保持する。また複合同期信号ＳＹＮＣが”Ｌ”になる事
よってＤ−ＦＦ２の正転出力端子Ｑが”Ｈ”になり８ビ
ットアップ／ダウンカウンタ３がカウントダウンする
と、この場合のカウント値はコンパレータ４ｂのしきい
値データ４０（１６進）と比較される。カウント値がし
きい値データ４０（１６進）と等しくなければ、結果と
してコンパレータ４ａ、４ｂの比較結果出力端子ＰＥＱ
（Ｊ）とＰＥＱ（Ｋ）に”Ｈ”が出力されるので、垂直
同期信号ＶＤは”Ｌ”が保持される。一方、図６中のｔ
１からｔ２に示すようにカウント値がしきい値データ４
０（１６進）と等しくなり、コンパレータ４ｂの比較結
果出力端子ＰＥＱ（Ｋ）に”Ｌ”およびコンパレータ４
ａの比較結果出力端子ＰＥＱ（Ｊ）に”Ｈ”が出力され
る場合があるが、その場合ＪＫ−ＦＦ６の動作は垂直同
期信号ＶＤを”Ｌ”にセットする動作であるので、垂直
同期信号ＶＤは”Ｌ”に保持される。よって図６、図７
および図８に示すようにｔ１からｔ２の部分は垂直同期
信号ＶＤは”Ｌ”を保持する。

【００４６】次に複合同期信号ＳＹＮＣが連続して幅の
狭い正のパルスである状態から幅の広い正のパルスの状
態へ移る過渡状態の場合（図６、図７および図８中ｔ２
からｔ３の期間）について説明する。複合同期信号ＳＹ
ＮＣが”Ｌ”から”Ｈ”になると８ビットアップ／ダウ
ンカウンタ３はカウントアップをはじめる。そのカウン
ト値はコンパレータ４ａによってしきい値データＣ０
（１６進）と比較される。一方コンパレータ４ｂはＤ−
ＦＦ２の反転出力端子ＱＣの値”Ｈ”がイネーブル入力
Ｔ端子Ｅに入力されるので比較動作は実行されず比較結
果出力端子ＰＥＱ（Ｋ）に”Ｈ”が出力される。８ビッ
トアップ／ダウンカウンタ３のカウント値がしきい値デ
ータＣ０（１６進）と異なれば、コンパレータ４ａの比
較結果出力端子ＰＥＱ（Ｊ）に”Ｈ”が出力される。さ
らに８ビットアップ／ダウンカウンタ３がカウントアッ
プするとカウント値としきい値データＣ０（１６進）の
値が等しくなる。その時コンパレータ４ａの比較結果出
力端子ＰＥＱ（Ｊ）に”Ｌ”が出力されるので、ＪＫ−
ＦＦ６はセット動作をして”Ｈ”を垂直同期信号として
出力する。さらに８ビットアップ／ダウンカウンタ３が
カウントアップすると、しきい値データとカウント値が
再び異なるので、コンパレータ４ａの比較結果出力端子
ＰＥＱ（Ｊ）からは”Ｈ”が出力される。よってＪＫ−
ＦＦ６は垂直同期信号ＶＤの従前の値”Ｈ”を保持す
る。よって図６、図７および図８に示すようにｔ２から
ｔ３の部分は８ビットアップ／ダウンカウンタ３のカウ
ント値がＣ０（１６進）より高くなったとき図６、図７
および図８に示すタイミングで垂直同期信号ＶＤは”
Ｈ”になる。

【００４７】次に複合同期信号ＳＹＮＣが連続して幅の
広い正のパルスである状態の場合（図６、図７および図
８中ｔ３からｔ４の期間）について説明する。上述した
ディジタル積分回路１０２がこの場合の幅の広い正のパ
ルスを積分波形に変換すると、しきい値データＣ０（１
６進）と比較して高いカウント値に変換される。複合同
期信号ＳＹＮＣが”Ｌ”になる事によってＤ−ＦＦ２の
正転出力端子Ｑが”Ｈ”になり８ビットアップ／ダウン
カウンタ３がカウントダウンすると、この場合のカウン
ト値はコンパレータ４ｂのしきい値データ４０（１６
進）と比較される。この場合カウント値はしきい値デー
タ４０（１６進）より常に高く異なるので、結果として
コンパレータ４ａ、４ｂの比較結果出力端子ＰＥＱ
（Ｋ）およびＰＥＱ（Ｊ）に”Ｈ”が出力される。よっ
てＪＫ−ＦＦ６は垂直同期信号ＶＤの従前の値”Ｌ”を
保持する。また複合同期信号ＳＹＮＣが”Ｈ”になる事
によってＤ−ＦＦ２の正転出力端子Ｑが”Ｌ”になり８
ビットアップ／ダウンカウンタ３がカウントアップする
と、この場合のカウント値はコンパレータ４ａのしきい
値データＣ０（１６進）と比較される。カウント値がし
きい値データＣ０（１６進）と等しくなければ、結果と
してコンパレータ４ａ、４ｂの比較結果出力端子ＰＥＱ
（Ｊ）とＰＥＱ（Ｋ）に”Ｈ”が出力されるので、垂直
同期信号ＶＤは”Ｈ”に保持される。一方、カウント値
がしきい値データＣ０（１６進）と等しくなりコンパレ
ータ４ａのＰ比較結果出力端子ＰＥＱ（Ｊ）に”Ｌ”お
よびコンパレータ４ｂの比較結果出力端子ＰＥＱ（Ｋ）
に”Ｈ”が出力される場合があるが、その場合ＪＫ−Ｆ
Ｆ６の動作は垂直同期信号ＶＤを”Ｈ”にセットする動
作であるので、垂直同期信号ＶＤは”Ｈ”に保持され
る。よって図６、図７および図８に示すようにｔ３から
ｔ４の部分は垂直同期信号ＶＤは”Ｈ”を保持する。

【００４８】以上のように動作する実施例２ではコンパ
レータ４ａ、４ｂおよびＪＫ−ＦＦ６でシュミットコン
パレータを構成する。このシュミットコンパレータで
は、８ビットアップ／ダウンカウンタ３の出力波形の比
較に図９に示すようなヒステリシス特性を持たせてい
る。図９から、８ビットアップ／ダウンカウンタ３のカ
ウント出力が４０（１６進）および出力値（垂直同期信
号ＶＤ）が”Ｈ”の場合、出力値（垂直同期信号ＶＤ）
が”Ｈ”から”Ｌ”に変化する。また８ビットアップ／
ダウンカウンタ３のカウント出力がＣ０（１６進）およ
び出力値（垂直同期信号ＶＤ）が”Ｌ”の場合、出力値
（垂直同期信号ＶＤ）が”Ｌ”から”Ｈ”に変化する。
このようなヒステリシスをもたせて比較、整形し、図
６、図７および図８に示すように垂直同期信号ＶＤを出
力している。

【００４９】実施例１では、８ビットアップ／ダウンカ
ウンタ３からカウント出力された積分波形に１つのしき
い値データ８０（１６進）を持たせて、コンパレータ４
ａで比較して、整形し垂直同期信号ＶＤを出力する構成
であるが、この場合、図１０のカウンタ出力に示すよう
に、８ビットアップ／ダウンカウンタ３のカウント出力
値がしきい値８０（１６進）付近で変動すると、その影
響で出力値は図１０のＶＤ１に示すように不用なパルス
を発生する。

【００５０】しかし、実施例２では前述したようにシュ
ミットコンパレータを構成し、積分波形の比較にヒステ
リシス特性を持たせているので、８ビットアップ／ダウ
ンカウンタ３のカウント値が変動しても両方のしきい値
４０（１６進）、Ｃ０（１６進）にまたがるような大き
な変動でなければ、図１０のＶＤ２に示すようにその影
響で出力値に不用なパルスが発生する事はない。

【００５１】例をあげると、図１１、図１２に示す複合
同期信号ＳＹＮＣのＡ、Ｂの部分のノイズを考える。な
お図１１、図１２は２段併記されたタイミング波形図を
一点鎖線部分で左右に切り分けた各々の図である。図１
１、図１２のＡの部分は垂直同期信号ＶＤが”Ｌ”のと
き８ビットアップ／ダウンカウンタ３のカウント値は３
Ｅ（１６進）からしきい値４０（１６進）をとおり越し
４２（１６進）までカウントアップする。Ａの場合、図
９に示すヒステリシス特性によりこの場合のカウント値
の変化で垂直同期信号ＶＤの値が”Ｌ”から”Ｈ”に変
化する事はない。また図１１、図１２のＢの部分は垂直
同期信号ＶＤが”Ｈ”のときカウント値はＣ２（１６
進）からしきい値Ｃ０（１６進）をとおり越しＢＥ（１
６進）までカウントダウンする。Ｂの場合も、図９に示
すヒステリシス特性によりこの場合のカウント値の変化
で垂直同期信号ＶＤの値が”Ｈ”から”Ｌ”に変化する
事はない。このようにＡ、Ｂの部分のノイズは上述した
図９に示すヒステリシスを持たせる事により除去され、
このようにして”Ｌ”から”Ｈ”、”Ｈ”から”Ｌ”に
おける変化点でのノイズ対策を行っている。

【００５２】よって、実施例１よりも実施例２の回路構
成の方が、”Ｌ”から”Ｈ”および”Ｈ”から”Ｌ”に
おける変化点でのノイズに強く、安定した垂直同期信号
ＶＤの出力が得られる。

【００５３】

【発明の効果】本発明の請求項１によると、ディジタル
積分手段および垂直同期信号生成手段は複合同期信号を
ディジタル的に処理して垂直同期信号を導出するよう構
成されているので、周囲温度の変動、個別素子のばらつ
き、等による外部環境の影響を減少することができ、複
合同期信号から安定した垂直同期信号が得られる効果が
ある。

【００５４】本発明の請求項２によると、ディジタル積
分手段はラッチ手段とカウンタで構成されているので、
構成が簡単な上、周囲温度の変動、個別素子のばらつ
き、等による外部環境の影響を受けにくく時定数が一定
する効果がある。またラッチ手段による複合同期信号の
ラッチを、例えばクロックが入力される毎にラッチする
ようにすれば、特定点をサンプルしないので誤差が減少
するという効果も得られる。

【００５５】本発明の請求項３によると、比較手段のし
きい値電圧はディジタル量で与えているため電源電圧の
変動、周囲温度の変動、個別素子のばらつき、等による
外部環境によりしきい値電圧が変動しない。その結果、
複合同期信号と垂直同期信号ＶＤとの位相のばらつきが
生じず、安定した垂直同期信号が得られる効果がある。

【００５６】本発明の請求項４によると、請求項３の発
明の効果に加えて、第１、第２のしきい値を異ならせる
ことにより複合同期信号から垂直同期信号の生成にヒス
テリシス特性を持たせることにより、変化点でのノイズ
に強く、安定した垂直同期信号の出力が得られる効果が
ある。

【図面の簡単な説明】

【図１】 本発明の第１の実施例のディジタル垂直同期
信号分離の回路を示す図である。

【図２】 図１に示したディジタル垂直同期信号分離回
路のタイミング波形図である。

【図３】 図２に示したタイミング波形図の詳細なタイ
ミング波形図である。

【図４】 図２に示したタイミング波形図の詳細なタイ
ミング波形図である。

【図５】 本発明の第２の実施例のディジタル垂直同期
信号分離の回路を示す図である。

【図６】 図５に示したディジタル垂直同期信号分離回
路のタイミング波形図である。

【図７】 図６に示したタイミング波形図の詳細なタイ
ミング波形図である。

【図８】 図６に示したタイミング波形図の詳細なタイ
ミング波形図である。

【図９】 本発明の第２の実施例の出力値のヒステリシ
ス特性を示す図である。

【図１０】 本発明の第１および第２の実施例のノイズ
対策の差異を示す図である。

【図１１】 図５に示した垂直同期信号分離回路のノイ
ズ対策の特徴を示すタイミング波形図である。

【図１２】 図５に示した垂直同期信号分離回路のノイ
ズ対策の特徴を示すタイミング波形図である。

【図１３】 従来例のアナログ垂直同期信号分離回路を
示す図である。

【図１４】 図１０に示した垂直同期信号分離回路のタ
イミング波形図である。

【符号の説明】

１ａ インバータ、１ｂ インバータ、１ｃ インバー
タ、２ Ｄフリップフロップ回路、３ ８ビットアップ
／ダウンカウンタ、４ａ コンパレータ、４ｂ コンパ
レータ、５ａ ＯＲ回路、５ｂ ＯＲ回路、６ ＪＫフ
リップフロップ回路、１００ ディジタル積分回路、１
０１ 垂直同期信号生成回路、１０２ ディジタル積分
回路、１０３ 垂直同期信号生成回路。

フロントページの続き (72)発明者 山下 伸二 兵庫県伊丹市中央３丁目１番17号 三菱電 機セミコンダクタソフトウエア株式会社内 (72)発明者 稲田 至弘 兵庫県伊丹市中央３丁目１番17号 三菱電 機セミコンダクタソフトウエア株式会社内

Claims (4)

【特許請求の範囲】
1. 【請求項１】 複合同期信号を受け、前記複合同期信号
   をディジタル積分により変換したディジタル積分値を出
   力するディジタル積分手段と、 前記ディジタル積分値と予め定められたディジタルしき
   い値とを受け、前記ディジタル積分値と前記ディジタル
   しきい値との比較に基づいて垂直同期信号を生成する垂
   直同期信号生成手段と、を備えるディジタル垂直同期信
   号分離回路。
2. 【請求項２】 前記ディジタル積分手段は、 前記複合同期信号を受け、前記複合同期信号をラッチし
   てラッチ信号を出力するラッチ手段と、 前記ラッチ信号を受け、前記ラッチ信号に基づいてカウ
   ントアップあるいはカウントダウンして、そのカウント
   値を前記ディジタル積分値として出力するカウンタ手段
   と、を備える請求項１記載のディジタル垂直同期信号分
   離回路。
3. 【請求項３】 前記垂直同期信号生成手段は、 前記ディジタル積分値と前記ディジタルしきい値とを受
   け、前記ディジタル積分値と前記ディジタルしきい値と
   を比較してその比較結果出力信号を出力する比較手段
   と、 前記比較結果出力信号を受け、前記比較結果出力信号を
   波形整形して前記垂直同期信号を出力する波形整形手段
   と、を備える請求項１または２記載のディジタル垂直同
   期信号分離回路。
4. 【請求項４】 前記垂直同期信号生成手段は、 前記ディジタル積分値と第１のディジタルしきい値とを
   受け、前記ディジタル積分値と前記第１のディジタルし
   きい値とを比較してその比較結果を第１の比較結果出力
   信号として出力する第１の比較手段と、 前記ディジタル積分値と第２のディジタルしきい値とを
   受け、前記ディジタル積分値と前記第２のディジタルし
   きい値とを比較してその比較結果を第２の比較結果出力
   信号として出力する第２の比較手段と、 前記第１の比較結果出力信号と前記第２の比較結果出力
   信号とを受け、前記第１の比較結果出力信号と前記第２
   の比較結果出力信号とに基づいて前記垂直同期信号を生
   成する信号生成手段と、を備える請求項１または２記載
   のディジタル垂直同期信号分離回路。